JPS61139163A - 画像拡大縮小タイミング発生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明はディジタル画像処理において、画像を拡大ま
たは縮小するためのタイミングパルスを発生する画像拡
大縮小タイミング発生回路に関するものである。

〔従来の技術〕

この種の画像拡大縮小タイミング発生回路の一方式とし
て、設定された拡大率または縮小率を繰返し加算し、発
生されたキャリーに基づき拡大・縮小のタイミングを得
るものがあり、その１従来技術として特許５ｇ−１６１
７４６を提げることができる。

この従来技術は、縮小時は縮小率を拡大時は拡大率の逆
数を定数設定部に設定し、該設定値を繰返し加算するこ
とで小数部から整数部へのキャリーを発生し、このキャ
リー発生の有無を即拡大または縮小のためのタイミング
パルスとして用いるようにしたものであるが、この従来
技術では拡大処理と縮小処理を区別するための信号が必
要になるとともに、リニアに変化する縮倍率を得ること
ができないという問題点がある。例えば、繰返しり、拡
大率は１２８倍の次は２５６倍となる。

また、上記以外の繰返し加算方式として、設定されたｍ
　、ｎ倍（ｍ、　ｎ＝：ｏ　＋　１　＋　２　＋・−）
の縮倍率を逆数変換せずにそのまま繰返し加算する方式
もあるが、この方式では１回の加算処理において整数部
で最大２ｍ＋１個のキャリーを生じる可能性があり、１
度に多数のキャリーを取扱うことができる複雑かつ特別
な加算回路が必要となる。

〔発明が解決しようとする問題点〕

この発明は上記問題点を解決すべくなされたもので、拡
大および縮小動作を区別することなく、リニアな縮倍率
の変化を得ることができる画像拡大縮小タイミング発生
回路を提供しようとするものである。

〔問題点を解決するための手段および作用〕この発明は
、ディジタル画像データを拡大または縮小するために、
第１およ°ぴ第２の２つのタイミングパルス信号を必要
とする画像拡大縮小システムに適用される。上記２つの
タイミングパルス信号の発生比に基づき縮倍率が決定さ
れる。

すなわちこの発明は、縮倍率の整数部分と小数部分とが
各別に設定される縮倍率設定部と、この縮倍率設定部に
設定された縮倍率の小数部分を繰返し加算し、オーバー
フローしたときに所定のキャリー信号を発生する加算部
と、前記縮倍率設定部に設定された濡倍率の整数部分を
ダウンカウントとし、該ダウンカウント値と前記加算部
で発生されたキャリー信号とだ基づき基本クロック信号
に同期した第１のタイミングパルス信号ヲ発生する第１
のパルス発生手段と、この第１のパルス発生手段の前記
ダウンカウント値が所定値（例えば零）となりだ場合に
のみ、前記基本クロック信号に同期した第２のタイミン
グパルス信号を発生する第２のパルス発生手段とを具え
るようにして上述した問題点を解決する。

〔実施例〕

第２図は本発明にかかる画像拡大縮小ライミング発生回
路が用いられるイメージ処理装置の構成例を示すもので
あり、拡大または縮小の対象となる画像情報が格納され
た画像メモ１１０．システムを制御するホストプロセッ
サ２０、拡大または縮小のタイミング信号を発生する画
像拡大縮小タイミング発生回路３０、画像拡大縮小タイ
ミング発生回路３０から出力されるタイミング信号にし
たがって所定のシフト動作をし画像の水平方向の拡大お
よび縮小を実行する拡大・縮小回路４０が具えられてい
る。

画像拡大縮小タイミング発生回路３０は、ホストプロセ
ッサ２０により拡大率または縮小率が整数部工と小数部
りとに分けられて設定される定数設定部５０、拡大率ま
たは縮小率の小数部りを繰返し加算し、該加算結果が整
数値「１」をオーバーしたときにキャリー信号Ｃ几Ｙを
出力する加算部６０．拡大縮小回路４０のシフトタイミ
ングを決定する２つのタイミング信号デスティネーショ
ンシフトパルスＤＰおよびソースシフトパルスＳＰをそ
れぞれ発生するデスティネーションシフトタイミング発
生部７０およびソースシフトタイミング発生部８０で構
成されている。

第３図に拡大縮小回路４０の内部構成例を示す。

拡大縮小回路４０は、画像メモ＋７１０（第１図）から
の画像データをパラレルに入力し、画像拡大縮小タイミ
ング発生回路３０から入力されるソースシフトパルスＳ
Ｐに基づき所定のシフト動作を行ない、シフトデータを
シリアルに出力するｍビットのソースシフトレジスタ４
１と、該レジスタ４１のシリアル出力を入力とし、画像
拡大縮小タイミング発生回路３０から人力されるデステ
ィネーションシフトパルスＤＰに基づき所定のシフト動
作を行なうことにより拡大または縮小データを形成し、
これをパラレルに出力するｍビットのデスティネーショ
ンシフトレジスタ４２と、ソースシフトパルスＳＰを計
数しシフトレジスタ４１０ビット数分のシフトが終了す
るとオーバーフローさせ画像メモ１１０からの読出し要
求信号ＲＤを出力するシフトカウンタ４３と、デスティ
ネーションシフトパルスＤＰを計数しシフトレジスタ４
２のビット数分のシフトが終了するとオーバーフローさ
せ、画像メモリ１０への書込み要求信号ＷＲ。

を出力するシフトカウンタ４４とにより構成される。

この拡大縮小回路４０は、入力されるソースシフトパル
スＳＰとデスティネーションシフトパルスＤＰとのパル
ス数比により縮倍率が決定されるものであり、以下２倍
に拡大の場合の動作例を簡単に説明する。

初期状態においては、シフトカウンタ４３および４４は
Ｏにセットされており、この状態において画像メモリ１
０から原イメージデータの行方向データｍビットがソー
スシフトレジスタ４１に転送され、拡大縮小動作が開始
される。

今、デスティネーションシフトパルスＤＰとソースシフ
トパルスＳＰとの発生比率が２対１であるとする。

最初にシフトパルスＤＰが２個発生され、これによりシ
フトカウンタ４４が２個歩進すると共に、ソースシフト
レジスタ４１の右端の１ビツトのデータがデスティネー
ションシフトレジスタ４２に転送され、さらに同シフト
レジスタ４２は該転送されたデータを１ビツト右ヘシフ
トする。すなわちこの場合、ソースシフトレジスタ４１
に格納された原イメージデータの最初の１ビツトが続け
て２回転送されることＫなる。

次（、シフトパルスＳＰが１個発生され、これによりシ
フトカウンタ４３が１個歩進すると共に、ソースシフト
レジスタ４１が１ビツト右ヘシフトされ、原イメージデ
ータの２番目の１ヒツトアータが同ソースシフトレジス
タ４１の出力端にシフトされる。

以下、同様にしてシフトパルスＤＰとＳＰとが２対１の
比で発生され、この結果、ソースシフトレジスタ４１に
格納された原イメージデータがデスティネーションシフ
トレジスタ４２において２倍に拡大される。

そして、ＤＰ倍信号ｍ個出力されると、シフトカウンタ
４４から書込み要求信号ＷＲが出力され、デスティネー
ションシフトレジスタ４２において２倍に拡大されたデ
ータが画像メモリ１０に書込まれる。また、シフトカウ
ンタ４３がｍカウントした時点で読出し要求信号ＲＤが
送出され、次の原イメージデータｍビットが画像メモリ
ｌＯから読出され、ソースシフトレジスタ４１に転送さ
れる。

このように、拡大縮小回路４０は画像拡大縮小タイミン
グ発生回路３０から出力される２つのタイミングパルス
ＤＰおよびＳＰの発生比に応じて拡大縮小率が決定され
る。

第１図にかかる２つのタイミングパルスＤｒおよびＳＰ
を発生する画像拡大縮小タイミング発生回路の一実施例
について詳細構成例を示す。

第１図において定数設定部５０はホストプロセッサ２０
により縮倍率の整数部Ｉが設定保持される整数部レジス
タ５１、同縮倍率の小数部りが設定保持される小数部レ
ジスタ５２から成る。

次に、加算部６０は、小数部レジスタ５２に格納された
縮倍率の小数部りを繰返し加算するためのテンポラリレ
ジスタ６１と、テンポラリレジスタ６１を介した加算動
作によってキャリー信号ＣＲＹを発生させる加算器６２
とにより構成される。

このキャリー信号ＣＲＹは、縮倍率の小数部の加算にお
いて加算結果が整数値「１」をオーバーしたときに発生
され、またこのキャリー信号ＣＲＹが送出されたとき加
算結果のうち整数部はオーバーフローされ、残った小数
部のみがテンポラリレジスタ６１に送られる。例えば、
加算結果が「１゜２」となったときには、キャリー信号
ＣＲＹが発生されるとともに、小数部ｒ　Ｏ，２Ｊのみ
がテンポラリレジスタ６１に送出される。

なお、この加算器６２から送出されるキャリー信号ＣＲ
Ｙは各送出時点においてクロック信号ＣＫの１パルス幅
に対応する時間だけ送出されるようになっている。

次に、デスティネーションシフトタイミング発生部７０
は、基本クロック信号ＣＫとキャリー信号Ｃ几Ｙの論理
反転出力の論理積をとるアンドゲート７１、アンドゲー
ト７１の出力パルスに基づき整数部レジスタ５１からロ
ードされた縮倍率の整数部１をダウンカウントするダウ
ンカウンタ７２、ダウンカウンタ７２の全ての出力ビッ
トの論理和をとるオアゲート７３、オアゲート７３の出
力と基本クロック信号ＣＫとの論理積をとるアンドゲー
ト７４、キャリー信号ＣＲ，Ｙと基本クロック信号ＣＫ
との論理積をとるアンドゲート７５およびアンドゲート
７４とアンドゲート７５との論理和をとり、これをデス
ティネーションシフトパルスＤＰとして出力するアンド
ゲート７４で構成される。

さらに、ソースシフトタイミング発生部８０は、デステ
ィネーションシフトパルスＤＰの論理反転出力と基本ク
ロック信号ＣＫとの論理積をとり、これをソースシフト
パルスＳＰとして出力するアンドゲート８１で構成され
る。

かかる構成例において、画像データはホストプロセッサ
２０の制御によって白と黒の部分が「Ｏ」と「１」のビ
ット値に対応して画像メモリ１０に格納されており、ホ
ストプロセッサ２０は拡大縮小動作を開始する前に縮倍
率を整数部と小数部とに分けて各々を定数設定部５０の
整数部レジスタ５１と小数部レジスタ５２とに格納する
。また、この初期状態においては、基本クロック信号Ｃ
Ｋは供給されず、テンポラリレジスタ６１、ダウンカウ
ンタ７２は、それぞれＯにイニシャライズされている。

以下、縮倍率がｒ　２．５　Ｊであるときの水平方向拡
大動作を第４図に示すタイムチャートにしたがって説明
する。

縮倍率がｒ　２．５　Ｊであるので、整数部レジスタ５
１に「２」が、小数部レジスタ５２に「０．５」がセッ
トされる。

最初の状態において、クロック信号ＣＫが入力された際
、ダウンカウンタ７２はＯにセットされているので、オ
アゲート７３の出力は「０」であり、このためアンドゲ
ート７４からはデスティネーションシフトパルスＤＰが
出力されない。他方、アンドゲート８１ではクロック信
号ＣＫとＤＰ倍信号論理反“転出力とのアンド条件が成
立し、ソースシフトパルスＳＰが１個出力される。

そして、この１見目のソースシフトパルスＳＰにより加
算器６２は、小数部レジスタ５２に格納さ、れた小数値
「０．５」とテンポラリレジスタ６１の内容ｒ　Ｏ，Ｏ
Ｊとを加算器る。この加算処理により加算結果「０．５
　」が得られ、この加烹結果「０゜５」はテンポラリレ
ジスタ６１に送られる。この際、加算器６２からはキャ
リー信号ＣＲＹは出力されない。加算器６２は次のソー
スシフトパルスＳＰが入力されるまでこの状態を維持す
る。

次に、整数部レジスタ５１に格納された整数値「２」が
ダウンカウンタ７３に転送されろ。この際、キャリー信
号Ｃ几Ｙは「Ｏ」であるので、アンドゲート７１のアン
ド条件が成立し、クロック信号ＣＫはダウンカウンタ７
２にそのまま入力される。したがって、この場合ダウン
カウンタ７３を工基本クロック通りに「２」　「１」　
「Ｏ」とダウンカウントされ、カウント出力が「２」お
よび「１」のときにオアゲート７４の出力が「１」とな
り、その結果アンドゲート７５から２発のデスティネー
ションシフトパルスＤＰが出力される。

そして、ダウンカウンタ７３の出力が「Ｏ」になった時
点において、ＤＰ倍信号送出は停止される。

該停止により、アンドゲート８１からソースシフトパル
スＳＰが１個出力される。他方、このソースシフトパル
スＳＰにより、加算器６２は小数部レジスタ５２の格納
データ「０．５」とテンポラリレジスタ６１の内容ｒ　
Ｏ，５Ｊとを加算する。この結果、加算出力ｒｏ、ＯＪ
　（小数点以下の値しか出力されない）が得られるとと
もに、キャリー信号ＣＲＹが「１」となる。前述したよ
うに、このキャリー信号はクロック信号ＣＫの１パルス
幅に対応する時間だけ「１」となる。

このＣＲＹ信号が発生された時点ｒζおいて、整数部レ
ジスタ５１の格納データ「２」が再びダウンカウンタ７
３に転送されるが、この場合Ｃ几Ｙ信号がクロック信号
ＣＫの１パルス分の間「１」であるので、ダウンカウン
タ７３に加えられるクロックが基本クロック信号ＣＫに
対し１回少なくなり、このため、ダウンカウンタ７３は
　「２」ｒ２Ｊ　　ｒｌＪ　　ｒＯＪというようにダウ
ンカウントされる。このダウンカウントに伴ない、アン
ドゲートからは３発のデスティネーションシフトクロッ
クＤＰが出力される。すなわち、この１サイクルにおい
て、２個のソースシフトパルスＳＰと５個のデスティネ
ーションシフトパルスＤＰとが出力され、これらパルス
の比は２対５になり、２．５倍の拡大タイミングパルス
が得られることになる。

以下同様に、上述した動作が繰返されることにより、ソ
ースシフトレジスタ４１内に原イメージデータがシフト
レジスタ４２において２．５倍に拡大される。

次に、縮倍率がｒ　Ｏ，４Ｊであるときの、水平方向縮
小動作を第５図に示す。

縮倍率が「０．４　Ｊであるので整数部レジスタ５１に
「０」が小数部レジスタ５２に１”　０．４　Ｊが格納
される。

この場合、整数部レジスタ５１の格納データが「Ｏ」で
あるので、ダウンカウンタ７２の出力は常に「Ｏ」とな
り、このためオアゲート７３の出力は常に「Ｏ」である
。この結果、アンドゲート８１のアンド条件は常に成立
し、アンドゲート８１からは基本クロック信号がそのま
まソースシフトパルス８Ｐとして出力されることになる
。

したがって、加算器６２は基本クロックＣＫ通りに加算
動作を行ない、小数点位をオーバーフローしたときにキ
ャリ」信号ＣＲＹが発生される。

そして、このキャリー信号ＣＲＹはアンドゲート７５を
介してオアゲート７６に加えられ、デスティネーション
シフトパルスＤＰとして出力される。

すなわち、この場合第５図に示すように、ソースシフト
パルスＳＰが５発出力される間に２個のデスティネーシ
ョンシフトパルスＤＰが出力され、これらパルスの比は
５対２となり、０．４倍の縮小タイミングパルスを得る
ことができる。

このように、本実施例では拡大・縮小を区別する信号を
入力したり、拡大時は拡大率の逆数を定数設定部５０に
設定したりする処理を行なうことなく、リニアな倍率の
拡大縮小タイミングを得ることができるようになる。

なお、上記実施例では、本発明の拡大縮小タイミング発
生回路を水平方向の拡大・縮小動作に適用するようにし
たが、上記実施例の拡大縮小タイミング発生回路は垂直
方向の拡大縮小動作にも適用できることは勿論である。

この場合、水平方向と垂直方向の縮倍率が同一であるシ
ステムに、おいては、上記実施例゛装置から出力される
８Ｐ信号およびＤＰ傷信号垂直方向拡大縮小回路にも供
給するようにすればよく、また、水平方向と垂直方向の
縮倍率が別々に設定できるシステムにおいては、□上記
実施例装置と同一のものを別途（備えるようにすればよ
い。垂直方向の拡大縮小回路については、例えば特許５
８−１６１７４６にも示されているように様々の回路が
提案されているが、要は、上記実施例装置から発生さ−
れる２つのタイミング信号に基づき、１ライン分のデー
タをリピートあるいはスキップすればよい。

また、上記実施例装置における各構成要素の細　　・部
構成は任意であり、それぞれ同等の機能を達成する他？
構成に置換えるようにしてもよい。さらに、上記実施例
では、各構成要素を専用回路を用いて構成するようにし
たが、マイクロコンビエータを用いて同等の処理を行な
わせることも可能である。

〔発明の効果〕

以上説明したように、この発明にかかる画像拡大・縮小
タイミング発生回路によれば、簡単な回路構成で、拡大
・縮小を区別する信号を入力したり、縮倍率の逆数を設
定したりすることなく、拡大縮小のためのタイミング信
号を発生することが　　゛できるとともに、リニアに変
化する縮倍率を得ることができるようになる。

【図面の簡単な説明】

第１図はこの発明にかかる画像拡大縮小タイミング発生
回路の一実施例を示す回路ブロック図、第２図はこの発
明が適用されるイメージ処理装置の全体構成例を示すブ
ロック図、第３図は拡大縮小回路の内部構成例を示すブ
ロック図、第４図および＠５図はそれぞれ第１図に示し
た実施例装置の具体動作例を示すタイムチャートである
。 １０・・・画像メモリ、２０・・・ホストプロセッサ、
３０・・・画像拡大縮小タイミング発生回路、４０・・
・拡大縮小回路、４１・−・ソースシフトレジスタ、４
２・・・デスティネーションシフトレジスタ、４３．４
４・・・シフトカウンタ、５０・・・定数設定部、５１
・・・整数部レジスタ、５２・・・小数部レジスタ、６
０・・・加算部、６１・−・テンポラリレジスタ、６２
・・・加算器、７０・・・デスティネーションシフトタ
イミング発生部、７２・・・ダウンカウンタ、８０・・
・ソースシフトタイミング発生部。 第１図 第２図 第３図 第４図 第５図 ・　ｏｐ

Claims (1)

【特許請求の範囲】
1. ディジタル画像データを拡大または縮小するための第１
   および第２のタイミングパルス信号を発生する画像拡大
   縮小タイミング発生回路において、縮倍率の整数部分と
   小数部分とが各別に設定される縮倍率設定部と、この縮
   倍率設定部に設定された縮倍率の小数部分を繰返し加算
   し、オーバーフローしたときに所定のキャリー信号を発
   生する加算部と、前記縮倍率設定部に設定された縮倍率
   の整数部分をダウンカウントとし、該ダウンカウント値
   と前記加算部で発生されたキャリー信号とに基づき基本
   クロック信号に同期した第１のタイミングパルス信号を
   発生する第１のパルス発生手段と、この第１のパルス発
   生手段の前記ダウンカウント値が所定値となった場合に
   のみ、前記基本クロック信号に同期した第２のタイミン
   グパルス信号を発生する第２のパルス発生手段とを具え
   たことを特徴とする画像拡大縮小タイミング発生回路。