JPS59128859A - 非整数倍率拡大装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （利用分野） 本発明は、２値画像を走査方向に１〜２倍の範囲で拡大
するようにした非整数倍率拡大装置に関する。

（従来技術） 従来のこの種の装置における主走育方向の拡大は次のよ
うな方式がとられていた。

例えば、第１図（ａ）に示されているような１ワード８
ビツトからなる原データを１′５倍にする時には、先ず
原データの第１番目のビットに対応する数値１を１６倍
し、その結果の１３を４捨５人する。１５を４捨５人す
ると［月であるので、第１ビツト目はそのまま出力する
。

原データの第２ビツト目は、第２ビツトに対応する数値
２を１６倍すると２．６　（＝２　Ｘ　１．３　）であ
り、これを４捨５人すると「３」になる。したがって、
第２ビツト目のデータを続けて２個出力し、出力データ
の第２，３ビツト目を作る。原データの第３ビツト目は
、上記と同様の演算を行なうと３．９（冨３　Ｘ　１．
３　）であり、４捨５人するとｒＪであるので、この第
３ビツト目で出力データの第４ビツト目を作る。以下同
様にして、原データの第４ビツト目で出力データの第５
ビツト目を、原データの第５ビツト目で出力データの第
６．７ビツトを作る。

原データの第１０ビツト目までに対応する１３倍に拡大
した出力データの上記した方式による作り方を第１表に
示す。

従来は第１表に示されているように、原データのビット
番号ｘ×１６が、４捨５人によって、操り上る時に、原
データの同一のもので補間することによって、拡大率１
３倍の拡大像を得ていた。

第１表 第１図（ｂ）は、上記のようにして得られた出力データ
を示す。

しかしながら、上記の従来方式では、ビットの補間位置
を求めるのに、上記のように小数点演算が必要であった
。この／Ｊ％数点演算を行うには、周知のように、多く
の時間がかかるという欠点があった。また、拡大後の画
倫デークのワード区切り処理が難かしく、１ビット当り
の処理時間が長くなるという欠点もあった。さらに、こ
れらの欠点のために、画像の任意倍率の拡大を高速に行
うのは困難であった。

（目　　的） 本発明の目的は、前記した従来技術の欠点を除去し、高
速に１〜２倍の間の非整数倍率拡大を行うことができ、
かつ簡単な回路構成の非整数倍率拡大装置を提供するに
ある。

（実施例） 以下に本発明を実施例によって説明する。第２図は本発
明の一笑施例を示す。また、第３図は本実施例の主要部
の信号のタイムチャートを示す。

本実施例は、第２図の２点鎖線より上の回路からなる補
間位置計算回路Ａと、該２点鎖線より下の回路からなる
イメージ変換回路Ｂとよりなる。

次に本実施例の構成および動作を拡大率Ｎ／Ｍ（Ｍ、Ｎ
：整数、Ｍ＜Ｎ＜２Ｍ）とする場合について第２図およ
び第３図を参照して説明する。先ず、第１のＸピントレ
ジスタ１にＭを格納し、第２のＸピントレジスタ２に０
を格納し、第３のＸビットレジスタ５１Ｃ（Ｎ−Ｍ）を
格納する。ここにＸは、１ワードを８ピントで扱う場合
は８０倍敷、１７−ドを１６ピツトで扱う場合は１６の
倍数である。また、加算器４．減算器５．比較器６゜パ
ラレル／ソリアル変換器（以下、Ｐ／Ｓ変換器と略す）
１１およびシリアル／パラレル変換器（Ｖ下、Ｓ／Ｐ変
換変換器才略１２は、第６図（ｂ）に示されているよう
なりロングｂに同期して動作するものとする。

先ず、第１のクロックｂｌ　に同期して、加算器４で第
２のＸビットレジスタ２の内容と第６のＸピントレジス
タ３の内容とが加算される。加算された結果は、第２の
Ｘビットレジスタ２に格納される。加算器４による演算
が終了すると、加算器４から比較器６に演算終了信号Ｃ
が送られ、比較器６は、第１のＸビットレジスタ１に格
納されている内容Ｍと第２のＸビットレジスタに格納さ
れた（　Ｎ−Ｍ　）との大小を比較する。比較器６は第
２のＸビットレジスタの内容が紀１のＸビットレジスタ
の内容より犬となった時、“Ｈｏ　レベルの信号を出力
するようになっているから、今Ｍ＞、Ｎ−Ｍとすると、
比較器６の出力はｌＬ′　レベルとなる。なお、第３図
における（４）、　（６）。

（５）のｌ　Ｈｌ　　レベル期間は、それぞれ加算器４
゜比較器６および減算器５が作動している期間を示す。

次のクロックｂ２では、加算器４は第２のＸビットレジ
スタの内容（Ｎ−Ｍ　）と第３のＸビットレジスタの内
容（Ｎ−Ｍ）とを加算する。この結果である２（Ｎ−Ｍ
）は第２のＸビットレジスタ２に格納される。この演算
が終ると、演算終了信号Ｃにより比較器６が作動し、第
１のＸビットレジスタ１の内容Ｍと第２のＸビットレジ
スタ２の内容２（Ｎ−Ｍ）の比較が行なわれる。ここで
、Ｍ＞２（Ｎ−Ｍ）であると、比較器乙の出力はｌ　Ｌ
　１　　レベルに維持される。

次のクロックｂ３でも上記と同様に加算器４゜比較器６
が動作する。そして、Ｍ＜３’（Ｎ−Ｍ）になると、比
較器６から第６図（ａ）に示すような１　）（Ｔ　　レ
ベルの信号が出力される。このｌ　Ｈｌ　レベルの信号
は、単安定マルチバイブレーク（以下、ＭＭと略す）７
に入力し、その立上りで、ＭＭ７はクロックの↓ぞ周期
より長く１周期より短いパルス幅のパルスを出力する。

このＭＭ７の出力信号は第１の論理積回路８．第２の論
理積回路？および第６の論理積回路１０に入力する。

第１の論理積回路８は、ＭＭ７からｌ　Ｉ（Ｉ　レベル
の信号ａ′が入ってくると開き、クロックｂ４を通す。

このため、減算回路５は作動し、第２のＸビットレジス
タ２の内容３（Ｎ−Ｍ）から、第１ピツトレジスタ１の
内容Ｍを減する。一方、第２の論理積回路９は、この時
閉じるので、クロックｂ４は加算器４に入力せず、加算
器４は作動しな℃−・。さらに、第３の論理積回路１０
は閉じているので、クロックｂ４はＰ／Ｓ変換器１１に
入力しなくなる。

減算器５の演算が終了すると、演算終了信号ｄが比較器
６に出力される。そうすると、比較器６は、第１のＸビ
ットレジスタ１の内容Ｍと、第２のＸビットレジスタ２
の内容（３（Ｎ−Ｍ）−Ｍ＋との比較を行う。この時は
、Ｍ＞（５（Ｎ−Ｍ）−Ｍ）のはずであるから、比較器
６の出力はＬ。

レベルになる。

ＭＭ７の出力信号ａ′は比較器６からｌ　Ｌ　１　レベ
ルの信号が出る以前にｌ　Ｌ　ｔ　　レベルになってい
るので、第１．第２．第３の論理積回路８，９゜１０は
それぞれ、閉、開、開となる。このためクロックｂ５は
加算器４およびＰ／Ｓ変換器１１　にとりこまれ、減算
器５には入力しない。したがって、加算器４は作動し、
第２のＸビットレジスタ２の内容　（３（Ｎ−Ｍ）−Ｍ
）　　と第６のＸビットレジスタ６の内容（Ｎ−Ｍ）と
を加算する。補間位置計算回路Ａでは、上述の動作が繰
返し行なわれる。

次に、イメージ変換回路Ｂの動作を説明する。

Ｐ／Ｓ変換器１１には、拡大前の原データが１ワードず
つパラレルに送られてくる。例えば、１ワードが８ビツ
ト構成の方式であれば８ビツトが一度に送られて来、１
ワードが１６ビノト構成の方式であれば、１６ビツトが
一度に送られてくる。

Ｐ／Ｓ変換器１１は、パラレルで入力されたデータを、
クロックｂによって、１ピツトずつシリアルに送出する
。Ｐ／Ｓ変換器１１から送り出された１ビツトのデータ
は、Ｓ／Ｐ変換器１２に送られ、Ｓ／Ｐ変換器１２はク
ロックｂと同期して、該データを書き込む。

イメージ変換回路Ｂは以上のような動作をするので、第
６図のクロックｋｌｌ＋　　ｂ２＋　　ｂ３によっては
、Ｐ／Ｓ変換器１１から順次１ビツトずつデータが読み
出され、Ｓ／Ｐ変換器１２に書き込まれる。しかし、ク
ロックｂ４　は、前述の説明から明らかなように、Ｐ／
Ｓ変換器１１に入力しないので、Ｐ／Ｓ変換器１１から
読み出されるデータは更新されない。したがって、Ｓ／
Ｐ変換器１２にクロックｂ４によって取込まれるデータ
は、前のデータと同じデータになる。

クロックｂ５では、Ｐ／Ｓ変換器１１から次の新しいデ
ータが読み出され、この新しいデータがＳ／Ｐ変換器１
２に記憶される。

なお、Ｐ／Ｓ変換器１１　には、１ワ一ド分の読み出し
が終わると、原データの１ワ一ド分のデーりがパラレル
で入力され、一方、Ｓ／Ｐ変換器１２に１ワ一ド分のデ
ータが蓄積されると、Ｓ／Ｐ変換器１２からはパラレル
で出力される。

これは、周知の手段で達成できるので、詳しい説明は省
略する。

このように、本実施例では、拡大率Ｖに対応してきまる
ビット間隔毎に該ビットに対応する拡大前の同じ原デー
タが２回繰り返して読み出される。これによって、拡大
率Ｔの拡大を行うことができる。

次に、拡大率が１．６倍の例をあげて、本実施例の動作
を具体的に説明する。拡大率−は−１０−であるから、
第１のＸビットレジスターには数値「１０」が格納され
、第２のＸビットレジスタ２１には数値「Ｏ」が格納さ
れ、さらに、第６のＸビットレジスタ６′には数値３（
＝Ｎ−Ｍ）が格納される。

クロックｂ１が入力すると、加算器４は第２のＸビット
レジスタ２の内容「０」と第３のＸビット　　　レジス
タ３の内容「３」とを加算する。

このため、加算器４の出力は「３」となり、第２のＸビ
ットレジスタ２に格納される。加算の演算が終了すると
、比較器６が動作し、第１のＸビットレジスタ１の内容
「１０」　と第２のＸビットレジスタ２の内容「６」と
を比較する。比較の結果は、第１のＸビットレジスタ１
の内容が第２のＸビットレジスタ２の内容より大きいか
ら、比較器乙の出力はｌ　’ｌ、　ｌ　である。この時
、第３の論理積回路１０は開であるので、Ｐ／Ｓ変換器
１１にクロックｂ１が入り、１ビツトのデータがＰ／Ｓ
変換器１１から読み出され、Ｐ／Ｓ変換器１２に格納さ
れる。

次にクロックｂ２が入力すると、上記と同様の動作が行
なわれ、第２のＸビットレジスタには数値「６」が格納
される。続いて、比較器６では、第１のＸビットレジス
タ１の内容「１０」　と第２のＸビットレジスタの内容
「６」とが比較される。

明らかなように、第１のＸビットレジスタ１の内容がｔ
１７ｃ２のＸビットレジスタ２のそれより大きいから、
比較器６からはｌ　Ｌ　１　　レベルの信号が出力され
る。この時、Ｐ／Ｓ変換器１１から次の１ピントのデー
タが読み出され、Ｓ／Ｐ変換器１２に格納される。

クロックｂ３が入力すると、第２のＸビットレジスタ２
の内容は「９」になる。この時も、第１のＸビットレジ
スタの内容が第２のＸビットレジスタ２のそれより大き
いので、比較器６の出力はｌ　Ｌ　１　　レベルである
。したがってＰ／Ｓ変換器１１かｒ：）１ビツトのデー
タが読み出され、−８／Ｐ変換器１２に格納される。

次のクロックｂ４が入力すると、第２のＸビットレジス
タ２の内容は「１２」になる。明らかなように、第２の
Ｘビットレジスタ２の内容が第１のＸビットレジスタ１
の内容より大きいので、比較器６からは’Ｈ′　レベル
の信号が出力される。

この′Ｈ”　レベルの信号が出力されると、前述のよう
に、第１の論理積回路８は開、第２、第５の論理積回路
９，１０は閉となり、減算器５にはクロックｂ５が入力
し、加算器４およびＰ１５変換器１１には入力しない。

したがって、減算器５は動作し、＝加算器４およびρ１
５変換器１１は動作を休止する。このため、クロックｂ
５によってＰ／Ｓ変換器１１　の内容は更新されず、前
記クロックｂ４によって読み出された内容と同じ内容が
Ｓ／Ｐ変換器１２に格納される。

減算器５は第２のＸビットレジスタ２の内容力ら第１の
Ｘビットレジスタ１の内容を減じる動作を行なうから、
演算結果は「２」　となる。次いで、比較器６は第１の
Ｘビットレジスタ１の内容ト第２のＸビットレジスタ２
の内容とを比較する。比較の結果は、前者の方が後者よ
り大きいので、比較器６の出力はｌ　Ｌ　Ｗ　　レベル
となる。このため。

第１の論理積回路８は閉、第２．第６の論理積回路９．
１０は開となる。したがって、次のクロックｂ６が入力
してくると、加算器４とＰ／Ｓ変換器１１が動作するよ
うになり、加算器４では第２のＸビットレジスタ２に格
納されている前記減算結果の「２」と第６のＸビットレ
ジスタ３に格納されている内容「３」とを加算する。

以後の動作は、前記と同じ動作が繰り返される。

上記の動作によって、Ｐ／Ｓ変換器１１に格納さ３ れている８ビツトのパターンからどのような一０ 倍のパターンが形成されるかを、第４図で説明する。第
４図において、（ｂ）はクロックを示し、（１１）はＰ
／Ｓ変換器１１に格納されている１ワード（８ビツト）
のデータ、（１２）は本実施例に５ よって−倍にされたデータを示す。今、第４０ 図に示されているような１〜８のデータがＰ／Ｓ変換器
１１に格納されているとすると、クロックｂｌ、ｂｇ・
・・・・・によって、該データ１〜８が次々と読み出さ
れ、同図（１２）に示されているように５／Ｐ変換器１
２に移される。しかし、クロックｂ４およびｂ８では、
前述のように第２のＸビットレジスタ２の内容が第１の
Ｘビットレジスタ１の内容より太き（なるので、次のク
ロックｂ５およびｂ９ではＰ／Ｓ変換器１１から新しい
データが読み出されず、同じデータが読み出される。し
たがって、Ｓ／Ｐ変換器１２に格納されるデータ、すな
わち−倍されたデータは第４図の（１２）０ に示すデータ１′〜８′になる。

本実施例では、第１のＸビットレジスタの容量を、例え
ば８ビツトにすると、約２８通りの１〜２倍の間の非整
数倍率を得ることができる。一般的には、約２Ｘ通りの
１〜２倍の間の非整数倍率を得ることができる。また、
第２のＸビットレジスタ２に格納されるデータＣは常に
ｃ　＜　２　Ｍ（Ｍは前述の拡大率−Ｎ−０Ｍ）である
ので、入力データのビット数がどれだけ多（なろうとも
、特定のピット数を有する第２のＸビットレジスタ２で
ビット補間位置を順次計算することができる。

第５図は本発明の第２実施例を示す。この実施例は、第
１実施例の減算器５と比較器６とを、１個の減算器５で
代用したものである。図において、１３は第４の論理積
回路、１４はリトリガラブルモノマルチ（以下、ＭＭと
記す）、信号ｄは減算器５から出力されるボロー（ＢＯ
ＲＲＯＷ）　　フラグを示す。なお、他の符号は第２図
と同じものを示す。

減算器５は、クロックｂに同期して、第２のＸビットレ
ジスタ２の内容から第１のＸビットレジスタ１の内容を
減算する。そして、前者の方が後者より小さい時にはボ
ローフラグｄを出力する。

ボローフラグｄが出力されると、ＭＭ１４はトリガされ
る。このＭＭ１４は、ボローフラグが出力される周期よ
りやや太き目のパルス幅のパルスを出力するものである
ので、ボローフラグが連続して入った時には常にｌ　Ｉ
（１レベルの信号を出力している。

したがって、第２のＸビットレジスタ２の内容が第１の
Ｘビットレジスタ１の内容より小さいときは、ＭＭ１４
の出力は°Ｈ’　レベルにあり、加算器４とＰ／Ｓ変換
器１１にクロックが入力するので、加算器４およびＰ／
Ｓ変換器１１は作動する。しかし、第２のＸビットレジ
スタ２の内容が第１のＸビットレジスタ１の内容より大
きくなった時には、減算器５から、ボローフラグが出力
されず、ＭＭ１４の出力は−Ｌ１　レベルに落ちる。

このため、第２．第６の論理積回路９．１０は閉となり
、第４の論理積回路１３が開となる。よって、加算器４
とＰ／Ｓ変換器１１は動作せず、減算器５の結果が、第
２のＸビットレジスタ２に格納される。この時、Ｓ／Ｐ
変換器１２に補間信号が入力される。

７１２　）Ｘビットレジスタ２に減算器５０減算結果が
入力されると、次の段階では第２のＸピッ）レジスタ２
の内容の方が第１のＸビットレジスタの内容よりも小さ
くなる。したがって、減算器５で次の演算を行なうとき
には、減算器５からボローフラグが立ち、ＭＭ１４の出
力はｌ　Ｈｌ　　レベルとなる。

以上のようにし【、この第２実施例も、前記第１実施例
と同じ、ビット補間信号を得ることができる。

第６図は、本発明の第５実施例を示す。本実施例は拡大
率”（Ｍ＜Ｎ＜２Ｍ）を得るとき、Ｍ＝２ｘ（ただし、
Ｘは第２のＸビットレジスタ２および加算器４０ビツト
長）という条件の下で動作する回路である。

第２のＸビットレジスタ２および第３のＸビットレジス
タ６には、第１実施例と同様に、初期値として、それぞ
れ「０」およびｒＮ−ＭＪが入れられる。加算器４はク
ロックｂに同期して、次々と第２のＸビットレジスタ２
の内容と第３のＸビットレジスタ乙の内容である　ｒＮ
−、ＭＪとを加算する。加算が進むと、加算器１４の容
量はオーバーフローし、すなわち、加算結果が２　　（
＝Ｍ）より大きくなり、キャリー（Ｃａｒｒｙ　）信号
ｅが出力される。このキャリー信号ｅをＭＭ１８に入れ
て所定のパルス幅のパルスに整形し、ＭＭ１８の出力で
Ｐ／Ｓ変換器１１すに入力するクロックｂを回正する。

このようにすると、第１．第２実施例と同様のビット補
間信号を得られるばかりでなく、回路構成を大幅に簡単
化することができる。

第７図は本発明の第４実施例を示す。第７図はイメージ
変換回路のみを示し、補間位置計算回路は第２図のもの
を適用することができる。図において、２０はＰ／Ｓ変
換器１１から読み出されたデータを１ビツト記憶する１
ビツトレジスタである。２１は、Ｐ／Ｓ変換器１１から
読み出されたデータと１ピツトレジスタ２０に格納され
ているデータとの論理和をとる論理和回路であり、該論
理和回路２１の出力は１ピツトレジスタ２２に記憶され
る。２３は、第２図および第３図に示されているＭＭ７
の出力信号ａ′により入力信号を選択するセレクタであ
り、信号ａ′がＩ　Ｌ　１　　レベルの時は１ビツトレ
ジスタ２０を選択し、信号ａ′が１Ｈ′　レベルのとき
は１ピツ′トシフトレジスタ２２のデータを選択する。

セレクタ２６で選択されたデータは、Ｓ／Ｐ変換器１２
に格納される。

この実施例によれば、補間ピントの前後のビットの論理
和により、補間ビットを生成しているので、補間ビット
は必ずしも手前のビットと同じものにならない。すなわ
ち、補間ビットの少な（とも一方の側に黒のデータがあ
れば、補間ビットは黒になる。このような補間ビットを
用いて原イメージを拡大すると、実験上、より見やすい
イメージが得られることがわかった。

（効　果） 以上のように、本発明によれば、小数演算を行なわなく
ても、１〜２倍の間の任意の拡大を行なうことができる
ので、画像の任意倍率の拡大を高速に行なうことができ
るという効果がある。また、回路構成が簡単であるとい
う大きなメリットがある。

【図面の簡単な説明】

第１図は従来の画像の非整数倍拡大方式によって拡大さ
れるデータの説明図、第２図は本発明の第１実施例のブ
ロック図、第６図は第２図の主要部の信号のタイムチャ
ート、第４図は本発明の第１実施例によって拡大された
データの説明図、第５図は本発明の第２実施例のブロッ
ク図、第６図は本発明の第６実施例のブロック図、第７
図は本発明の第４実施例のブロック図である。 Ａ・・・補間位置計算回路、　Ｂ・・・イメージ変換回
路、　　１，２．３・・・第１．第２．第６のＸビット
レジスタ、　　４・・・加算器、　　５・・・減算器、
６・・・比較器、　　７・・・単安定マルチバイブレー
タ（ＭＭ）、　　　１１　・・・Ｐ／Ｓ変換器、　　１
２・・・Ｓ／Ｐ変換器、　　２０．２２・・・ビットレ
ジスタ、２１　・・・論理和回路、　　２３・・・セレ
クタ代理人弁理士　平　木　道　人 外１名 牙　５　図 汁　６　囮

Claims (1)

【特許請求の範囲】
1. （ｌｌ　−ｇ；　（ただし、Ｍ、　ＮはＭ＜Ｎ＜２Ｍ　
   なる整数）倍に拡大するようにした非整数倍率拡大装置
   において、第１のＸビットレジスタ、（Ｎ−Ｍ）が記憶
   される第２のＸビットレジスタ、該第１のＸビットレジ
   スタの内容と該第２のＸビットレジスタの内容の（Ｎ−
   Ｍ）とを加算し、その演算結果を前記第１のＸビットレ
   ゛ジスタに出力、する加算器、該加算結果がＭより太き
   （なった時、シリアルに出力される拡大前の原データの
   更新を停止するパラレル／シリアル変換器、および該パ
   ラレル／シリアル変換器の出力データをシリアルに記憶
   しパラレルに出力するシリアル／パラレル変換器を具備
   したことを特徴とする非整数借希払犬装置。