JPS58121458A - スキヤンアウト方式 - Google Patents
スキヤンアウト方式Info
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- JPS58121458A JPS58121458A JP56196746A JP19674681A JPS58121458A JP S58121458 A JPS58121458 A JP S58121458A JP 56196746 A JP56196746 A JP 56196746A JP 19674681 A JP19674681 A JP 19674681A JP S58121458 A JPS58121458 A JP S58121458A
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- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
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- G01R31/317—Testing of digital circuits
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- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
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- G—PHYSICS
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- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１） 発明の技術分野
本発明は、メモリ又はレジスタ・ファイルを用いて構成
されたシフトレジスタを簡単な回路構成によってスキャ
ンアウトできるようＫしたスキャンアウト方式に関する
ものである。
されたシフトレジスタを簡単な回路構成によってスキャ
ンアウトできるようＫしたスキャンアウト方式に関する
ものである。
（２）従来技術と問題点
回路かＬＳＬ化されると入出力ビンの限界でＬＳＩ回路
の状態を直接知ることが困難であるが。
の状態を直接知ることが困難であるが。
スキヤシアウトによる方法は少ない入出力ピンで内部回
路の状態を直接知る方法として有効な手段である。
路の状態を直接知る方法として有効な手段である。
第１図はスキャンアウト方式の概要を示すものであって
、１−０ないし１−２は論理ブロック。
、１−０ないし１−２は論理ブロック。
２ＦｉスキヤンΦアドレス・レジスタ、３−０ないし３
−５はフリップ・７０ツブ、４−人と４−Ｂはマルチプ
レタブをそれぞれ示している一回路を４１［−するフリ
ップ・フロップやゲートにはそれぞれアドレスか割当て
られておシ、これをスキャン・アドレスという。スキャ
ン・アドレスはスキャン・アドレス・レジスタ２にセッ
トされ、その下位アドレスは論理ブロック内のスキャン
・アドレスを示し、上位アドレスは論理ブロックを指定
する。図示の例では、スキャン・アドレスの下位アドレ
スが各論理ブロックのマルチプレクサ４−Ａに与えられ
、このマルチプレクｔ４−ＡｊＣよって論理ブロック内
の７リツプ・フロップの状態が読出される。各論理ブロ
ック１−０． １−１． １−２から読出されたデータ
はマルチプレクサ４−Ｂｋ入力されるが、スキャン・ア
ドレス・レジスタ２の上位アドレスはマルチプレクサ４
−Ｂに与えられ、マルチプレクサ４−Ｂはこの上位アド
レスに従って入力データの中の１個を選択し出力する。
−５はフリップ・７０ツブ、４−人と４−Ｂはマルチプ
レタブをそれぞれ示している一回路を４１［−するフリ
ップ・フロップやゲートにはそれぞれアドレスか割当て
られておシ、これをスキャン・アドレスという。スキャ
ン・アドレスはスキャン・アドレス・レジスタ２にセッ
トされ、その下位アドレスは論理ブロック内のスキャン
・アドレスを示し、上位アドレスは論理ブロックを指定
する。図示の例では、スキャン・アドレスの下位アドレ
スが各論理ブロックのマルチプレクサ４−Ａに与えられ
、このマルチプレクｔ４−ＡｊＣよって論理ブロック内
の７リツプ・フロップの状態が読出される。各論理ブロ
ック１−０． １−１． １−２から読出されたデータ
はマルチプレクサ４−Ｂｋ入力されるが、スキャン・ア
ドレス・レジスタ２の上位アドレスはマルチプレクサ４
−Ｂに与えられ、マルチプレクサ４−Ｂはこの上位アド
レスに従って入力データの中の１個を選択し出力する。
マルチプレクサ４−Ｂの出力は例えはサービス・プロセ
ッサに送られる。装置内における所望のフリップ・フロ
ップやゲートの状態を外部に取出すことをスキャンアウ
トという。
ッサに送られる。装置内における所望のフリップ・フロ
ップやゲートの状態を外部に取出すことをスキャンアウ
トという。
ご
レジスタ・ファイルなどのメ七り要素で構成されている
部分は、メモリの読出し操作を必要とする交め、そのま
＼の状態ではスキャンアウトの対象とはならない。しか
し、メモリであっても第２図の構成を取ることによって
スキャンアウトが可能となる。第２図において、５けレ
ジスタ・ファイル（メモリ）、６は読出アドレス・レジ
スタ。
部分は、メモリの読出し操作を必要とする交め、そのま
＼の状態ではスキャンアウトの対象とはならない。しか
し、メモリであっても第２図の構成を取ることによって
スキャンアウトが可能となる。第２図において、５けレ
ジスタ・ファイル（メモリ）、６は読出アドレス・レジ
スタ。
図では、メモリ・アドレスの入力部にセレクタ９を設け
る。セレクタ９には１本来の論理回路からのアドレスと
スキャン・アドレスとが入力され。
る。セレクタ９には１本来の論理回路からのアドレスと
スキャン・アドレスとが入力され。
スキャン許可信号がオフのときにはセレクタ９は本来の
論理回路からのアドレスを出力し、スキャン許可信号が
オンのときには、セレクタはスキャン・アドレスを出力
する。セレクタ９の出力か読出アドレスとなる。通常シ
ステム動作中はメモリ・アドレスは他の論理回路から供
給されるが、システムが動作していない場合はスキャン
・アドレスが供給されてスキャン・アドレスで指定され
るアドレスの内容か読出データとして出力される。
′この時はシステムが動作していないため、メモリ５
から続出される読出データは読出レジスタ８にセットさ
れることはない。システムが動作していないときは、シ
ステムがチェック・ストップ状態にあり、クロックが停
止しているとき又は！ニュアル・クロック状態にあシ、
クロックが供給されていない期間などを言う、スキャン
アウト時にはメモリ５からの読出データはマルチプレク
サ１０に入力される。マルチプレクサ１０には図示しな
いが他の回路ブロックからの読出データが入力されてお
り、マルチプレクサ１０は制御情報として入力されるス
キャン・アドレス（上位アドレスに相当）に従って入力
データの中の１個を選択し出力する。
論理回路からのアドレスを出力し、スキャン許可信号が
オンのときには、セレクタはスキャン・アドレスを出力
する。セレクタ９の出力か読出アドレスとなる。通常シ
ステム動作中はメモリ・アドレスは他の論理回路から供
給されるが、システムが動作していない場合はスキャン
・アドレスが供給されてスキャン・アドレスで指定され
るアドレスの内容か読出データとして出力される。
′この時はシステムが動作していないため、メモリ５
から続出される読出データは読出レジスタ８にセットさ
れることはない。システムが動作していないときは、シ
ステムがチェック・ストップ状態にあり、クロックが停
止しているとき又は！ニュアル・クロック状態にあシ、
クロックが供給されていない期間などを言う、スキャン
アウト時にはメモリ５からの読出データはマルチプレク
サ１０に入力される。マルチプレクサ１０には図示しな
いが他の回路ブロックからの読出データが入力されてお
り、マルチプレクサ１０は制御情報として入力されるス
キャン・アドレス（上位アドレスに相当）に従って入力
データの中の１個を選択し出力する。
第３図は、レジスタ・ファイルを用いて構成されたシフ
トレジスタを示すものである。第３図において、１１は
レジスタ争ファイル、１２＃Ｊｉカウンタ、１３Ｆｉ減
算器、１４と１５１１セレクタ、１６は前段のレジスタ
、１７は後段のレジスタをそれぞれ示している。レジス
タ・ファイルは書込みと読出しの双方の動作が平行して
同一サイクル中に実行できるものであシ、カウンタ１２
はレジスタ・ファイル１１に対する書込アドレスを指定
するものであり、減算器】３はカウンタ１２の値から任
意の数ｋを減じて読出アドレスを作成するものである。
トレジスタを示すものである。第３図において、１１は
レジスタ争ファイル、１２＃Ｊｉカウンタ、１３Ｆｉ減
算器、１４と１５１１セレクタ、１６は前段のレジスタ
、１７は後段のレジスタをそれぞれ示している。レジス
タ・ファイルは書込みと読出しの双方の動作が平行して
同一サイクル中に実行できるものであシ、カウンタ１２
はレジスタ・ファイル１１に対する書込アドレスを指定
するものであり、減算器】３はカウンタ１２の値から任
意の数ｋを減じて読出アドレスを作成するものである。
上記のような構成をとることにより、シフトレジスタを
構成することが出来る。このようなシフトレジスタは同
一回路で任意の段数のシフトレジスタを構成できるため
、パイプラインなどの制御用シフトレジスタとして良く
用いられている。
構成することが出来る。このようなシフトレジスタは同
一回路で任意の段数のシフトレジスタを構成できるため
、パイプラインなどの制御用シフトレジスタとして良く
用いられている。
いま、第３図においてレジスタの数が８個のレジスタ・
ファイル１１によって５段のシフトレジスタを構成する
場合について説明する。カウンタＪ２の値が＠５”のと
きレジスタ・ファイル１１の書込アドレスは５ｉ地のレ
ジスタを示すが、続出アドレスは減算器１３によｐＯＩ
Ｉ地のレジスタを示す。シフト動作によＬ ５！Ｉ地の
シフトレジスタにデータが書込まれると同時にθ番地の
レジスタの内容が読出され、その後、カウンタ１２の値
は＋１され、Ｗ込アドレス杖６番地のレジスタを、示し
、読出アドレスは１番地のレジスタを示す。
ファイル１１によって５段のシフトレジスタを構成する
場合について説明する。カウンタＪ２の値が＠５”のと
きレジスタ・ファイル１１の書込アドレスは５ｉ地のレ
ジスタを示すが、続出アドレスは減算器１３によｐＯＩ
Ｉ地のレジスタを示す。シフト動作によＬ ５！Ｉ地の
シフトレジスタにデータが書込まれると同時にθ番地の
レジスタの内容が読出され、その後、カウンタ１２の値
は＋１され、Ｗ込アドレス杖６番地のレジスタを、示し
、読出アドレスは１番地のレジスタを示す。
前記の動作をＪｌｕ＆返して行くと、５回のシフト動作
が行われた時には、読出アドレスが５番目のアドレスを
示すことになり、５回のシフト動作費に読出されること
になる。他のレジスタの値も書込まれてから５回のシフ
ト動作を行った後にそれぞれ読出される。このように減
算器の入力定数だけのシフトレジスタとなる。
が行われた時には、読出アドレスが５番目のアドレスを
示すことになり、５回のシフト動作費に読出されること
になる。他のレジスタの値も書込まれてから５回のシフ
ト動作を行った後にそれぞれ読出される。このように減
算器の入力定数だけのシフトレジスタとなる。
上記のようなレジスタ・ファイル１１の内容をスキャン
アウトするためＶＣは、第２図と同様にレジスタ・ファ
イル１１の読出アドレスの入力部にセレクタ１４を設け
、セレクタ１４を用いて通常は減算５１３の出力を読出
アドレスとするか、スキャンアウト時にはスキャン・ア
ドレスＸを読出アドレスとする。なお、セレクタ１５は
上位アドレスを示すものである・ 第２図のようなスキャンアウト方法は、メモリの読出ア
ドレスとスキャン・アドレスとか１対１に対応する場合
には、非常に便利であるか、第３、 図のよう表レジ
スタ・ファイルを用いて構成されたシフトレジスタにつ
いては下記の点に注意する必要がある。第４図は通常の
シフトレジスタに対するスキャンアウトを説明するもの
であり、１Ｂ−０ないし１８−５はフリップ・プロップ
、】９はマルチプレクサをそれぞれ示している。第４図
に示すように、シフトレジスタが７リツプ・７０ツブ１
８−０ないし】８−５をシリアルに接続して構成されて
いる場合には、ノー５段からノ段までのスキャンは７リ
ツプ・プロップ】８−〇ないし１８−５によって寿えら
れたスキャン・アドレスによって行うことが出来る。例
えば、ノー５段をスキャンするときはフリップ・７０ッ
グＪ８−０をスキャンし、ノ゛段をスキャンするときは
フリップ・フロップ１８−５をスキャンすれは良い。し
かし。
アウトするためＶＣは、第２図と同様にレジスタ・ファ
イル１１の読出アドレスの入力部にセレクタ１４を設け
、セレクタ１４を用いて通常は減算５１３の出力を読出
アドレスとするか、スキャンアウト時にはスキャン・ア
ドレスＸを読出アドレスとする。なお、セレクタ１５は
上位アドレスを示すものである・ 第２図のようなスキャンアウト方法は、メモリの読出ア
ドレスとスキャン・アドレスとか１対１に対応する場合
には、非常に便利であるか、第３、 図のよう表レジ
スタ・ファイルを用いて構成されたシフトレジスタにつ
いては下記の点に注意する必要がある。第４図は通常の
シフトレジスタに対するスキャンアウトを説明するもの
であり、１Ｂ−０ないし１８−５はフリップ・プロップ
、】９はマルチプレクサをそれぞれ示している。第４図
に示すように、シフトレジスタが７リツプ・７０ツブ１
８−０ないし】８−５をシリアルに接続して構成されて
いる場合には、ノー５段からノ段までのスキャンは７リ
ツプ・プロップ】８−〇ないし１８−５によって寿えら
れたスキャン・アドレスによって行うことが出来る。例
えば、ノー５段をスキャンするときはフリップ・７０ッ
グＪ８−０をスキャンし、ノ゛段をスキャンするときは
フリップ・フロップ１８−５をスキャンすれは良い。し
かし。
シフトレジスタが第３図に示すようにレジスタ・ファイ
ルを用いて構成されている場合には、シフトレジスタの
段位置とレジスタ・ファイル内のレジスタ番号とは１対
１に対応せず、常にカウンタの値との相対的対応関係と
なる。例えは、５番目のレジスタにデータか書込まれ、
０番目のレジスタからデータが読出されるときには、シ
フトレジスタのノ′段目は０番目のレジスタであり、ノ
ー５段目が５番目のレジスタに対応する。次のシフト動
作がｉわれると、５番目のレジスターはノ°−４段目と
なシ、１サイクル前の対応とは異なる。このように、常
にシフトレジスタの段数とレジスタ番号とは異なる九め
、従来技術においては任意の段数をスキャンしようとす
るとき、レジスタ・ファイルの書込アドレスを決めるカ
ウンタの値に注目してレジスタ番号を決定していｆＣが
、このような方式はスキャン・アドレスがフローティン
グになシ、不便である。
ルを用いて構成されている場合には、シフトレジスタの
段位置とレジスタ・ファイル内のレジスタ番号とは１対
１に対応せず、常にカウンタの値との相対的対応関係と
なる。例えは、５番目のレジスタにデータか書込まれ、
０番目のレジスタからデータが読出されるときには、シ
フトレジスタのノ′段目は０番目のレジスタであり、ノ
ー５段目が５番目のレジスタに対応する。次のシフト動
作がｉわれると、５番目のレジスターはノ°−４段目と
なシ、１サイクル前の対応とは異なる。このように、常
にシフトレジスタの段数とレジスタ番号とは異なる九め
、従来技術においては任意の段数をスキャンしようとす
るとき、レジスタ・ファイルの書込アドレスを決めるカ
ウンタの値に注目してレジスタ番号を決定していｆＣが
、このような方式はスキャン・アドレスがフローティン
グになシ、不便である。
（３）発明の目的
本発明は、上記の考察に基づくものであって。
メモリとこのメモリの書込アドレスを指定するカウンタ
とこのカウンタの値によシ任意の値ｋを減じて読出アド
レスを指定する減算器とより成る段数にのシフトレジス
タに対するスキャンアウトを。
とこのカウンタの値によシ任意の値ｋを減じて読出アド
レスを指定する減算器とより成る段数にのシフトレジス
タに対するスキャンアウトを。
上記カウンタの値を知ることなく、シフトレジスタの任
意の段位置のデータをスキャンアウトできるようにした
スキャンアウト方式を提供することを目的としている。
意の段位置のデータをスキャンアウトできるようにした
スキャンアウト方式を提供することを目的としている。
（４）発明の構成
そしてそのため１本発明のスキャンアウト方式は、メモ
リと、該メモリの書込アドレスを指定するカウンタと、
該カウンタのカウント値よシ任意の値を減じて続出アド
レスを指定する演算器とから構成されるシフトレジスタ
に対するスキャンアウト方式において、上記メモリの続
出アドレスを計算するための演算器の入力側に選択回路
を設け。
リと、該メモリの書込アドレスを指定するカウンタと、
該カウンタのカウント値よシ任意の値を減じて続出アド
レスを指定する演算器とから構成されるシフトレジスタ
に対するスキャンアウト方式において、上記メモリの続
出アドレスを計算するための演算器の入力側に選択回路
を設け。
上記選択回路に入力されるシフト段数を決める定数とス
キャン・アドレスのいずれか一方を、上記選択回路に入
力されるスキャン許可信号に応じて選択し、上記選択回
路によって選択出力されるデータを上記演算器の入力端
子に入力するようにしたことを特徴とするものである。
キャン・アドレスのいずれか一方を、上記選択回路に入
力されるスキャン許可信号に応じて選択し、上記選択回
路によって選択出力されるデータを上記演算器の入力端
子に入力するようにしたことを特徴とするものである。
（５）発明の実施例
以下１本発明を図面を訪照しつつ説明する。
第５図は本発明によるスキャンアウト方式のｌ実施例を
示すものである。
示すものである。
第５図において、２１はレジスタ・ファイル。
２２はカウンタ、２３は減算器、２４と２５はセレクタ
、２６はレジスタ・ファイル２１への入力データを保持
するレジスタ、２７はレジスタ・ファイル２１からの出
力データを保持するレジスタをそれぞれ示している。レ
ジスタ・ファイル２１は複数個のレジスタから構成され
ている。カウンタ２２１ｉレジスタ・ファイル２１への
書込アドレスを示すものであり１例えは０ないし２ｎ−
１をカウントできるものである。レジスタ・ファイル２
１も当然に０番地ないし２１１１番地を有している。減
算器２３は、カウンタ２２の値からセレクタ２４の値を
減算するものである。数値が３ビツトで表さ す（ると仮定する。カウンタ２３の値が＠２”、セレク
タ２４の出力が＠３＃のとき、カウンタ２３の値からセ
レクタ２４の出力を減算すると′″−１”となるが、数
値か３ビツトで表わされる場合には減算器２３は数値＠
６”を出力する。減算器２３の出力か読出アドレスとな
る。セレクタ２４にはシフ′ ト段数にとスキャ
ン・アドレスＳ：かデータとして入力され、スキャン許
可信号か制御情報として入力される。セレクタ２４は、
スキャン許可信号がオンのときにはシフト段数ｋを出力
し、スキャン許可信号がオンのときにはスキャン・アド
レスＸを出力する。セレクタ２５には、スキャンアウト
時にレジスタ・ファイル２１の読出データおよびその他
の回路ブロックからのデータが入力される。
、２６はレジスタ・ファイル２１への入力データを保持
するレジスタ、２７はレジスタ・ファイル２１からの出
力データを保持するレジスタをそれぞれ示している。レ
ジスタ・ファイル２１は複数個のレジスタから構成され
ている。カウンタ２２１ｉレジスタ・ファイル２１への
書込アドレスを示すものであり１例えは０ないし２ｎ−
１をカウントできるものである。レジスタ・ファイル２
１も当然に０番地ないし２１１１番地を有している。減
算器２３は、カウンタ２２の値からセレクタ２４の値を
減算するものである。数値が３ビツトで表さ す（ると仮定する。カウンタ２３の値が＠２”、セレク
タ２４の出力が＠３＃のとき、カウンタ２３の値からセ
レクタ２４の出力を減算すると′″−１”となるが、数
値か３ビツトで表わされる場合には減算器２３は数値＠
６”を出力する。減算器２３の出力か読出アドレスとな
る。セレクタ２４にはシフ′ ト段数にとスキャ
ン・アドレスＳ：かデータとして入力され、スキャン許
可信号か制御情報として入力される。セレクタ２４は、
スキャン許可信号がオンのときにはシフト段数ｋを出力
し、スキャン許可信号がオンのときにはスキャン・アド
レスＸを出力する。セレクタ２５には、スキャンアウト
時にレジスタ・ファイル２１の読出データおよびその他
の回路ブロックからのデータが入力される。
セレクタ２５は、スキャン・アドレス３１従って複数の
入力データの中の１個を選択して出力する。
入力データの中の１個を選択して出力する。
通常は第５図の実施例は下記のように動作する。
いま、シフト段数ｋか＠５”であり、カウンタ２２゛の
値も＠５”であると仮定する。この場合には、レジスタ
・ファイル２１の５番目のレジスタ忙データが書込まれ
、０番目のレジスタからデータか読出されるが、第４図
１シフトレジスタの）段目は０番目のレジスタに対応し
、ｊ−１段は１番目のレジスタに対応し、以下層にノ゛
−５段目は第５番目のレジスタに対応する。
値も＠５”であると仮定する。この場合には、レジスタ
・ファイル２１の５番目のレジスタ忙データが書込まれ
、０番目のレジスタからデータか読出されるが、第４図
１シフトレジスタの）段目は０番目のレジスタに対応し
、ｊ−１段は１番目のレジスタに対応し、以下層にノ゛
−５段目は第５番目のレジスタに対応する。
スキャンアウトを行うとき、セレクタ２４ｔｉ。
減算器２３の入力としてシフト段数にの代りにス □
キャン・アドレスＸを入力する。カウンタ２２の値か＠
５＃のときノ°段目をスキャンする場合には０番目のレ
ジスタを読出すととになる。したかって。
キャン・アドレスＸを入力する。カウンタ２２の値か＠
５＃のときノ°段目をスキャンする場合には０番目のレ
ジスタを読出すととになる。したかって。
カウンタの値が１５”を示しているため、スキャン・ア
ドレスＸは１５戸でなけれはならず、ｊ−１段をスキャ
ンするときｋはスキャン・アト°レスＸは１４”となり
、以下層にｊ−２段をスキャンするときはスキャン・ア
ドレスは１３ｍとなり、ｊ−３段をスキャンするときは
スキャン・アドレスｘ１２”となり、ｊ −４段をスキ
ャンするときにはスキャン・アドレスＸは１１”となシ
、ノ°−５段を゛スキャンするときはスキャン・アドレ
スＸは＠０＃となる。
ドレスＸは１５戸でなけれはならず、ｊ−１段をスキャ
ンするときｋはスキャン・アト°レスＸは１４”となり
、以下層にｊ−２段をスキャンするときはスキャン・ア
ドレスは１３ｍとなり、ｊ−３段をスキャンするときは
スキャン・アドレスｘ１２”となり、ｊ −４段をスキ
ャンするときにはスキャン・アドレスＸは１１”となシ
、ノ°−５段を゛スキャンするときはスキャン・アドレ
スＸは＠０＃となる。
次にシフト動作が行われると、カランｊ２２の値は＠６
”となり、読出アドレスは＠１′となる。このとき、ノ
゛段はレジスタ・ファイル２１の１番目のレジスタとな
り、ｊ−１段は２番目のレジスタとなＩｆ）、ｊ−２段
は３８−目のレジスタとなり、ノ゛−３段は４番目のレ
ジスタとなシ、ノ°−４段は５番目のレジスタとなり、
ｊ−５段は６番目のレジスタとなる。
”となり、読出アドレスは＠１′となる。このとき、ノ
゛段はレジスタ・ファイル２１の１番目のレジスタとな
り、ｊ−１段は２番目のレジスタとなＩｆ）、ｊ−２段
は３８−目のレジスタとなり、ノ゛−３段は４番目のレ
ジスタとなシ、ノ°−４段は５番目のレジスタとなり、
ｊ−５段は６番目のレジスタとなる。
この状態において、前述したようなスキャンを行ウド、
スキャン・アドレスＸか＠５”のとき、カウンタ２２は
＠６”を示しているので、読出アト°レスは１１＃とな
るので、レジスタ・ファイル２１の第１番目のレジスタ
内容がスキャンアウトされて来る。この場合、１番目の
レジスタはシフトレジスタのノ°段に対応している。同
様にスキャン・アドレス２が＠４″のときは２番目のレ
ジスタのデータかスキャンアウトされて来る。これはノ
°−１段に対応している。以下同様に、スキャン・アド
レスを＠３”、＠２”、＠１”、′Ｏ”と変化するにつ
れ。
スキャン・アドレスＸか＠５”のとき、カウンタ２２は
＠６”を示しているので、読出アト°レスは１１＃とな
るので、レジスタ・ファイル２１の第１番目のレジスタ
内容がスキャンアウトされて来る。この場合、１番目の
レジスタはシフトレジスタのノ°段に対応している。同
様にスキャン・アドレス２が＠４″のときは２番目のレ
ジスタのデータかスキャンアウトされて来る。これはノ
°−１段に対応している。以下同様に、スキャン・アド
レスを＠３”、＠２”、＠１”、′Ｏ”と変化するにつ
れ。
３番目、４番目、５番目、６番目のレジスタのデータが
スキャンアウトされる。カウンタ２１の値か”６”のと
きには、３番目、４＠目、５８目、６番目のレジスタは
それぞれノ°−２段、ノ°−３段。
スキャンアウトされる。カウンタ２１の値か”６”のと
きには、３番目、４＠目、５８目、６番目のレジスタは
それぞれノ°−２段、ノ°−３段。
ノ°−４段、ノ゛−５段に対応している。
（６）発明の効果
以上の説明から明らかなように１本発明によれは、スキ
ャン・アドレスはカウンタの値で修飾されるため、カウ
ンタの値を知ることなく、シフトレジスタの任意の段を
スキャンアウトすることか出来る・ なお、説明では、レジスタ・ファイルの読出しアドレ゛
スを修飾するのに減算器で説明して来たが。
ャン・アドレスはカウンタの値で修飾されるため、カウ
ンタの値を知ることなく、シフトレジスタの任意の段を
スキャンアウトすることか出来る・ なお、説明では、レジスタ・ファイルの読出しアドレ゛
スを修飾するのに減算器で説明して来たが。
加算器を用いた場合にけ、修飾定数としてレジスタ・フ
ァイルの段数の補数を入力すれは良いことは説明するま
でもない。
ァイルの段数の補数を入力すれは良いことは説明するま
でもない。
第１図はスキャンアウトの概要を示す図、第２図はメモ
リ又はレジスタ・ファイルのスキャンアウト方式のブロ
ック図、第３因はレジスタ・ファイルを用いて構成され
たシフトレジスタに対する従来のスキャンアウト方式の
ブロック図、第４図は７リツプ・フロップを直列接続し
て構成されにシフトレジスタに対するスキャンアウト方
式を示す図、第５図は本発明によるスキャンアウト方式
のｌ実施例のブロック図である。 ２１・・・レジスタ譬ファイル、２２・・・カウンタ。 ！ ２３・・・減算器、２４と２５・・・セレクタ、２６・
・・レジスタ・ファイル２１への入力テークを保持する
レジスタ、２７・・・レジスタ・ファイル２１から出力
データを保持するレジスタ。 特許出願人 富士通株式会社 代理人弁理士 京 谷 四 部
リ又はレジスタ・ファイルのスキャンアウト方式のブロ
ック図、第３因はレジスタ・ファイルを用いて構成され
たシフトレジスタに対する従来のスキャンアウト方式の
ブロック図、第４図は７リツプ・フロップを直列接続し
て構成されにシフトレジスタに対するスキャンアウト方
式を示す図、第５図は本発明によるスキャンアウト方式
のｌ実施例のブロック図である。 ２１・・・レジスタ譬ファイル、２２・・・カウンタ。 ！ ２３・・・減算器、２４と２５・・・セレクタ、２６・
・・レジスタ・ファイル２１への入力テークを保持する
レジスタ、２７・・・レジスタ・ファイル２１から出力
データを保持するレジスタ。 特許出願人 富士通株式会社 代理人弁理士 京 谷 四 部
Claims (1)
- 【特許請求の範囲】 メモリと、該メモリの書込アドレスを指定するカウンタ
と、該カウンタのカウント値よシ任意の値を減じて続出
アドレスを指定する演算器とから構成されるシフト・レ
ジスタに対するスキャンアウト方式において、上記メモ
リの読出アドレスを計算するための演算器の入力側に選
択回路を設け。 上記選択回路に入力されるシフト段数を決める定数とス
キャン・アドレスのいずれか一方を、上記選択回路に入
力されるスキャン許可信号に応じて選択し、上記選択回
路によって選択出力されるデータを上記演算器の入力端
子に入力するようにしたことを特徴とするスキャンアウ
ト方式。
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56196746A JPS58121458A (ja) | 1981-12-09 | 1981-12-09 | スキヤンアウト方式 |
| AU91088/82A AU539000B2 (en) | 1981-12-09 | 1982-12-02 | Scan-out system |
| DE8282306522T DE3277598D1 (en) | 1981-12-09 | 1982-12-07 | Scan-out circuitry |
| EP82306522A EP0081966B1 (en) | 1981-12-09 | 1982-12-07 | Scan-out circuitry |
| ES518009A ES8401807A1 (es) | 1981-12-09 | 1982-12-07 | Conjunto sistematico de exploracion para un registro de desplazamiento. |
| US06/447,659 US4491935A (en) | 1981-12-09 | 1982-12-07 | Scan-out system |
| CA000417266A CA1181846A (en) | 1981-12-09 | 1982-12-08 | Scan-out system |
| BR8207131A BR8207131A (pt) | 1981-12-09 | 1982-12-08 | Sistema de exploracao metodo na fabricacao de componente usinado;processo de fabricar componente acabado;componente usinado |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56196746A JPS58121458A (ja) | 1981-12-09 | 1981-12-09 | スキヤンアウト方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58121458A true JPS58121458A (ja) | 1983-07-19 |
| JPS6150340B2 JPS6150340B2 (ja) | 1986-11-04 |
Family
ID=16362911
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56196746A Granted JPS58121458A (ja) | 1981-12-09 | 1981-12-09 | スキヤンアウト方式 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US4491935A (ja) |
| EP (1) | EP0081966B1 (ja) |
| JP (1) | JPS58121458A (ja) |
| AU (1) | AU539000B2 (ja) |
| CA (1) | CA1181846A (ja) |
| DE (1) | DE3277598D1 (ja) |
| ES (1) | ES8401807A1 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2564619B1 (fr) * | 1984-05-21 | 1986-09-26 | Enertec | Dispositif elementaire de traitement de donnees |
| DE3431785A1 (de) * | 1984-08-29 | 1986-03-13 | Siemens AG, 1000 Berlin und 8000 München | Schaltungsanordnung fuer einen nach dem warteschlangenprinzip arbeitenden steuerspeicher (fifo-speicher) |
| JPS63291134A (ja) * | 1987-05-22 | 1988-11-29 | Toshiba Corp | 論理集積回路 |
| US6128758A (en) * | 1998-05-20 | 2000-10-03 | National Semiconductor Corporation | Modular re-useable bus architecture |
| US6851080B1 (en) * | 1999-02-05 | 2005-02-01 | 3Com Corporation | Automatic activation of ASIC test mode |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3806891A (en) * | 1972-12-26 | 1974-04-23 | Ibm | Logic circuit for scan-in/scan-out |
| JPS5352029A (en) * | 1976-10-22 | 1978-05-12 | Fujitsu Ltd | Arithmetic circuit unit |
| US4169289A (en) * | 1977-07-08 | 1979-09-25 | Bell Telephone Laboratories, Incorporated | Data processor with improved cyclic data buffer apparatus |
| JPS5853774B2 (ja) * | 1978-12-29 | 1983-12-01 | 株式会社日立製作所 | 情報処理装置 |
-
1981
- 1981-12-09 JP JP56196746A patent/JPS58121458A/ja active Granted
-
1982
- 1982-12-02 AU AU91088/82A patent/AU539000B2/en not_active Ceased
- 1982-12-07 DE DE8282306522T patent/DE3277598D1/de not_active Expired
- 1982-12-07 US US06/447,659 patent/US4491935A/en not_active Expired - Lifetime
- 1982-12-07 EP EP82306522A patent/EP0081966B1/en not_active Expired
- 1982-12-07 ES ES518009A patent/ES8401807A1/es not_active Expired
- 1982-12-08 CA CA000417266A patent/CA1181846A/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| DE3277598D1 (en) | 1987-12-10 |
| AU9108882A (en) | 1983-06-16 |
| ES518009A0 (es) | 1984-01-01 |
| EP0081966B1 (en) | 1987-11-04 |
| AU539000B2 (en) | 1984-09-06 |
| CA1181846A (en) | 1985-01-29 |
| JPS6150340B2 (ja) | 1986-11-04 |
| EP0081966A2 (en) | 1983-06-22 |
| EP0081966A3 (en) | 1985-05-29 |
| ES8401807A1 (es) | 1984-01-01 |
| US4491935A (en) | 1985-01-01 |
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