KR100200502B1 - 제이테그 콘트롤러를 이용한 코아로직 콘트롤 및 관찰장치 - Google Patents

제이테그 콘트롤러를 이용한 코아로직 콘트롤 및 관찰장치 Download PDF

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Abstract

본 코아로직 콘트롤 및 관찰장치는 JATG콘트롤러 및 바운더리 스캔을 이용하여 코아로직 테스트시 코아로직 내부에 대한 콘트롤 및 관찰을 위한 디자인 노력을 최소한으로 줄이기 위한 것이다. 이를 위하여 본 장치는 소정수의 데이터 입출력핀들, 시스템 클럭신호에 의해서 구동되는 코아로직, 및 테스트 클럭신호(TCK)에 의해 동작되어 상기 코아로직에 대한 테스트 제어처리를 하기 위한 제어신호인 시프트 신호, 업 데이트 신호, 반전 세트 신호, 데스트/정상 모드신호, 및 콘트롤 및 관찰 인에이블 신호를 발생하기 위한 제이테크(JTAG) 콘트롤러를 구비한 시스템의 제이테그 콘트롤러를 이용한 코아로직 콘트롤 및 관찰장치에 있어서, 상기 소정수의 데이터 입출력 핀들에 각각 연결되어 상기 제이테크 콘트롤러로부터 전송되는 상기 제어신호의 제어하에 바운더리 스캔 데스트를 하기 위한 바운더리 스캔 셀들, 상기 제이테그 콘트롤러로부터 전송되는 상기 제어신호의 제어하에 상기 코아로직 내부의 소정노드를 콘트롤하기 위한 신호를 생성하는 콘트롤 스캔 레지스터들, 및 상기 제이테그 콘트롤러로부터 전송되는 상기 제어신호의 제어하에 상기 코아로직 내부의 상기 소정노드의 상태를 읽어내기 위한 관찰 스캔 레지스터들로 구성되어 있다.

Description

제이테그 콘트롤러를 이용한 코아로직 콘트롤 및 관찰장치
본 발명은 코아로직(Core Logic)에 대한 콘트롤 및 관찰(observe)장치에 관한 것으로, 특히 제이테그(JTAG(Joint Test Action Group), 이하 JTAG라고 약함)콘트롤러를 이용한 테스트시 코아로직을 콘트롤하고 관찰하기 위한 장치에 관한 것이다.
코아로직은 2진법으로 표현된 정보를 저장하기 위해 자아성을 띤 칩(Chip)으로, 보드 레벨(Board Level)에서 테스트하기 위하여 주로 JTAG콘트롤러와 바운더리 스캔(Boundary Scan)을 사용한다. 그러나, 이와 같은 테스트 구조는 실시간으로 진행되면서 코아로직의 내부 상황을 콘트롤하거나 관찰하는 것이 필요한데, 구조상의 한계로 코아로직의바운더리만을 콘트롤하고 관찰할 수 밖에 없었다. 이로 인하여 코아로직의 내부 상황에 대한 콘트롤 및 관찰을 하기 위해서는 테스트관련 대자인을 새롭게 하여야 하는 문제가 있었다.
따라서, 본 발명의목적은 JTAG콘트롤러 및 바운더리 스캔을 이용하여 코아로직 테스트시 코아로직의 콘트롤 및 관찰을 위한 디자인 노력을 최소한으로 줄일 수 있는 제이테그 콘트롤러를 이용한 코아로직 콘트롤 및 관찰장치를 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명에 따른 장치는 소정수의 데이터 입출력 핀들, 시스템 클럭신호에 의해서 구동되는 코아로직, 및 테스트 클럭신호(TCK)에 의해 동작되어 상기 코아로직에 대한 테스트 제어처리를 하기 위한 제어신호인 시프트 신호, 업 데이트 신호, 반전 세트 신호, 테스트/정상 모드신호, 및 콘트롤 및 관찰 인에이블 신호를 발생하기 위한 제이테크(JTAG) 콘트롤러를 구비한 시스템의 제이테크 콘트롤러를 이용한 코아로직 콘트롤 및 관찰장치에 있어서, 상기 소정수의 데이터 입출력 핀들에 각각 연결되어 상기 제이테크 콘트롤러로부터 전송되는 상기 제어신호의 제어하는 바운더리 스캔 테스트를 하기 위한 바운더리 스캔 셀들, 상기 제이테그 콘트롤러로부터 전송되는 상기 제어신호의 제어하에 상기 코아로직 내부의 소정노드를 콘트롤하기 위한 신호를 생성하는 콘트롤 스캔 레지스터들, 및 상기 제이테그 콘트롤러로부터 전송되는 상기 제어신호의 제어하에 상기 코아로직 내부의 상기 소정노드의 상태를 읽어내기 위한 관찰 스캔 레지스터들을 구비한 것을 특징으로 한다.
도1은 본 발명에 따른 제이테그 콘트롤러를 이용한 코아로직 콘트롤 및 관찰장치가 적용된 보드(Board) 예.
도2는 도1에 도시된 바운더리 스캔 셀의 구성을 나타내는 것이다.
도3은 도1에 도시된 콘트롤스캔 레지스터와 관찰 스캔 레지스터의 구현예.
도4는 도1에 도시된코아로직 콘트롤 및 관찰장치의 동작흐름도.
도5는 클럭정지기능에 대한 본 발명에 따른 코아로직 콘트롤 및 관찰장치의 구현예.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세하게 설명하기로 한다.
도1은 본 발명에 따른 제이테그 콘트롤러를 이용한 코아로직 콘트롤 및 관찰장치를 적용한 보드의 예로서, 테스트클럭(TCK)에 의해 동작되는 JTAG콘트롤러(100), 시스템 클럭에 의해 JTAG콘트롤러(100)에 비해 매우 빠른 속도로 동작되는 코아로직(120), JATG콘트롤러(100)로 부터 생성되는 신호로 코아로직(12)에 대한 바운더리 스캔을 하는 바운더리 스캔셀들(140), 제이테그 콘트롤러(100)에서 전송되는 제어신호와 테스트 클럭(TCK)신호를 이용하여 코아로직 내부의 소정 노드(Wire)를 콘트롤하기 위한 신호를 생성하는 콘트롤 스캔레지스터(110), 테스트클럭(TCK)에 동기되어 상기 코아로직(120) 내부의 상기 소정 노드의 상태를 읽어 내기 위한 관찰 스캔레지스터(130)로 구성된다. 여기서 코아로직(120)은 매크로 블러과 동일하게 취급된다.
도2는 도1에 나타낸 바운더리 스캔 셀의 구성을 나타내는 것으로, 멀티플렉서(200), D플립플롭(210), 래치(220), 인버터(IN), 및 멀티플렉서(230)로 구성되어 있다.
멀티플렉서(200)는 시프트 신호(SHIFT)에 응답하여 제이테그 톤트롤러(100)와 연결되지 않는 외부핀(도1에 ■로 표현된 부분)을 통해 인가되는 데이터(DIN) 또는 테스트 데이터 입력신호(TDI)를 선택적으로 출력한다.
D플립플롭(210)은 테스트 클럭신호(TCK)에 응답하여 멀티플렉서(200)의 출력 신호를 출력한다.
래치(220)는 D플립를롭(210)의 비반전 출력단(Q)으로 부터 출력되는 신호와 JTAG콘트롤러(100)에서 전송되는 업데이트신호(UPDATE)를 반전한 신호를 세트신호(SETN)에 의해 제어되어 래치한다.
인버터(IN)는 외부핀을 통해 인가되는 입력 데이터(DIN)를 반전한다.
멀티플렉서(230)는 테스트/정상 모드를 설정하기 위한 모드신호(MODE)에 응답하여 인버터(IN)의 출력되는 신호 또는 래치(220)에서 출력되는 신호를 선택적으로 출력한다.
즉, 정상 모드시에는 외부핀으로부터 인가되는 데이터(DIN)가 멀티플렉서(23)를 통하여 데이터 출력신호(DOUT)로 출력되고, 테스트 모드시에는 테스트 입력 데이터(TDI)가 멀티플렉서(200), 및 D플립플롭(210)을 통하여 출력되거나, 멀티 플렉서(200), D플립플롭(210), 및 래치(220)를 통하여 출력된다.
도3은 도1에 도시된 콘트롤 스캔 레지스터(110)와 관찰 스캔 레지스터(130)의 구성을 나타내는 것으로, 도2에 나타낸 레지스터에 AND게이트(AND)를 추가하여 구성되어 있다.
가각의 소자의 동작은 도2에 나타낸 소자의 동작과 동일하며, 콘크롤 스캔 레지스터(110)와 관찰 스캔 레지스터(130)를 억세스하기 위하여 별도의 신호를 생성할 필요가 없이 도2에 나타낸 바운더리 스캔 셀에 사용되는 신호들(MODE, DIN, TDI, SHIFT, UPDATE, SETN, DIN, TCK)을 그대로 사용하면 된다.
즉, 콘트롤스캔 레지스터(110)와 관찰 스캔레지스터(130)을 억세스하기 위하여 별도의 신호를 생성할 필요가 없이 바운더리 스캔에 사용되는 신호들을 그대로 연결하기만 하면 된다.
본 발명의 제이테크 콘트롤러는 코아로직을 콘트롤 및 관찰하기 위한 별도의 신호들을 생성할 필요가 없이 바운더리 스캔 테스트를 위하여 사용되는 신호들(TDI,TCK,TDO)을 그대로 이용하고, 레지스터들의구성 또는 바운더리 스캔 셀과동일한 구성을 가지도록 설계하면 된다.
도4는 도1과 같은 구조에서 본 발명에 따른 제이테그 콘트롤러를 이용한 콘아로직 콘트롤 및 관찰장치의 동작 흐름도이다.
그러면, 도4 및 도3을 참조하여 도1의동작을 설명하기로 한다.
우선, JTAG콘트롤러(100)는 콘트롤 스캔 레지스터(110)와 관찰 스캔 레지스터(130)를 제어하기 위하여 각각에 대한 특정 명령(Instruction)을 구현하고 있어야 한다. 즉, 콘트롤 스캔 레지스터(110)를 억세스하고자 하면 그에 해당하는 명령을 먼저 로딩하여야 하고, 관찰 스캔 레지스터(130)를 억세하고자 하면 그에 해당하는 명령을 먼저 로딩하여야 한다. 그리고 이들 2 레지스터들(110,130)은 디자이너에 의해서 추가적으로 구비되는 다른 레지스터들과 상호 배타적인 억세스가 이루어지도록 억세스방식을 설정하여야 한다. 즉, 콘트롤 스캔 레지스터(110)를 억세스하고자 할 때 관찰 스캔 레지스터(130)의 내용값은 변하지 않아야 하며, 그 반대로 관찰 스캔 레지스터(130)를 억세스하고자 할 때 콘트롤 스캔 레지스터(110)의 값은 변하지 않아야 한다. 또한 상술한 2 레지스터(110,130)외의 다른 레지스터를 억세스하고자 했을 경우, 콘트롤 및 관찰 스캔 레지스터(110,130)의 값은 변하지 않도록 하여야 한다. 이와 같이 역세스가 이루어지도록 각 레지스터들(110,130)은 도2에 도시된 바와 같이 업데이트 클럭을 디스에이블하기 위한 앤드게이트(AND)를 추가하여 단순히 새로운 값을 업데이트하지 않도록 하였다.
이와 같이 구현된 코트롤 스캔 레지스터(110)로 JTAG콘트롤러(100)는 소정의 제어신호를 전송한다. 전송된 제어신호는 도4의 제300단계에서와 같이 콘트롤 스캔 레지스터(110)에 스캐인(Scan in)된다. 이때, 해당 제어신호가 코아로직(120)으로 부터 응답이 존재하여야 하는지 여부는 테스트 수행자에 의해 설정된다.
제302단계에서 JTAG콘트롤러(100)는 해당 응답신호가 수신되었는지를 체고한다. 체크결과, 해당 응답신호가 수신되지 않았으면 제303단계로 진행되어 관찰 스캔 레지스터(120)를 통해 코아로직(120)으로 부터 응답신호가 전송되었는지를 관찰 한다.
응답신호가 수신되었으면, 제304단계로 진행되어 JTAG콘트롤러(100)는 콘트롤 스캔 레지스터(110)를 이용하여 코아로직(120)에 대한 테스트를 수행한다.
도5는 본 발명에 따른 제이테그 콘트롤러를 이용한 코아로직 콘트롤 및 관찰 장치를 구비한 하드웨어 환경을 이용하여 클럭 생성블럭을 제어하는 경우를 예로든 것이다.
이는 코아로직(404)을 테스트하기 위해서는 프리러닝(Free Running)클럭들을 정지시키고 일정한 크럭의 수를 공급하여야 하는 스킴(Scheme)이 필요한데, 이를 위해 별도로 디자인을 하여야 하는 경우가 발생하기 때문이다. 그러면 도4에 도시된 바와 같이 본 발명에 따라 제안된 하드웨어 화경에서 클럭정지기능을 제어하는 과정을 설명하기로 한다.
우선, JATG콘트롤러(400)는 콘트롤 스캔 레지스터(401)에 클럭정지를 위한 비트를 할당한다. 콘트롤 스캔 레지스터(401)는 할당된 클럭정지 비트가 액티브되면 클럭생성부(402)는 클럭생성부(402)는 클럭생성을 정지한다. 반대로 클럭정지 비트가 액티브되지 않으면 콘트롤 스캔 레지스터(401)의 출력신호는 클럭생성부(402)의 정상 동작에 영향을 미치지 않는다.
클럭생성부(402)는 콘트롤 스캔 레지스터(401)로 부터 클럭정지비트가 전송되면, N비트 프리러닝(Free Running) 클럭에 대한 M클럭 생성처리를 정지시킨다. 여기서, 클럭생성부(402)에서 생성되는 클럭은 콘트롤 스캔 레지스터(401)를 통해 설정할 수 있다.
클러생성 정치처리가 완료되면, 관찰 스캔 레지스터(403)로 클럭정지 완료신호를 생성한다. 이때 JATG콘트롤러(400)는 클럭정지신호가 응답이 요구되는 신호이므로 계속해서 관찰 스캔 레지스터(403)를 통해 클럭정지 완료신호가 전송되었는지를 관찰하다가 클럭정지 완료신호가 전송되었으면, JTAG콘트롤러(400)는 코아로직(404)의 테스트를 시행하게 된다. 이때 JTAG콘트롤러(400)는 관찰 스캔 레지스터(403)를 통한 관찰은 테스트 클럭을 사용하므로 정상동작에는 영향을 미치지 않는다.
이상, 상술한 바와 같이 본 발명은 코아로직 테스트시 JTAG콘트롤러와 코아로직사이에 바운더리 스캔셀 구조로 이루어진 콘트롤 스캔레지스터와 관찰 스캔레지스터를 구비하여 JTAG 콘트롤러가 코아로직의 외부뿐 아니라 내부도 제어 및 관찰하도록 함으로써, 별도로 디자인을 할 필요가 없어 테스트를 위한 디자인 시간을 대폭 줄일 수 있고, 코아로직의콘트롤 및 관찰을 위해 바운더리 스캔셀을 사용함으로써 2개의 레지스터의콘트롤을 위해서 따로 테스트신호들을 만들 필요가 없으며, 상술한 2레지스터들은 기존의 JTAG콘트롤러의 데이타 레지스터에 해당하기 때문에 프로그램에 의해서 제어를 할 수 있어 테스트로직의 하드웨어 의존도(Dependency)를 줄일 수 있으며, 상술한 바와 같이 코아로직에 대한 제어 및 관찰 기능이 추가되어도 테스트관련 핀은 JTAG스탠다드에서 사용하는 5개의 핀(TDI, TCK, TMS(Test Mode Selection), TRS_N(Test Reset_Negative), TDO)이외의 핀은 추가되지 않는다.

Claims (4)

  1. 소정수의 데이터 입출력 핀들; 시스템 클럭신호에 의해서 구동되는 코아로직; 및 데스트 클럭신호(TCK)에 의해 동작되어 상기 코아로직에 대한 테스트 제어처리를 하기 위한 제어신호인 시프트 신호, 업 데이트 신호, 반전 세트 신호, 테스트/정상 모드신호, 및 콘트롤 및 관찰 인에이블 신호를 발생하기 위한 제이테그(JTAG) 콘트롤러를 구비한 시스템의 제이테그 콘트롤러를 이용한 코아로직 콘트롤 및 관찰장치에 있어서, 상기 소정수의 데이터 입출력 핀들에 각각 연결되어 상기 제이테그 콘트롤러로부터 전송되는 상기 제어신호의 제어하에 바운더리 스캔 테스트를 하기 위한 바운더리 스캔 셀들; 상기 제이테그 콘트롤러로부터 전송되는 상기 제어신호의 제어하에 상기코아로직 내부의 소정노드를 톤크롤하기 위한 신호를 생성하는 콘트롤 스캔 레지스터들; 및 상기 제이테그 콘트롤러로부터 전송되는 상기 제어신호의 제어하에 상기 코아로직 내부의 상기 소정노드의 상태를 읽어내기 위한 관찰 스캔 레지스터들을 구비한 것을 특징으로 하는 제이테그 콘트롤러를 이용한 코아로직 콘트롤 및 관찰장치.
  2. 제1항에 있어서, 상기 바운더리 스캔 셀들 각각은 상기 시프트 신호에 응답하여 상기 데이터 입출력 핀을 통하여 인가되는 데이터 또는 데스트 데이터 입력신호를 선택적으로 출력하기 위한 제1선택수단; 상기 테스트 클럭신호에 응답하여 상기 제1선택수단에 의해서 선택된 신호의 반전된 신호를 반전하여 데스트 데이터 출력신호로 출력하기 위한 제1플립플롭; 상기 반전 셋트 신호에 응답하여 상기 제1플립플롭의 출력신호 또는 업데이트 신호를 반전한 신호를 래치하여 출력하기 위한 제1래치; 상기 데이터 입력신호를 반전하기 위한 제1인버터; 및 상기 테스트/ㄹ정상 모드신호에 응답하여 상기 제1인버터의 출력신호 또는 상기 제1래치의출력신호를 선택하여 데이터 출력신호로 발생하기 위한 제2선택수단을 구비한 것을 특징으로 하는 제이테그 콘트롤러를 이용한 코아로직 콘트롤 및 관찰장치.
  3. 제2항에 있어서, 상기 콘트롤 스캔 레지스터들 가각은 상기 시프트 시호에 응답하여 상기 데이터 입출력 핀을 통하여 인가되는 데이터 또는 데스트 데이터 입력신호를 선택적으로 출력하기 위한 제3선택수단; 상기 테스트 클럭신호와 콘트롤 및 관찰 인에이블 신호를 논리곱하기 위한 제1논리곱 수단; 상기 제1논리곱 수단의 출력신호에 응답하여 상기 제3선택수단에 의해서 선택된 신호의 반전된 신호를 반전하여 테스트 데이터 출력신호로 출력하기 위한 제2플립플롭; 상기 반전 셋트 신호에 응답하여 상기 제2플립플롭의 출력신호 또는 상기 업데이트 신호를 반전한 신호를 래치하여 출력하기 위한 제2래치; 상기 데이터 입력신호를 반전하기 위한 제2인버터; 및 상기 테스트/정상 모드신호에 응답하여 상기 제2인버터의 출력신호 또는 상기 제2래치의 출력신호를 선택하여 데이터 출력신호로 발생하기 위한 제4선택수단을 구비한 것을 특징으로 하는 제이테그 콘트롤러를 이용한 코아로직 콘트롤 및 관찰장치.
  4. 제3항에 있어서, 상기 관찰 스캔 레지스터들 각각은 상기 시프트 신호에 응답하여 상기 데이터 입출력 핀을 통하여 인가되는 데이터 또는 데스트 데이터 입력신호를 선택적으로 출력하기 위한 제5선택수단; 상기 테스트 클럭신호와 콘트롤 및 관찰 인에이블 신호를 논리곱하기 위한 제2논리곱 수단; 상기 제2논리곱 수단의 출력신호에 응답하여 상기 제5선택수단에 의해서 선택된 신호의 반전된 신호를 반전하여 테스트 데이터 출력신호로 출력하기 위한 제3플립플롭; 상기 반전 셋트 신호에 응답하여 상기 제3플립플롭의 출력신호 또는 상기 업데이트 신호를 반전한 신홀르 래치하여 출력하기 위한 제3래치; 상기 데이터 입력신호를 반전하기 위한 제3인버터; 및 상기 테스트/정상 모드신호에 응답하여 상기 제3인버터의 출력신호 또는 상기 제3래치의출력신호를 선택하여 데이터 출력신호로 발생하기 위한 제6선택수단을 구비한 것을 특징으로 하는 제이테그 콘트롤러를 이용한 코아로직 콘트롤 및 관찰장치.
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