JPH0572615B2 - - Google Patents
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- JPH0572615B2 JPH0572615B2 JP60021616A JP2161685A JPH0572615B2 JP H0572615 B2 JPH0572615 B2 JP H0572615B2 JP 60021616 A JP60021616 A JP 60021616A JP 2161685 A JP2161685 A JP 2161685A JP H0572615 B2 JPH0572615 B2 JP H0572615B2
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- 230000002159 abnormal effect Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 8
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 230000010354 integration Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 238000003745 diagnosis Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
- G06F11/221—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test buses, lines or interfaces, e.g. stuck-at or open line faults
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はデータ処理装置に於ける論理回路を診
断するための診断回路方式に関するものである。
断するための診断回路方式に関するものである。
第５図は従来の論理回路の診断回路方式の一例
を示す図である。第５図の装置は、組合せ回路
１、複数のフリツプフロツプ２1〜２i、組合回路
３、複数のフリツプフロツプ２i+1〜２o（図では
FFで示してある。以下同じ。）および組合せ回路
４から成る論理回路と、エラー信号などを検出す
る検出回路５，６とから成つている。そして複数
のフリツプフロツプ２1〜２oを縦続接続したシフ
トレジスタに構成するよう制御を行なうシフトモ
ード入力ａと（但しフリツプフロツプは図では
FFで示してある。以下同じ。）前記複数のフリツ
プフロツプをシフトレジスタに構成した時の最初
のフリツプフロツプ２1の入力に接続されるシフ
トイン入力ｂと、最後のフリツプフロツプ２oの
出力に接続されるシフトアウト出力ｃとを印加又
は出力するようになつている。なお信号ｄ及びｅ
は入力、ｆ，ｇ，及びｈは出力をそれぞれ示して
いる。
を示す図である。第５図の装置は、組合せ回路
１、複数のフリツプフロツプ２1〜２i、組合回路
３、複数のフリツプフロツプ２i+1〜２o（図では
FFで示してある。以下同じ。）および組合せ回路
４から成る論理回路と、エラー信号などを検出す
る検出回路５，６とから成つている。そして複数
のフリツプフロツプ２1〜２oを縦続接続したシフ
トレジスタに構成するよう制御を行なうシフトモ
ード入力ａと（但しフリツプフロツプは図では
FFで示してある。以下同じ。）前記複数のフリツ
プフロツプをシフトレジスタに構成した時の最初
のフリツプフロツプ２1の入力に接続されるシフ
トイン入力ｂと、最後のフリツプフロツプ２oの
出力に接続されるシフトアウト出力ｃとを印加又
は出力するようになつている。なお信号ｄ及びｅ
は入力、ｆ，ｇ，及びｈは出力をそれぞれ示して
いる。
上記のような構成において、前記複数のフリツ
プフロツプをシフトレジスタに構成にするよう前
記シフトモード入力ａにレベル信号を与え、シフ
トイン入力ｂに任意の信号を与え、かつ任意のフ
リツプフロツプに対応した回数のクロツク入力信
号（図示せず）を印加することにより、任意のフ
リツプフロツプに任意のレベル信号を記憶させる
とともに、任意のフリツプフロツプに対応した回
数のクロツク入力信号を印加して前記シフトレジ
スタ構成になつた複数のフリツプフロツプの最後
のフリツプフロツプ２oに前記任意のフリツプフ
ロツプに記憶されていた信号をシフトすることに
より、シフトアウト出力から観測することができ
るようになつている。
プフロツプをシフトレジスタに構成にするよう前
記シフトモード入力ａにレベル信号を与え、シフ
トイン入力ｂに任意の信号を与え、かつ任意のフ
リツプフロツプに対応した回数のクロツク入力信
号（図示せず）を印加することにより、任意のフ
リツプフロツプに任意のレベル信号を記憶させる
とともに、任意のフリツプフロツプに対応した回
数のクロツク入力信号を印加して前記シフトレジ
スタ構成になつた複数のフリツプフロツプの最後
のフリツプフロツプ２oに前記任意のフリツプフ
ロツプに記憶されていた信号をシフトすることに
より、シフトアウト出力から観測することができ
るようになつている。
しかしながら上記のようないわゆるスキヤン方
式においては、複数のフリツプフロツプをシフト
レジスタ構成にしないよう前記シフトモード入力
ａにレベル信号を与えた時に、シフトモード入力
ａ、シフトイン入力ｂおよびシフトアウト出力ｃ
は有効に使用されないという欠点があつた。すな
わちエラー信号などを検出する検出回路５および
６は実線で示すようにいずれも独立の検出信号
ｒ，ｓを出力するようになつている。また検出信
号ｒ，ｓを出力する代りに、図に鎖線で示すよう
に検出回路用FF７および８を用いる方式の場合
は、r′とs′を出力する必要がある。いずれにして
もシフトアウト出力ｃのほかに２つの出力を発す
る必要がある。したがつて組合せ回路（１，３，
４など）が多数の場合、出力の数が多くなり、ピ
ン数が非常に多くなる。
式においては、複数のフリツプフロツプをシフト
レジスタ構成にしないよう前記シフトモード入力
ａにレベル信号を与えた時に、シフトモード入力
ａ、シフトイン入力ｂおよびシフトアウト出力ｃ
は有効に使用されないという欠点があつた。すな
わちエラー信号などを検出する検出回路５および
６は実線で示すようにいずれも独立の検出信号
ｒ，ｓを出力するようになつている。また検出信
号ｒ，ｓを出力する代りに、図に鎖線で示すよう
に検出回路用FF７および８を用いる方式の場合
は、r′とs′を出力する必要がある。いずれにして
もシフトアウト出力ｃのほかに２つの出力を発す
る必要がある。したがつて組合せ回路（１，３，
４など）が多数の場合、出力の数が多くなり、ピ
ン数が非常に多くなる。
特に集積回路のように大規模な集積化を行なう
と、実装される素子数に比較して実装できる入出
力ピン数の割合が減少するために、集積化が入出
力ピンの制限により制限されることが多くなる。
したがつてこの場合入出力ピンを有効に使用する
必要性が生じて来た。
と、実装される素子数に比較して実装できる入出
力ピン数の割合が減少するために、集積化が入出
力ピンの制限により制限されることが多くなる。
したがつてこの場合入出力ピンを有効に使用する
必要性が生じて来た。
したがつて本発明の目的は、シフトモード入
力、シフトイン入力およびシフトアウト出力を有
効に使用することを可能にする診断回路方式を得
ることにある。
力、シフトイン入力およびシフトアウト出力を有
効に使用することを可能にする診断回路方式を得
ることにある。
本発明によれば、複数のフリツプフロツプを縦
続接続してシフトレジスタ構成にすることの可能
な論理回路及びこの論理回路におけるエラー信号
を検出する検出回路を有し、而して単数または複
数の論理回路の単位ですべてのフリツプフロツプ
の入力に前記シフトレジスタ構成にする制御を行
うためのシフトモード入力を接続し、前記シフト
レジスタ構成にした場合の最初のフリツプフロツ
プの入力にシフトイン入力を接続すると共に最後
のフリツプフロツプの出力から出力信号を発する
ようにした診断回路において、前記シフトモード
入力、前記シフトイン入力、前記出力信号、およ
び前記検出回路の発する検出信号を入力し、前記
シフトモード入力が前記複数のフリツプフロツプ
をシフトレジスタに構成したときは、前記出力信
号を選択してシフトアウト出力として出力し、前
記シフトモード入力が前記複数のフリツプフロツ
プをシフトレジスタに構成せず且つ前記シフトイ
ン入力の入力信号が有意であるときはこの有意の
入力信号を選択して出力し、前記シフトモード入
力が前記複数のフリツプフロツプをシフトレジス
タに構成せず且つ前記シフトイン入力の入力信号
が有意でないときは前記検出回路の検出信号を選
択して出力する選択回路を設けたことを特徴とす
る診断回路方式が得られる。
続接続してシフトレジスタ構成にすることの可能
な論理回路及びこの論理回路におけるエラー信号
を検出する検出回路を有し、而して単数または複
数の論理回路の単位ですべてのフリツプフロツプ
の入力に前記シフトレジスタ構成にする制御を行
うためのシフトモード入力を接続し、前記シフト
レジスタ構成にした場合の最初のフリツプフロツ
プの入力にシフトイン入力を接続すると共に最後
のフリツプフロツプの出力から出力信号を発する
ようにした診断回路において、前記シフトモード
入力、前記シフトイン入力、前記出力信号、およ
び前記検出回路の発する検出信号を入力し、前記
シフトモード入力が前記複数のフリツプフロツプ
をシフトレジスタに構成したときは、前記出力信
号を選択してシフトアウト出力として出力し、前
記シフトモード入力が前記複数のフリツプフロツ
プをシフトレジスタに構成せず且つ前記シフトイ
ン入力の入力信号が有意であるときはこの有意の
入力信号を選択して出力し、前記シフトモード入
力が前記複数のフリツプフロツプをシフトレジス
タに構成せず且つ前記シフトイン入力の入力信号
が有意でないときは前記検出回路の検出信号を選
択して出力する選択回路を設けたことを特徴とす
る診断回路方式が得られる。
第１図は本発明の第１の実施例を示す図であ
る。この第１図において、その要素で第５図の従
来の方式において用いている要素と同じものには
第５図におけると同じ番号を付してある。第１図
において、シフトモード入力ａが複数のフリツプ
フロツプ２1〜２oをシフトレジスタに構成する
時、選択回路９は最後のフリツプフロツプ２oの
出力信号を選択してシフトアウト出力に出力する
が、その動作は第５図を参照して説明した従来の
診断回路方式と同様であるため説明を省略する。
る。この第１図において、その要素で第５図の従
来の方式において用いている要素と同じものには
第５図におけると同じ番号を付してある。第１図
において、シフトモード入力ａが複数のフリツプ
フロツプ２1〜２oをシフトレジスタに構成する
時、選択回路９は最後のフリツプフロツプ２oの
出力信号を選択してシフトアウト出力に出力する
が、その動作は第５図を参照して説明した従来の
診断回路方式と同様であるため説明を省略する。
シフトモード入力ａが複数のフリツプフロツプ
２1〜２oをシフトレジスタに構成しない時は、従
来の診断回路方式と異なり、選択回路９はシフト
イン入力ｂの有意の入力信号を選択し、前記シフ
トイン入力ｂの入力信号が有意でない時は、第１
の検出回路５および第２の検出回路６の出力信号
を選択してシフトアウト出力ｃに出力する。
２1〜２oをシフトレジスタに構成しない時は、従
来の診断回路方式と異なり、選択回路９はシフト
イン入力ｂの有意の入力信号を選択し、前記シフ
トイン入力ｂの入力信号が有意でない時は、第１
の検出回路５および第２の検出回路６の出力信号
を選択してシフトアウト出力ｃに出力する。
次に第２図を参照して一使用例を説明する。お
のおのが第１図の実施例で示されるような診断回
路を含む３つの論理回路１１，１２，１３におい
て、シフトモード入力ｊが第１図のシフトモード
入力ａに相当する各論理回路１１，１２，１３の
a1，a2，a3に入力され、シフトイン入力ｋは第１
の論理回路１１のシフトイン入力ｂに相当するb1
に入力され、第１の論理回路１１のシフトアウト
出力ｃに相当するc1は第２の論理回路１２のシフ
トイン入力ｂに相当するb2に接続され、第２の論
理回路１２のシフトアウト出力ｃに相当するc2は
第３の論理回路１３のシフトイン入力ｂに相当す
るb3に接続され、第３の論理回路１３のシフトア
ウト出力ｃに相当するc3はシフトアウト出力ｌと
総検出回路出力ｍに接続されている。
のおのが第１図の実施例で示されるような診断回
路を含む３つの論理回路１１，１２，１３におい
て、シフトモード入力ｊが第１図のシフトモード
入力ａに相当する各論理回路１１，１２，１３の
a1，a2，a3に入力され、シフトイン入力ｋは第１
の論理回路１１のシフトイン入力ｂに相当するb1
に入力され、第１の論理回路１１のシフトアウト
出力ｃに相当するc1は第２の論理回路１２のシフ
トイン入力ｂに相当するb2に接続され、第２の論
理回路１２のシフトアウト出力ｃに相当するc2は
第３の論理回路１３のシフトイン入力ｂに相当す
るb3に接続され、第３の論理回路１３のシフトア
ウト出力ｃに相当するc3はシフトアウト出力ｌと
総検出回路出力ｍに接続されている。
シフトモード入力ｊがシフトレジスタを構成す
る信号レベルになると、論理回路１１，１２，１
３内の複数のフリツプフロツプはシフトレジスタ
を構成するとともに論理回路１１，１２，１３の
間でもシフトレジスタを構成し、シフトイン入力
ｋより任意のフリツプフロツプに任意の信号レベ
ルを記憶ができるとともに、任意のフリツプフロ
ツプに記憶された信号レベルをシフトアウト出力
ｌより取り出すことができる。
る信号レベルになると、論理回路１１，１２，１
３内の複数のフリツプフロツプはシフトレジスタ
を構成するとともに論理回路１１，１２，１３の
間でもシフトレジスタを構成し、シフトイン入力
ｋより任意のフリツプフロツプに任意の信号レベ
ルを記憶ができるとともに、任意のフリツプフロ
ツプに記憶された信号レベルをシフトアウト出力
ｌより取り出すことができる。
シフトモード入力ｊがシフトレジスタを構成し
ない信号レベルで入力し、シフトイン入力ｋを有
意でない信号レベルにする時、論理回路１１のシ
フトアウト出力c1には論理回路１１の単数もしく
は複数の検出回路の出力信号が選択されて出力さ
れており、単数もしくは複数の検出回路が有意の
信号レベルになるとシフトアウト出力c1に有意の
信号レベルが出力され、論理回路１２のシフトイ
ン入力b2に有意の信号レベルが入力される。従つ
て論理回路１２のシフトアウト出力c2は有意の信
号レベルを出力し論理回路１３のシフトイン入力
b3は有意の信号レベルを入力され、さらに論理回
路１３のシフトアウト出力c3は有意の信号レベル
を出力し総検出回路出力ｍに有意の信号レベルを
転送する。
ない信号レベルで入力し、シフトイン入力ｋを有
意でない信号レベルにする時、論理回路１１のシ
フトアウト出力c1には論理回路１１の単数もしく
は複数の検出回路の出力信号が選択されて出力さ
れており、単数もしくは複数の検出回路が有意の
信号レベルになるとシフトアウト出力c1に有意の
信号レベルが出力され、論理回路１２のシフトイ
ン入力b2に有意の信号レベルが入力される。従つ
て論理回路１２のシフトアウト出力c2は有意の信
号レベルを出力し論理回路１３のシフトイン入力
b3は有意の信号レベルを入力され、さらに論理回
路１３のシフトアウト出力c3は有意の信号レベル
を出力し総検出回路出力ｍに有意の信号レベルを
転送する。
もし論理回路１１のシフトアウト出力c1に有意
の信号レベルが出力されない時は、論理回路１２
は論理回路１１について説明した動作と同様の動
作を行ない、論理回路１１，１２，１３のいずれ
の検出回路が有意の信号レベルを発生しても総検
出回路出力ｍに有意の信号レベルが出力されるこ
とになる。
の信号レベルが出力されない時は、論理回路１２
は論理回路１１について説明した動作と同様の動
作を行ない、論理回路１１，１２，１３のいずれ
の検出回路が有意の信号レベルを発生しても総検
出回路出力ｍに有意の信号レベルが出力されるこ
とになる。
本発明の診断回路方式からなる論理回路を第２
図のように複数個接続することにより、シフトレ
ジスタを構成して診断に使用するとともに、論理
回路内の検出回路の出力信号を集収することがで
きる。
図のように複数個接続することにより、シフトレ
ジスタを構成して診断に使用するとともに、論理
回路内の検出回路の出力信号を集収することがで
きる。
第３図は本発明の第２の実施例を示す。第３図
の記号は第１図および第５図の記号と同じであ
る。第３図において、検出回路用フリツプフロツ
プ２１および２２は、検出回路５および６の出力
信号を記憶するために付加され、シフトイン入力
ｂから有意の信号レベルが入力されたか論理回路
内の検出回路５もしくは６から有意の信号レベル
が発生されたかを区別することを可能にするため
の回路である。この実施例における検出回路フリ
ツプフロツプ２１，２２は第５図の従来方式にお
けるフリツプフロツプ７，８に相当するものであ
るが、独立した出力（第５図のr′，s′）を出す必
要がないので参照数字を変えてある。
の記号は第１図および第５図の記号と同じであ
る。第３図において、検出回路用フリツプフロツ
プ２１および２２は、検出回路５および６の出力
信号を記憶するために付加され、シフトイン入力
ｂから有意の信号レベルが入力されたか論理回路
内の検出回路５もしくは６から有意の信号レベル
が発生されたかを区別することを可能にするため
の回路である。この実施例における検出回路フリ
ツプフロツプ２１，２２は第５図の従来方式にお
けるフリツプフロツプ７，８に相当するものであ
るが、独立した出力（第５図のr′，s′）を出す必
要がないので参照数字を変えてある。
検出信号集収用フリツプフロツプ２３はシフト
イン入力に入力された信号と検出回路５および６
から出力される信号をアンドもしくはオアした信
号を記憶するための回路であり、第２図に示され
るように同一のシフトモード入力を有し、シフト
レジスタを構成する複数の論理回路の最後の論理
回路の中に実装することにより、前記複数の論理
回路内に含まれる全ての検出回路の出力信号を集
収して記憶することが可能である。
イン入力に入力された信号と検出回路５および６
から出力される信号をアンドもしくはオアした信
号を記憶するための回路であり、第２図に示され
るように同一のシフトモード入力を有し、シフト
レジスタを構成する複数の論理回路の最後の論理
回路の中に実装することにより、前記複数の論理
回路内に含まれる全ての検出回路の出力信号を集
収して記憶することが可能である。
ゲート回路２４はシフトモード入力ａがシフト
レジスタを構成しないレベル信号の時にシフトイ
ン入力ｂに入力される信号が有意でないレベル信
号であることが保証できない時に有意でないレベ
ル信号を出力するために付加される回路である。
このゲート回路２４は、第２図に示されるように
同一のシフトモード入力を有してシフトレジスタ
を構成する複数の論理回路の最初の論理回路の中
に実装されることにより、シフトイン入力ｂに入
力される信号を有意でないレベル信号にすること
で前記複数の論理回路に含まれる全ての検出回路
の出力信号を集収することを可能にする回路であ
る。
レジスタを構成しないレベル信号の時にシフトイ
ン入力ｂに入力される信号が有意でないレベル信
号であることが保証できない時に有意でないレベ
ル信号を出力するために付加される回路である。
このゲート回路２４は、第２図に示されるように
同一のシフトモード入力を有してシフトレジスタ
を構成する複数の論理回路の最初の論理回路の中
に実装されることにより、シフトイン入力ｂに入
力される信号を有意でないレベル信号にすること
で前記複数の論理回路に含まれる全ての検出回路
の出力信号を集収することを可能にする回路であ
る。
第４図は第１図および第３図における単数もし
くは複数の検出回路５もしくは６の一構成例を示
す図である。第４図において、第２の選択回路３
０は第１の検出信号の発生源３１の出力、第２の
検出信号発生源３２の出力および第３の検出信号
発生源３３の出力に接続され、制御信号ｐにより
いずれか１つの出力を選択して出力ｑに出力する
かもしくは複数の出力を選択しアンドもしくはオ
アして出力ｑに出力する回路であり、どの検出信
号発生源の出力が有意の信号レベルを出力したか
を特定するための回路である。
くは複数の検出回路５もしくは６の一構成例を示
す図である。第４図において、第２の選択回路３
０は第１の検出信号の発生源３１の出力、第２の
検出信号発生源３２の出力および第３の検出信号
発生源３３の出力に接続され、制御信号ｐにより
いずれか１つの出力を選択して出力ｑに出力する
かもしくは複数の出力を選択しアンドもしくはオ
アして出力ｑに出力する回路であり、どの検出信
号発生源の出力が有意の信号レベルを出力したか
を特定するための回路である。
以上のような構成になつているので、検出回路
用フリツプフロツプ２１および２２はシフトモー
ド入力シフトレジスタ構成にして記憶した内容を
取り出せるため、出力を独立に取出す必要はなく
なる。従つて第１の実施例におけると同様、入出
力ピンを少なくする効果がある。
用フリツプフロツプ２１および２２はシフトモー
ド入力シフトレジスタ構成にして記憶した内容を
取り出せるため、出力を独立に取出す必要はなく
なる。従つて第１の実施例におけると同様、入出
力ピンを少なくする効果がある。
なお以上説明した実施例では、検出回路５およ
び６が２つであり、検出回路用フリツプフロツプ
２１および２２が２つの場合を示しているが、い
ずれも１つでも良くまた３つ以上あつても良い。
び６が２つであり、検出回路用フリツプフロツプ
２１および２２が２つの場合を示しているが、い
ずれも１つでも良くまた３つ以上あつても良い。
また第２の実施例において、複数の検出回路の
出力信号をアンドもしくはオアした信号を記憶す
ることにより、検出回路用フリツプフロツプの数
を少なくしても良い。更に第４図の検出回路５又
は６において、検出信号発生源が３回路であるこ
とを示しているが、本発明においては３回路に限
定せず、また制御信号ｐも複数であつても良い。
出力信号をアンドもしくはオアした信号を記憶す
ることにより、検出回路用フリツプフロツプの数
を少なくしても良い。更に第４図の検出回路５又
は６において、検出信号発生源が３回路であるこ
とを示しているが、本発明においては３回路に限
定せず、また制御信号ｐも複数であつても良い。
本発明は以上説明したようにシフトモード入
力、シフトイン入力およびシフトアウト出力を有
効に使用することにより、論理回路の入出力ピン
を減少できるという効果がある。
力、シフトイン入力およびシフトアウト出力を有
効に使用することにより、論理回路の入出力ピン
を減少できるという効果がある。
第１図は本発明の一実施例を示すブロツク回路
図、第２図は本発明の一使用例を示す回路図、第
３図は本発明の他の実施例を示すブロツク回路
図、第４図は第１図および第３図で示した検出回
路の一実施例を示すブロツク回路図、第５図は従
来の診断回路方式の一例を示す図である。 記号の説明、１は組合せ回路、FFで示した２1
〜２oはいずれもフリツプフロツプ、３，４は組
合せ回路、５と６は検出回路、７と８は検出回路
用フリツプフロツプ、９は（第１の）検出回路、
１１，１２，１３は論理回路、２１，２２は検出
回路用フリツプフロツプ、２３は検出信号集収用
フリツプフロツプ、２４はゲート回路、３０は
（第２の）選択回路、３１，３２，３３は検出信
号発生源、ａはシフトモード入力、ｂはシフトイ
ン入力、ｃはシフトアウト出力、ｄ，ｅは論理回
路の入力、ｆ，ｇ，ｈは論理回路の出力、ｒとｓ
は検出信号をそれぞれあらわしている。
図、第２図は本発明の一使用例を示す回路図、第
３図は本発明の他の実施例を示すブロツク回路
図、第４図は第１図および第３図で示した検出回
路の一実施例を示すブロツク回路図、第５図は従
来の診断回路方式の一例を示す図である。 記号の説明、１は組合せ回路、FFで示した２1
〜２oはいずれもフリツプフロツプ、３，４は組
合せ回路、５と６は検出回路、７と８は検出回路
用フリツプフロツプ、９は（第１の）検出回路、
１１，１２，１３は論理回路、２１，２２は検出
回路用フリツプフロツプ、２３は検出信号集収用
フリツプフロツプ、２４はゲート回路、３０は
（第２の）選択回路、３１，３２，３３は検出信
号発生源、ａはシフトモード入力、ｂはシフトイ
ン入力、ｃはシフトアウト出力、ｄ，ｅは論理回
路の入力、ｆ，ｇ，ｈは論理回路の出力、ｒとｓ
は検出信号をそれぞれあらわしている。
Claims (1)
- 【特許請求の範囲】 １ 複数のフリツプフロツプを縦続接続しシフト
レジスタ構成にすることが可能な第１の論理回路
および該第１の論理回路における異常信号を検出
するための少なくとも１つの検出回路を含み、前
記複数のフリツプフロツプをシフトレジスタ構成
にするための制御を行うシフトモード信号を該複
数のフリツプフロツプの全ての入力端子に信号線
を介して供給するシフトモード入力端子と、前記
複数のフリツプフロツプがシフトレジスタ構成と
なる場合の最初のフリツプフロツプの入力端子に
シフトイン入力信号線を介して供給するシフトイ
ン入力端子と、前記シフトモード入力端子、前記
シフトイン入力端子、前記複数のフリツプフロツ
プがシフトレジスタ構成となる場合の最後のフリ
ツプフロツプの出力端子からの出力信号および前
記検出回路からの検出信号が入力され、該シフト
モード入力信号に応答して該複数のフリツプフロ
ツプがシフトレジスタ構成となる場合には該出力
信号を選択し、該シフトモード入力信号に応答し
て該複数のフリツプフロツプがシフトレジスタ構
成とならず、かつ、該シフトイン入力信号が有意
である場合には該シフトイン入力信号を選択し、
該シフトモード入力信号に応答して該複数のフリ
ツプフロツプがシフトレジスタ構成とならず、か
つ、該シフトイン入力信号が有為でない場合には
該検出回路からの検出信号を選択してシフトアウ
ト出力端子から出力する選択回路とを設けた診断
回路と、 前記診断回路をそれぞれ有し、前記各シフトモ
ード入力端子に信号線を介して同一のシフトモー
ド入力信号を供給し、それぞれ隣り合う前記シフ
トイン入力端子および前記シフトアウト出力端子
を信号線を介して縦続接続された複数の第２の論
理回路と、 前記複数の第２の論理回路で前記シフトモード
入力信号に応答して前記複数のフリツプフロツプ
がシフトレジスタ構成とならず、かつ、前記シフ
トイン入力信号が有意でない場合に、縦続接続さ
れた最後の第２の論理回路の出力端子からの前記
検出信号を信号線を介して出力する総検出回路出
力端子とを備えたことを特徴とする診断回路方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60021616A JPS61182140A (ja) | 1985-02-08 | 1985-02-08 | 診断回路方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60021616A JPS61182140A (ja) | 1985-02-08 | 1985-02-08 | 診断回路方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61182140A JPS61182140A (ja) | 1986-08-14 |
| JPH0572615B2 true JPH0572615B2 (ja) | 1993-10-12 |
Family
ID=12059977
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60021616A Granted JPS61182140A (ja) | 1985-02-08 | 1985-02-08 | 診断回路方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61182140A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0691465B2 (ja) * | 1986-11-19 | 1994-11-14 | 日本電気株式会社 | 信号処理装置 |
| GB8728444D0 (en) * | 1987-12-04 | 1988-01-13 | Plessey Co Plc | Analogue circuit element & chain for testing analogue circuit |
| JPH01161447A (ja) * | 1987-12-17 | 1989-06-26 | Nec Corp | エラー検出報告回路 |
-
1985
- 1985-02-08 JP JP60021616A patent/JPS61182140A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61182140A (ja) | 1986-08-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |