JPS61182140A - 診断回路方式 - Google Patents
診断回路方式Info
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- JPS61182140A JPS61182140A JP60021616A JP2161685A JPS61182140A JP S61182140 A JPS61182140 A JP S61182140A JP 60021616 A JP60021616 A JP 60021616A JP 2161685 A JP2161685 A JP 2161685A JP S61182140 A JPS61182140 A JP S61182140A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
- G06F11/221—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test buses, lines or interfaces, e.g. stuck-at or open line faults
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はデータ処理装置に於ける論理回路を診断するた
めの診断回路方式に関するものである。
めの診断回路方式に関するものである。
第５図は従来の論理回路の診断回路方式の一例を示す図
である。第５図の装置は２組合せ回路１゜複数のフリッ
プフロップ２１〜２．１組合回路３．複数の７リツプ７
０ツグ２１＋１〜２ｎ（図ではＦＦで示しである。以下
同じ。）および組合せ回路４から成る論理回路と、エラ
ー信号などを検出する検出回路５，６とから成っている
。そして複数のフリップフロップ２．〜２ｎを縦続接続
したシフトレジスタに構成するよう制御を行なうシフト
モード入力ａと（但しフリップフロッグは図ではＦＦで
示しである。以下同じ。）前記複数のフリップフロップ
をシフトレジスタに構成した時の最初の７リツプフロツ
ゾ２１の入力に接続されるシフトイン入力すと、最後の
フリップフロップ２ｎの出力に接続されるシフトアウト
出力Ｃとを印加又は出力するようになっている。なお信
号ｄ及びｅは入力ｙ ｆ ＊ ｇ。
である。第５図の装置は２組合せ回路１゜複数のフリッ
プフロップ２１〜２．１組合回路３．複数の７リツプ７
０ツグ２１＋１〜２ｎ（図ではＦＦで示しである。以下
同じ。）および組合せ回路４から成る論理回路と、エラ
ー信号などを検出する検出回路５，６とから成っている
。そして複数のフリップフロップ２．〜２ｎを縦続接続
したシフトレジスタに構成するよう制御を行なうシフト
モード入力ａと（但しフリップフロッグは図ではＦＦで
示しである。以下同じ。）前記複数のフリップフロップ
をシフトレジスタに構成した時の最初の７リツプフロツ
ゾ２１の入力に接続されるシフトイン入力すと、最後の
フリップフロップ２ｎの出力に接続されるシフトアウト
出力Ｃとを印加又は出力するようになっている。なお信
号ｄ及びｅは入力ｙ ｆ ＊ ｇ。
及びｈは出力をそれぞれ示している。
上記のような構成において、前記複数のフリップフロッ
プをシフトレジスタに構成にするよう前記シフトモード
入力ａにレベル信号を与え、シフトイン入力すに任意の
信号を与え、かつ任意のフリップフロップに対応した回
数のクロック入力信号（図示せず）を印加することによ
シ、任意のフリップフロッグに任意のレベル信号を記憶
させるとともに、任意の７リツプ７０ツブに対応した回
数のクロック入力信号を印加して前記レフトレジスタ構
成になった複数のフリップフロッグの最後のフリップフ
ロップ２ｎに前記任意のフリップフロッグに記憶されて
いた信号をシフトすることによシ、シフトアウト出力か
ら観測することができるようになっている。
プをシフトレジスタに構成にするよう前記シフトモード
入力ａにレベル信号を与え、シフトイン入力すに任意の
信号を与え、かつ任意のフリップフロップに対応した回
数のクロック入力信号（図示せず）を印加することによ
シ、任意のフリップフロッグに任意のレベル信号を記憶
させるとともに、任意の７リツプ７０ツブに対応した回
数のクロック入力信号を印加して前記レフトレジスタ構
成になった複数のフリップフロッグの最後のフリップフ
ロップ２ｎに前記任意のフリップフロッグに記憶されて
いた信号をシフトすることによシ、シフトアウト出力か
ら観測することができるようになっている。
しかしながら上記のような方式においては、複数の７リ
ツプフロツゾをシフトレジスタ構成にしないよう前記シ
フトモード入力ａにレベル信号を与えた時に、シフトモ
ード入力ａ、シフトイン入力すおよびシフトアウト出力
Ｃは有効に使用されないという欠点があった。すなわち
エラー信号などを検出する検出回路５および６は実線で
示すようにいずれも独立の検出信号ｒ、ａを出力するよ
うになっている。また検出信号ｒ、ｓを出力する代シに
１図に鎖線で示すように検出回路用ＦＦ ７および８を
用いる方式の場合は、ｒｌとＳ′を出力する必要がある
。いずれにしてもシフトアウト出力Ｃのほかに２つの出
力を発する必要がある。したがって組合せ回路（１−ａ
ｅ ４など）が多数の場合、出力の数が多くなり、ビ
ン数が非常に多くなる。
ツプフロツゾをシフトレジスタ構成にしないよう前記シ
フトモード入力ａにレベル信号を与えた時に、シフトモ
ード入力ａ、シフトイン入力すおよびシフトアウト出力
Ｃは有効に使用されないという欠点があった。すなわち
エラー信号などを検出する検出回路５および６は実線で
示すようにいずれも独立の検出信号ｒ、ａを出力するよ
うになっている。また検出信号ｒ、ｓを出力する代シに
１図に鎖線で示すように検出回路用ＦＦ ７および８を
用いる方式の場合は、ｒｌとＳ′を出力する必要がある
。いずれにしてもシフトアウト出力Ｃのほかに２つの出
力を発する必要がある。したがって組合せ回路（１−ａ
ｅ ４など）が多数の場合、出力の数が多くなり、ビ
ン数が非常に多くなる。
特に集積回路のように大規模な集積化を行なうと、実装
される素子数に比較して実装できる入出力ビン数の割合
が減少するために、集積化が入出力ピンの制限によシ制
限されることが多くなる。
される素子数に比較して実装できる入出力ビン数の割合
が減少するために、集積化が入出力ピンの制限によシ制
限されることが多くなる。
したがってこの場合入出力ピンを有効に使用する必要性
が生じて来た。
が生じて来た。
したがって本発明の目的は、シフトモード入力。
シフトイン入力およびシフトアウト出力を有効に使用す
ることを可能にする診断回路方式を得ることにある。
ることを可能にする診断回路方式を得ることにある。
本発明によれば、複数の７リツプフロツゾを縦続接続し
てシフトレジスタ構成にすることの可能な論理回路及び
この論理回路におけるエラー信号を検出する検出回路を
有し、而してすべてのフリ、プフロップの入力に前記シ
フトレジスタ構成にする制御を行うためのシフトモード
入力を接続し。
てシフトレジスタ構成にすることの可能な論理回路及び
この論理回路におけるエラー信号を検出する検出回路を
有し、而してすべてのフリ、プフロップの入力に前記シ
フトレジスタ構成にする制御を行うためのシフトモード
入力を接続し。
前記シフトレジスタ構成にした場合の最初のフリップフ
ロッグの入力にシフトイン入力を接続すると共に最後の
フリップフロップの出力から出力信号を発するようにし
た診断回路において、前記シフトモード入力、前記シフ
トイン入力、前記出力信号、および前記検出回路の発す
る検出信号を入力し、前記シフトモード入力が前記複数
のフリップフロップをシフトレジスタに構成したときは
。
ロッグの入力にシフトイン入力を接続すると共に最後の
フリップフロップの出力から出力信号を発するようにし
た診断回路において、前記シフトモード入力、前記シフ
トイン入力、前記出力信号、および前記検出回路の発す
る検出信号を入力し、前記シフトモード入力が前記複数
のフリップフロップをシフトレジスタに構成したときは
。
前記出力信号を選択してシフトアウト出力として出力し
、前記シフトモード入力が前記複数のフリップフロップ
をシフトレジスタに構成せず且つ前記シフトイン入力の
入力信号が有意であるときはこの有意の入力信号を選択
して出力し、前記シフトモード入力が前記複数のフリッ
プフロップをシフトレジスタに構成せず且つ前記シフト
イン入力の入力信号が有意でないときは前記検出回路の
検出信号を選択して出力する選択回路を設けたことを特
徴とする診断回路方式が得られる。
、前記シフトモード入力が前記複数のフリップフロップ
をシフトレジスタに構成せず且つ前記シフトイン入力の
入力信号が有意であるときはこの有意の入力信号を選択
して出力し、前記シフトモード入力が前記複数のフリッ
プフロップをシフトレジスタに構成せず且つ前記シフト
イン入力の入力信号が有意でないときは前記検出回路の
検出信号を選択して出力する選択回路を設けたことを特
徴とする診断回路方式が得られる。
第１図は本発明の第１の実施例を示す図である。
この第１図において、その要素で第５図の従来の方式に
おいて用いている要素と同じものには第５図におけると
同じ番号を付しである。第１図において、シフトモード
入力ａが複数の７リツプ７０ツｆ２１〜２ｎをシフトレ
ジスタに構成する時９選択回路９は最後のフリップフロ
ップ２ｎの出力信号を選択してシフトアウト出力に出力
するが、その動作は第５図を参照して説明した従来の診
断回路方式と同様であるだめ説明を省略する。
おいて用いている要素と同じものには第５図におけると
同じ番号を付しである。第１図において、シフトモード
入力ａが複数の７リツプ７０ツｆ２１〜２ｎをシフトレ
ジスタに構成する時９選択回路９は最後のフリップフロ
ップ２ｎの出力信号を選択してシフトアウト出力に出力
するが、その動作は第５図を参照して説明した従来の診
断回路方式と同様であるだめ説明を省略する。
シフトモード入力ａが複数のフリップフロップ２１〜２
ｎをシフトレジスタに構成しない時は、従来の診断回路
方式と異なシ２選択回路９はシフトイン入力すの有意の
入力信号を選択し、前記シフトイン入力すの入力信号が
有意でない時は、第１の検出回路５および第２の検出回
路６の出力信号を選択してシフトアウト出力Ｃに出力す
る。
ｎをシフトレジスタに構成しない時は、従来の診断回路
方式と異なシ２選択回路９はシフトイン入力すの有意の
入力信号を選択し、前記シフトイン入力すの入力信号が
有意でない時は、第１の検出回路５および第２の検出回
路６の出力信号を選択してシフトアウト出力Ｃに出力す
る。
次に第２図を参照して一使用例を説明する。おのおのが
第１図の実施例で示されるような診断回路を含む３つの
論理回路１１，１２．１３において、シフトモード入力
ｊが第１図のシフトモード入力ａに相当する各論理回路
１１，１２．１３のＣ４，Ｃ２，Ｃ３に入力され、シフ
トイン入力には第１の論理回路１１のシフトイン入力す
に相当するす、に入力され、第１の論理回路１１のシフ
トアウト出力Ｃに相当するＣ４は第２の論理回路１２の
シフトイン入力すに相当するｂ２に接続され、第２の論
理回路１２のシフトアウト出力Ｃに相当するＣ２は第３
の論理回路１３のシフトイン入力すに相当するｂ３に接
続され、第３の論理回路１３のシフトアウト出力Ｃに相
当するＣ３はシフトアウト出力ｔと船検出回路出力ｍに
接続されている。
第１図の実施例で示されるような診断回路を含む３つの
論理回路１１，１２．１３において、シフトモード入力
ｊが第１図のシフトモード入力ａに相当する各論理回路
１１，１２．１３のＣ４，Ｃ２，Ｃ３に入力され、シフ
トイン入力には第１の論理回路１１のシフトイン入力す
に相当するす、に入力され、第１の論理回路１１のシフ
トアウト出力Ｃに相当するＣ４は第２の論理回路１２の
シフトイン入力すに相当するｂ２に接続され、第２の論
理回路１２のシフトアウト出力Ｃに相当するＣ２は第３
の論理回路１３のシフトイン入力すに相当するｂ３に接
続され、第３の論理回路１３のシフトアウト出力Ｃに相
当するＣ３はシフトアウト出力ｔと船検出回路出力ｍに
接続されている。
シフトモード入力ｊがシフトレジスタを構成する信号レ
ベルになると、論理回路１１ 、１２ 。
ベルになると、論理回路１１ 、１２ 。
１３内の複数のフリップフロップはシフトレジスタを構
成するとともに論理回路１１，１２．１３の間でもシフ
トレジスタを構成し、シフトイン入力によシ任意のフリ
ップフロップに任意の信号レベルを記憶ができるととも
に、任意のフリップフロップに記憶された信号レベルを
シフトアウト出力りよシ取シ出すことができる。
成するとともに論理回路１１，１２．１３の間でもシフ
トレジスタを構成し、シフトイン入力によシ任意のフリ
ップフロップに任意の信号レベルを記憶ができるととも
に、任意のフリップフロップに記憶された信号レベルを
シフトアウト出力りよシ取シ出すことができる。
シフトモード入力ｊがシフトレジスタを構成しない信号
レベルで入力し、シフトイン入力ｋを有意でない信号レ
ベルにする時、論理回路１１のシフトアウト出力ｃ１に
は論理回路１１の単数もしくは複数の検出回路の出力信
号が選択されて出力されておシ、単数もしくは複数の検
出回路が有意の信号レベルになるとシフトアウト出力Ｃ
４に有意の信号レベルが出力され、論理回路１２のシフ
トイン入力ｂ２に有意の信号レベルが入力される。従っ
て論理回路１２のシフトアウト出力ｃ２は有意の信号レ
ベルを出力し論理回路１３のシフトイン入力ｂ３は有意
の信号レベルを入力され、さらに論理回路１３のシフト
アウト出力ｃ３は有意の信号レベルを出力し船検出回路
出力ｍに有意の信号レベルを転送する。
レベルで入力し、シフトイン入力ｋを有意でない信号レ
ベルにする時、論理回路１１のシフトアウト出力ｃ１に
は論理回路１１の単数もしくは複数の検出回路の出力信
号が選択されて出力されておシ、単数もしくは複数の検
出回路が有意の信号レベルになるとシフトアウト出力Ｃ
４に有意の信号レベルが出力され、論理回路１２のシフ
トイン入力ｂ２に有意の信号レベルが入力される。従っ
て論理回路１２のシフトアウト出力ｃ２は有意の信号レ
ベルを出力し論理回路１３のシフトイン入力ｂ３は有意
の信号レベルを入力され、さらに論理回路１３のシフト
アウト出力ｃ３は有意の信号レベルを出力し船検出回路
出力ｍに有意の信号レベルを転送する。
もし論理回路１１のシフトアウト出力ｃ１に有意の信号
レベルが出力されない時は、論理回路１２は論理回路１
１について説明した動作と同様の動作を行ない、論理回
路１１，１２，１３のいずれの検出回路が有意の信号レ
ベルを発生しても船検出回路出力ｍに有意の信号レベル
が出力されることになる。
レベルが出力されない時は、論理回路１２は論理回路１
１について説明した動作と同様の動作を行ない、論理回
路１１，１２，１３のいずれの検出回路が有意の信号レ
ベルを発生しても船検出回路出力ｍに有意の信号レベル
が出力されることになる。
本発明の診断回路方式からなる論理回路を第２図のよう
に複数個接続することによシ、シフトレノスタを構成し
て診断に使用するとともに、論理回路内の検出回路の出
力信号を果状することができる。
に複数個接続することによシ、シフトレノスタを構成し
て診断に使用するとともに、論理回路内の検出回路の出
力信号を果状することができる。
第３図は本発明の第２の実施例を示す。第３図の記号は
第１図および第５図の記号と同じである。
第１図および第５図の記号と同じである。
第３図において、検出回路用７リツグフロツプ２１およ
び２２ば、検出回路５および６の出力信号を記憶するだ
めに付加され、シフトイン入力すから有意の信号レベル
が入力されたか論理回路内の検出回路５もしくは６から
有意の信号レベルが発生されたかを区別することを可能
にするための回路である。この実施例における検出回路
フリップフロップ２１．２２は第５図の従来方式におけ
るフリップフロップ７．８に相当するものであるが。
び２２ば、検出回路５および６の出力信号を記憶するだ
めに付加され、シフトイン入力すから有意の信号レベル
が入力されたか論理回路内の検出回路５もしくは６から
有意の信号レベルが発生されたかを区別することを可能
にするための回路である。この実施例における検出回路
フリップフロップ２１．２２は第５図の従来方式におけ
るフリップフロップ７．８に相当するものであるが。
独立した出力（第５図のｒｅ 、 ３１ ）を出す必要
がないので参照数字を変えである。
がないので参照数字を変えである。
検出信号集取用フリップ７０ツブ２３はシフトイン入力
に入力された信号と検出回路５および６から出力される
信号をアンドもしくはオアした信号を記憶するだめの回
路であシ、第２図に示されるように同一のシフトモード
入力を有し、シフトレジスタを構成する複数の論理回路
の最後の論理回路の中に実装することによシ、前記複数
の論理回路内に含まれる全ての検出回路の出力信号を集
収して記憶することが可能である。
に入力された信号と検出回路５および６から出力される
信号をアンドもしくはオアした信号を記憶するだめの回
路であシ、第２図に示されるように同一のシフトモード
入力を有し、シフトレジスタを構成する複数の論理回路
の最後の論理回路の中に実装することによシ、前記複数
の論理回路内に含まれる全ての検出回路の出力信号を集
収して記憶することが可能である。
ゲート回路２４はシフトモード入力ａがシフトレジスタ
を構成しないレベル信号の時にシフトイン入力すに入力
される信号が有意でないレベル信号であることが保証で
きない時に有意でないレベル信号を出力するために付加
される回路である。
を構成しないレベル信号の時にシフトイン入力すに入力
される信号が有意でないレベル信号であることが保証で
きない時に有意でないレベル信号を出力するために付加
される回路である。
このダート回路２４は、第２図に示されるように同一の
シフトモード入力を有してシフトレジスタを構成する複
数の論理回路の最初の論理回路の中に実装されることに
よシ、シフトイン入力すに入力される信号を有意でない
レベル信号にすることで前記複数の論理回路に含まれる
全ての検出回路の出力信号を集収することを可能にする
回路である。
シフトモード入力を有してシフトレジスタを構成する複
数の論理回路の最初の論理回路の中に実装されることに
よシ、シフトイン入力すに入力される信号を有意でない
レベル信号にすることで前記複数の論理回路に含まれる
全ての検出回路の出力信号を集収することを可能にする
回路である。
第４図は第１図および第３図における単数もしくは複数
の検出回路５もしくは６の一構成例を示す図である。第
４図において、第２の選択回路３０は第１の検出信号の
発生源３１の出力、第２の検出信号発生源３２の出力お
よび第３の検出信号発生源３３の出力に接続され、制御
信号ｐによシいずれか１つの出力を選択して出力ｑに出
力するかもしくは複数の出力を選択しアンドもしくはオ
アして出力ｑに出力する回路であり、どの検出信号発生
源の出力が有意の信号レベルを出力したかを特定するた
めの回路である。
の検出回路５もしくは６の一構成例を示す図である。第
４図において、第２の選択回路３０は第１の検出信号の
発生源３１の出力、第２の検出信号発生源３２の出力お
よび第３の検出信号発生源３３の出力に接続され、制御
信号ｐによシいずれか１つの出力を選択して出力ｑに出
力するかもしくは複数の出力を選択しアンドもしくはオ
アして出力ｑに出力する回路であり、どの検出信号発生
源の出力が有意の信号レベルを出力したかを特定するた
めの回路である。
以上のような構成になっているので、検出回路用フリッ
プフロッグ２１および２２はシフトモード入力シフトレ
ジスタ構成にして記憶した内容を取シ出せるため。
プフロッグ２１および２２はシフトモード入力シフトレ
ジスタ構成にして記憶した内容を取シ出せるため。
出力を独立に取出す必要はなくなる。従って第１の実施
例におけると同様、入出力ピンを少なくする効果がある
。
例におけると同様、入出力ピンを少なくする効果がある
。
なお以上説明した実施例では、検出回路５および６が２
つであシ、検出回路用フリップフロッゾ２１および２２
が２つの場合を示しているが、いずれも１つでも良くま
た３つ以上あっても良い。
つであシ、検出回路用フリップフロッゾ２１および２２
が２つの場合を示しているが、いずれも１つでも良くま
た３つ以上あっても良い。
また第２の実施例において、複数の検出回路の出力信号
をアンドもしくはオアした信号を記憶することによシ、
検出回路用フリッグフロップの数を少なくしても良い。
をアンドもしくはオアした信号を記憶することによシ、
検出回路用フリッグフロップの数を少なくしても良い。
更に第４図の検出回路５又は６において、検出信号発生
源が３回路であることを示しているが２本発明において
は３回路に限定せず・また制御信号ｐも複数であっても
良い。
源が３回路であることを示しているが２本発明において
は３回路に限定せず・また制御信号ｐも複数であっても
良い。
本発明は以上説明したようにシフトモード入力。
シフトイン入力およびシフトアウト出力を有効に使用す
ることによシ、論理回路の入出力ピンを減少できると（
・う効果がある。
ることによシ、論理回路の入出力ピンを減少できると（
・う効果がある。
第１図は本発明の一実施例を示すブロック回路図、第２
図は本発明の一使用例を示す回路図、第３図は本発明の
他の実施例を示すブロック回路図。 第４図は第１図および第３図で示した検出回路の一実施
例を示すブロック回路図、第５図は従来の診断回路方式
の一例を示す図である。 記号の説明＝１は組合せ回路、 ＦＦで示した２１〜２
ｎはいずれもフリップフロップ、３，４は組合せ回路、
５と６は検出回路、７と８は検出回路用フリップフロッ
プ、９は（第１Ｑ検出回路、１１゜１２．１３は論理回
路、２１．２２は検出回路用フリップフロップ、２３は
検出信号発生源フリップフロップ、２４はダート回路、
３０は（第２の）選択回路、３１，３２．３３は検出信
号発生源。 ａはシフトモード入力、ｂはシフトイン入力、Ｃはシフ
トアウト出力、ｄ、ノは論理回路の入力。 ｆｍｇｐｈは論理回路の出力、ｒと８は検出信号をそれ
ぞれあられしている。 第２図 弗４図 ０ Ｌ め
図は本発明の一使用例を示す回路図、第３図は本発明の
他の実施例を示すブロック回路図。 第４図は第１図および第３図で示した検出回路の一実施
例を示すブロック回路図、第５図は従来の診断回路方式
の一例を示す図である。 記号の説明＝１は組合せ回路、 ＦＦで示した２１〜２
ｎはいずれもフリップフロップ、３，４は組合せ回路、
５と６は検出回路、７と８は検出回路用フリップフロッ
プ、９は（第１Ｑ検出回路、１１゜１２．１３は論理回
路、２１．２２は検出回路用フリップフロップ、２３は
検出信号発生源フリップフロップ、２４はダート回路、
３０は（第２の）選択回路、３１，３２．３３は検出信
号発生源。 ａはシフトモード入力、ｂはシフトイン入力、Ｃはシフ
トアウト出力、ｄ、ノは論理回路の入力。 ｆｍｇｐｈは論理回路の出力、ｒと８は検出信号をそれ
ぞれあられしている。 第２図 弗４図 ０ Ｌ め
Claims (1)
- １、複数のフリップフロップを縦続接続してシフトレジ
スタ構成にすることの可能な論理回路及びこの論理回路
におけるエラー信号を検出する検出回路を有し、而して
すべてのフリップフロップの入力に前記シフトレジスタ
構成にする制御を行うためのシフトモード入力を接続し
、前記シフトレジスタ構成にした場合の最初のフリップ
フロップの入力にシフトイン入力を接続すると共に最後
のフリップフロップの出力から出力信号を発するように
した診断回路において、前記シフトモード入力、前記シ
フトイン入力、前記出力信号、および前記検出回路の発
する検出信号を入力し、前記シフトモード入力が前記複
数のフリップフロップをシフトレジスタに構成したとき
は、前記出力信号を選択してシフトアウト出力として出
力し、前記シフトモード入力が前記複数のフリップフロ
ップをシフトレジスタに構成せず且つ前記シフトイン入
力の入力信号が有意であるときはこの有意の入力信号を
選択して出力し、前記シフトモード入力が前記複数のフ
リップフロップをシフトレジスタに構成せず且つ前記シ
フトイン入力の入力信号が有意でないときは前記検出回
路の検出信号を選択して出力する選択回路を設けたこと
を特徴とする診断回路方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60021616A JPS61182140A (ja) | 1985-02-08 | 1985-02-08 | 診断回路方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60021616A JPS61182140A (ja) | 1985-02-08 | 1985-02-08 | 診断回路方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61182140A true JPS61182140A (ja) | 1986-08-14 |
| JPH0572615B2 JPH0572615B2 (ja) | 1993-10-12 |
Family
ID=12059977
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60021616A Granted JPS61182140A (ja) | 1985-02-08 | 1985-02-08 | 診断回路方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61182140A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63129710A (ja) * | 1986-11-19 | 1988-06-02 | Nec Corp | 信号処理装置 |
| EP0319125A2 (en) * | 1987-12-04 | 1989-06-07 | Plessey Overseas Limited | Analogue circuit element and chain for testing an analogue circuit |
| JPH01161447A (ja) * | 1987-12-17 | 1989-06-26 | Nec Corp | エラー検出報告回路 |
-
1985
- 1985-02-08 JP JP60021616A patent/JPS61182140A/ja active Granted
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63129710A (ja) * | 1986-11-19 | 1988-06-02 | Nec Corp | 信号処理装置 |
| EP0319125A2 (en) * | 1987-12-04 | 1989-06-07 | Plessey Overseas Limited | Analogue circuit element and chain for testing an analogue circuit |
| EP0319125A3 (en) * | 1987-12-04 | 1990-09-12 | Plessey Overseas Limited | Analogue circuit element and chain for testing an analogue circuit |
| JPH01161447A (ja) * | 1987-12-17 | 1989-06-26 | Nec Corp | エラー検出報告回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0572615B2 (ja) | 1993-10-12 |
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