JPS6117021B2 - - Google Patents
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- JPS6117021B2 JPS6117021B2 JP55153434A JP15343480A JPS6117021B2 JP S6117021 B2 JPS6117021 B2 JP S6117021B2 JP 55153434 A JP55153434 A JP 55153434A JP 15343480 A JP15343480 A JP 15343480A JP S6117021 B2 JPS6117021 B2 JP S6117021B2
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- JP
- Japan
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- circuit
- shift
- signal
- shift register
- output
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- 238000003745 diagnosis Methods 0.000 description 4
- 238000012360 testing method Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 239000002184 metal Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
- G06F11/2236—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test CPU or processors
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- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Description
【発明の詳細な説明】
本発明はデータ処理装置に関し、特に診断ある
いは試験の容易なデータ処理装置に関するもので
ある。
いは試験の容易なデータ処理装置に関するもので
ある。
従来この種のデータ処理装置は、シフト機能を
有するレジスタを縦続接続して１本のシフトパス
を構成し、回路の試験あるいは診断を行つていた
が、各回路に供給する同期信号の位相が異る場合
や同期信号を他の信号で直接制御している回路構
成の装置においては、同一位相の同期信号を別に
設けたりシフト動作時に同期信号の直接制御を避
ける等の処置を施したりしてシフトパスによる診
断を行つていたため、金物量が大巾に増加したり
回路が複雑になる欠点をもつていた。
有するレジスタを縦続接続して１本のシフトパス
を構成し、回路の試験あるいは診断を行つていた
が、各回路に供給する同期信号の位相が異る場合
や同期信号を他の信号で直接制御している回路構
成の装置においては、同一位相の同期信号を別に
設けたりシフト動作時に同期信号の直接制御を避
ける等の処置を施したりしてシフトパスによる診
断を行つていたため、金物量が大巾に増加したり
回路が複雑になる欠点をもつていた。
したがつて本発明の目的は前述のようなデータ
処理装置において、診断又は試験のための回路が
簡単で金物量の増加が少なくて済む装置を得よう
とするものである。
処理装置において、診断又は試験のための回路が
簡単で金物量の増加が少なくて済む装置を得よう
とするものである。
本発明は上記の目的を達成するために、供給さ
れる同期信号の性質に従つて装置内回路を複数の
回路ブロツクに区分し、各回路ブロツクにシフト
パスを配置し、診断を行う場合にはこれらのシフ
トパスを選択して回路ブロツク単位或いは複数ブ
ロツクのシフトレジスタで囲まれた回路単位の診
断を行わせるようにしたものである。
れる同期信号の性質に従つて装置内回路を複数の
回路ブロツクに区分し、各回路ブロツクにシフト
パスを配置し、診断を行う場合にはこれらのシフ
トパスを選択して回路ブロツク単位或いは複数ブ
ロツクのシフトレジスタで囲まれた回路単位の診
断を行わせるようにしたものである。
すなわち本発明によれば、複数の回路と、シフ
ト機能を有するレジスタを接続したシフトパスと
を有し、同期信号の供給を受けてデータ処理を行
うデータ処理装置において、前記複数の回路が前
記供給される同期信号の位相の差異および直接制
御の有無の少なくとも一方に従つて複数の回路ブ
ロツクに相互に論理的に接続された状態で区分さ
れ、前記シフト機能を有するレジスタを接続した
シフトパスが各回路ブロツク毎に配置され、更に
前記複数の回路ブロツクの各シフトパスを選択す
る制御手段および前記複数の回路ブロツクのシフ
トレジスタの内容を回路ブロツク毎に保持させる
制御手段を設けたことを特徴とするデータ処理装
置が得られる。
ト機能を有するレジスタを接続したシフトパスと
を有し、同期信号の供給を受けてデータ処理を行
うデータ処理装置において、前記複数の回路が前
記供給される同期信号の位相の差異および直接制
御の有無の少なくとも一方に従つて複数の回路ブ
ロツクに相互に論理的に接続された状態で区分さ
れ、前記シフト機能を有するレジスタを接続した
シフトパスが各回路ブロツク毎に配置され、更に
前記複数の回路ブロツクの各シフトパスを選択す
る制御手段および前記複数の回路ブロツクのシフ
トレジスタの内容を回路ブロツク毎に保持させる
制御手段を設けたことを特徴とするデータ処理装
置が得られる。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例の構成をブロツクで
示した図である。この第１図のデータ処理装置は
シフトレジスタを接続してシフトパスを持つ複数
の回路ブロツクとその制御回路から構成されてい
る。図中鎖線で示した１、２、および３は第１、
第２、および第３の回路ブロツクをそれぞれあら
わし、４は制御回路をあらわしている。回路ブロ
ツク１は同期信号a1により動作するシフトレジス
タ５を持ち、回路ブロツク２は回路ブロツク１の
出力信号により制御され、上記と同じ同期信号a1
で動作するシフトレジスタ６を持ち、回路ブロツ
ク３は回路ブロツク１および２とは異つた位相の
同期信号a2で動作するシフトレジスタ７を持つて
いる。なお８、９、および１０はいずれも組合せ
論理回路をあらわしている。また制御回路４は多
数のゲート回路１２〜２４から成り、シフトイン
信号ｂの各回路ブロツクへの配分、シフトアウト
信号ｃの各回路ブロツクからの選択、シフトモー
ド信号ｄおよびレジスタ５、６、７のホールド信
号１２５などの各回路ブロツクへの分配機能を持
つている。
示した図である。この第１図のデータ処理装置は
シフトレジスタを接続してシフトパスを持つ複数
の回路ブロツクとその制御回路から構成されてい
る。図中鎖線で示した１、２、および３は第１、
第２、および第３の回路ブロツクをそれぞれあら
わし、４は制御回路をあらわしている。回路ブロ
ツク１は同期信号a1により動作するシフトレジス
タ５を持ち、回路ブロツク２は回路ブロツク１の
出力信号により制御され、上記と同じ同期信号a1
で動作するシフトレジスタ６を持ち、回路ブロツ
ク３は回路ブロツク１および２とは異つた位相の
同期信号a2で動作するシフトレジスタ７を持つて
いる。なお８、９、および１０はいずれも組合せ
論理回路をあらわしている。また制御回路４は多
数のゲート回路１２〜２４から成り、シフトイン
信号ｂの各回路ブロツクへの配分、シフトアウト
信号ｃの各回路ブロツクからの選択、シフトモー
ド信号ｄおよびレジスタ５、６、７のホールド信
号１２５などの各回路ブロツクへの分配機能を持
つている。
シフトイン信号ｂはAND回路１２、１３およ
び１４に接続され、信号出力１１２、１１３、お
よび１１４としてそれぞれ出力される。AND回
路１２の出力信号１１２はシフトレジスタ５に接
続され、このシフトレジスタのシフトアウト信号
１０５はAND回路１５に接続され、このAND回
路の出力はOR回路１８に接続されて回路ブロツ
ク１のシフトパスを形成する。AND回路１３の
出力信号１１３はシフトレジスタ６に接続され、
このシフトレジスタのシフトアウト信号１０６は
AND回路１６に接続され、このAND回路の出力
はOR回路１８に接続されて回路ブロツク２のシ
フトパスを形成する。またAND回路１４の出力
信号１１４も同様にシフトレジスタ７に接続さ
れ、このシフトレジスタのシフトアウト信号１０
７はAND回路１７に接続され、このAND回路の
出力はOR回路１８に接続されて回路ブロツク３
のシフトパスを形成する。
び１４に接続され、信号出力１１２、１１３、お
よび１１４としてそれぞれ出力される。AND回
路１２の出力信号１１２はシフトレジスタ５に接
続され、このシフトレジスタのシフトアウト信号
１０５はAND回路１５に接続され、このAND回
路の出力はOR回路１８に接続されて回路ブロツ
ク１のシフトパスを形成する。AND回路１３の
出力信号１１３はシフトレジスタ６に接続され、
このシフトレジスタのシフトアウト信号１０６は
AND回路１６に接続され、このAND回路の出力
はOR回路１８に接続されて回路ブロツク２のシ
フトパスを形成する。またAND回路１４の出力
信号１１４も同様にシフトレジスタ７に接続さ
れ、このシフトレジスタのシフトアウト信号１０
７はAND回路１７に接続され、このAND回路の
出力はOR回路１８に接続されて回路ブロツク３
のシフトパスを形成する。
一方シフトモード信号ｄはAND回路１９、２
０、２１、２５、２６および２７に接続される。
そしてAND回路１９の出力信号１１９はNOT回
路２２およびシフトレジスタ５に接続され、
NOT回路２２の出力信号１２２はAND回路２５
に接続され、その出力信号１２５はシフトレジス
タ５に接続される。同様にAND回路２０の出力
信号１２０はNOT回路２３およびシフトレジス
タ６に接続され、NOT回路２３の出力信号１２
３はAND回路２６に接続され、その出力信号１
２６はシフトレジスタ６に接続される。また
AND回路２１の出力信号１２１も同様にNOT回
路２４およびシフトレジスタ７に接続され、
NOT回路２４の出力信号１２４はAND回路２７
に接続され、その出力信号１２７はシフトレジス
タ７に接続される。
０、２１、２５、２６および２７に接続される。
そしてAND回路１９の出力信号１１９はNOT回
路２２およびシフトレジスタ５に接続され、
NOT回路２２の出力信号１２２はAND回路２５
に接続され、その出力信号１２５はシフトレジス
タ５に接続される。同様にAND回路２０の出力
信号１２０はNOT回路２３およびシフトレジス
タ６に接続され、NOT回路２３の出力信号１２
３はAND回路２６に接続され、その出力信号１
２６はシフトレジスタ６に接続される。また
AND回路２１の出力信号１２１も同様にNOT回
路２４およびシフトレジスタ７に接続され、
NOT回路２４の出力信号１２４はAND回路２７
に接続され、その出力信号１２７はシフトレジス
タ７に接続される。
ブロツク１を選択する選択信号e1はAND回路
１２、１５および１９に接続され、ブロツク２を
選択する選択信号e2はAND回路１３、１６およ
び２０に接続され、さらにブロツク３を選択する
選択信号e3はAND回路１４、１７および２１に
接続される。
１２、１５および１９に接続され、ブロツク２を
選択する選択信号e2はAND回路１３、１６およ
び２０に接続され、さらにブロツク３を選択する
選択信号e3はAND回路１４、１７および２１に
接続される。
同期信号a1はシフトレジスタ５のほかにAND
回路３０に接続され、このAND回路の出力同期
信号１３０はシフトレジスタ６に接続される。ま
た他の同期信号a2はシフトレジスタ７に接続され
る。
回路３０に接続され、このAND回路の出力同期
信号１３０はシフトレジスタ６に接続される。ま
た他の同期信号a2はシフトレジスタ７に接続され
る。
シフトレジスタ５の出力データ１２８は組合せ
論理回路８に接続され、この組合せ論理回路の出
力データ１２９は前記AND回路３０に接続さ
れ、先述の同期信号１３０のシフトレジスタ６へ
の入力を制御する。このシフトレジスタの出力デ
ータ１３１は組合せ論理回路９に接続され、その
出力データ１３２はブロツク３の内の組合せ論理
回路１０に接続される。組合せ論理回路１０の出
力データ（参照数字は付していない）はシフトレ
ジスタ７に接続される。
論理回路８に接続され、この組合せ論理回路の出
力データ１２９は前記AND回路３０に接続さ
れ、先述の同期信号１３０のシフトレジスタ６へ
の入力を制御する。このシフトレジスタの出力デ
ータ１３１は組合せ論理回路９に接続され、その
出力データ１３２はブロツク３の内の組合せ論理
回路１０に接続される。組合せ論理回路１０の出
力データ（参照数字は付していない）はシフトレ
ジスタ７に接続される。
次に図中３３に示す斜線部を診断するためのシ
フトパスの制御動作について説明する。いまブロ
ツク１を選択する選択信号e1およびシフトモード
信号ｄを論理“１”とし、ブロツク２および３の
選択信号e2およびe3を論理“０”とする。シフト
レジスタ５のシフトモードを与えるシフトモード
信号１１９はAND回路１９により論理“１”と
なり、AND回路２５の出力であるホールド信号
１２５はNOT回路２２により論理“０”とな
り、シフトレジスタはシフト動作可能状態とな
る。AND回路３０の入力同期信号a1を制御する
信号１２９が組合せ論理回路８を通して論理
“１”になる値をシフトレジスタ５にセツトする
ために、シフトイン信号ｂにデータを準備し、同
期信号a1のパルスを目的の数だけ出すことによ
り、制御信号１２９が論理“１”となる値がシフ
トイン信号１１２を通してシフトレジスタ５にセ
ツトされる。
フトパスの制御動作について説明する。いまブロ
ツク１を選択する選択信号e1およびシフトモード
信号ｄを論理“１”とし、ブロツク２および３の
選択信号e2およびe3を論理“０”とする。シフト
レジスタ５のシフトモードを与えるシフトモード
信号１１９はAND回路１９により論理“１”と
なり、AND回路２５の出力であるホールド信号
１２５はNOT回路２２により論理“０”とな
り、シフトレジスタはシフト動作可能状態とな
る。AND回路３０の入力同期信号a1を制御する
信号１２９が組合せ論理回路８を通して論理
“１”になる値をシフトレジスタ５にセツトする
ために、シフトイン信号ｂにデータを準備し、同
期信号a1のパルスを目的の数だけ出すことによ
り、制御信号１２９が論理“１”となる値がシフ
トイン信号１１２を通してシフトレジスタ５にセ
ツトされる。
次にブロツク２を選択する選択信号e2を論理
“１”にし、選択信号e1とe3を論理“０”とす
る。これによりAND回路１９の出力信号１１９
は論理“０”となり、NOT回路２２の出力１２
２は論理“１”に、またAND回路２５の出力１
２５が論理“１”になることにより、シフトレジ
スタ５はホールド状態となる。そしてAND回路
２０により出力シフトモード信号１２０は論理
“１”となり、NOT回路２３の出力１２３および
AND回路２６の出力ホールド信号１２６は論理
“０”となるので、シフトレジスタ６はシフト動
作可能状態となる。ここでシフトイン信号ｂに斜
線部３１を診断するデータを準備し、同期信号a1
のパルスを目的の数だけ出すことによりシフトイ
ン信号１１３を通してシフトレジスタ６に診断デ
ータをセツトする。
“１”にし、選択信号e1とe3を論理“０”とす
る。これによりAND回路１９の出力信号１１９
は論理“０”となり、NOT回路２２の出力１２
２は論理“１”に、またAND回路２５の出力１
２５が論理“１”になることにより、シフトレジ
スタ５はホールド状態となる。そしてAND回路
２０により出力シフトモード信号１２０は論理
“１”となり、NOT回路２３の出力１２３および
AND回路２６の出力ホールド信号１２６は論理
“０”となるので、シフトレジスタ６はシフト動
作可能状態となる。ここでシフトイン信号ｂに斜
線部３１を診断するデータを準備し、同期信号a1
のパルスを目的の数だけ出すことによりシフトイ
ン信号１１３を通してシフトレジスタ６に診断デ
ータをセツトする。
次にシフトモード信号ｄを論理“０”にするこ
とにより、AND回路２７の出力ホールド信号１
２７は論理“０”となり、この状態で同期信号a2
を１パルスだけシフトレジスタ７に与えることに
より、シフトレジスタ６にセツトした診断データ
により組合せ論理回路９および１０を診断した結
果のデータをシフトレジスタ７に取り込む。次に
シフトモード信号ｄを再び論理“１”にし、ブロ
ツク３を選択する選択信号e3を論理“１”に、ブ
ロツク１と２を選択する選択信号e1とe2を論理
“０”にすることによりシフトレジスタ７はシフ
ト動作可能状態となり、同期信号a2のパルスを目
的の数だけ出すことにより、シフトレジスタ７の
診断結果の内容はシフトアウト信号１０７、
AND回路１７およびOR回路１８を通してシフト
アウト信号ｃに取出すことができる。
とにより、AND回路２７の出力ホールド信号１
２７は論理“０”となり、この状態で同期信号a2
を１パルスだけシフトレジスタ７に与えることに
より、シフトレジスタ６にセツトした診断データ
により組合せ論理回路９および１０を診断した結
果のデータをシフトレジスタ７に取り込む。次に
シフトモード信号ｄを再び論理“１”にし、ブロ
ツク３を選択する選択信号e3を論理“１”に、ブ
ロツク１と２を選択する選択信号e1とe2を論理
“０”にすることによりシフトレジスタ７はシフ
ト動作可能状態となり、同期信号a2のパルスを目
的の数だけ出すことにより、シフトレジスタ７の
診断結果の内容はシフトアウト信号１０７、
AND回路１７およびOR回路１８を通してシフト
アウト信号ｃに取出すことができる。
上記の説明において、制御回路４としてゲート
回路１２〜２４を示しているが、機能的にいえば
各回路ブロツク１、２、３に分散しているゲート
回路２５、２６、２７もこれに含まれる。すなわ
ちゲート回路１２〜１８は複数の回路ブロツクの
各シフトパスを選択する制御手段として動作し、
ゲート回路１９〜２７は複数の回路ブロツクのシ
フトレジスタの内容を回路ブロツク毎に保持させ
る制御手段として動作するものである。なお図の
装置におけるデータ処理装置としての本来の処理
動作については、これが従来装置における動作と
実質的に同じであることから、回路ブロツク１と
２における１４１と１４２がデータラインである
ことを説明するに止めておく。
回路１２〜２４を示しているが、機能的にいえば
各回路ブロツク１、２、３に分散しているゲート
回路２５、２６、２７もこれに含まれる。すなわ
ちゲート回路１２〜１８は複数の回路ブロツクの
各シフトパスを選択する制御手段として動作し、
ゲート回路１９〜２７は複数の回路ブロツクのシ
フトレジスタの内容を回路ブロツク毎に保持させ
る制御手段として動作するものである。なお図の
装置におけるデータ処理装置としての本来の処理
動作については、これが従来装置における動作と
実質的に同じであることから、回路ブロツク１と
２における１４１と１４２がデータラインである
ことを説明するに止めておく。
上記の実施例においてはブロツクを３つとし、
そのうち２つのブロツクは同一位相の同期信号を
持つているが一方は同期信号を直接制御し他方は
制御なしであり、残りの１つのブロツクは前記と
は異なつた位相の同期信号を持つている場合につ
いて説明したが、これに限られるものでないこと
はいうまでもない。たとえば３つのブロツクの場
合すべてのブロツクの持つ同期信号がお互いに異
つていてもよく、又ブロツクの数が２でもよく、
或いは４つ以上であつてもよい。
そのうち２つのブロツクは同一位相の同期信号を
持つているが一方は同期信号を直接制御し他方は
制御なしであり、残りの１つのブロツクは前記と
は異なつた位相の同期信号を持つている場合につ
いて説明したが、これに限られるものでないこと
はいうまでもない。たとえば３つのブロツクの場
合すべてのブロツクの持つ同期信号がお互いに異
つていてもよく、又ブロツクの数が２でもよく、
或いは４つ以上であつてもよい。
本発明は以上説明した様に、データ処理装置に
おいて位相の異なる同期信号をもつ回路あるいは
同期信号を直接制御している回路をブロツクに分
割し、それぞれのブロツクに個有のシフトパスを
持たせることにより、複雑な回路の診断を容易に
行うことができる。
おいて位相の異なる同期信号をもつ回路あるいは
同期信号を直接制御している回路をブロツクに分
割し、それぞれのブロツクに個有のシフトパスを
持たせることにより、複雑な回路の診断を容易に
行うことができる。
図は本発明の一実施例をブロツクで示した図で
ある。 記号の説明：１、２、３は第１、第２、および
第３のブロツク、４は制御回路、５〜７はシフト
レジスタ、８〜１０は組合せ回路、１１〜１７は
AND回路、１８はOR回路、１９〜２１はAND回
路、２２〜２４はNOT回路、２５〜２７，３０
はAND回路、３１は被診断部、a1とa2は同期信
号、ｂはシフトイン信号、ｃはシフトアウト信
号、ｄはシフトモード信号、e1〜e3はブロツク選
択信号をそれぞれあらわしている。
ある。 記号の説明：１、２、３は第１、第２、および
第３のブロツク、４は制御回路、５〜７はシフト
レジスタ、８〜１０は組合せ回路、１１〜１７は
AND回路、１８はOR回路、１９〜２１はAND回
路、２２〜２４はNOT回路、２５〜２７，３０
はAND回路、３１は被診断部、a1とa2は同期信
号、ｂはシフトイン信号、ｃはシフトアウト信
号、ｄはシフトモード信号、e1〜e3はブロツク選
択信号をそれぞれあらわしている。
Claims (1)
- １ 複数の回路と、シフト機能を有するレジスタ
を接続したシフトパスとを有し、同期信号の供給
を受けてデータ処理を行うデータ処理装置におい
て、前記複数の回路が、前記供給される同期信号
の位相の差異および直接制御の有無の少なくとも
一方に従つて、複数の回路ブロツクに相互に論理
的に接続された状態で区分され、前記シフト機能
を有するレジスタを接続したシフトパスが各回路
ブロツク毎に配置され、更に前記複数の回路ブロ
ツクの各シフトパスを選択する制御手段および前
記複数の回路ブロツクのシフトレジスタの内容を
回路ブロツク毎に保持させる制御手段を設けたこ
とを特徴とするデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55153434A JPS5776641A (en) | 1980-10-31 | 1980-10-31 | Data processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55153434A JPS5776641A (en) | 1980-10-31 | 1980-10-31 | Data processor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5776641A JPS5776641A (en) | 1982-05-13 |
| JPS6117021B2 true JPS6117021B2 (ja) | 1986-05-06 |
Family
ID=15562429
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55153434A Granted JPS5776641A (en) | 1980-10-31 | 1980-10-31 | Data processor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5776641A (ja) |
-
1980
- 1980-10-31 JP JP55153434A patent/JPS5776641A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5776641A (en) | 1982-05-13 |
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