JPH05120122A - データ入出力装置 - Google Patents

Abstract

(57)【要約】 【目的】 記憶手段における特定のアドレスを指定する
だけで、そのアドレスを含む周辺アドレスにアクセスす
る。 【構成】 アップダウンカウンタ１１，１２は、アドレ
スバス１３を介して与えられたアドレスを記憶すると共
に、タイミング制御回路１４による制御によりアドレス
をアップ，ダウンする。画像メモリ１５は、アップダウ
ンカウンタ１１，１２に記憶されたアドレスに対応した
アドレスにアクセスする。従って、アップダウンカウン
タ１１，１２によるアドレスがアップ，ダウンすると、
それに応じて画像メモリ１５においてアクセスされるア
ドレスが順次移動する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、記憶アドレスが行列設
定された記憶手段を備え、この記憶手段において指定さ
れたアドレスを含む周辺アドレスに対してアクセスする
データ入出力装置に関する。

【０００２】

【従来の技術】例えば二次元画像を画像処理する場合に
は、画像処理を実行するのに先立って、処理対象となる
画像データを画像入出力装置に一旦記憶することが行わ
れている。この場合、画像入出力装置は記憶アドレスが
行列設定された画像メモリを有し、外部から所定のアド
レスが指定されたときは、そのアドレスにアクセスして
画像データを書込み若しくは読出しするようになってい
る。

【０００３】ここで、図８は、記憶アドレスが行列設定
された画像メモリを模式的に示している。即ち、画像メ
モリ１は、行列配置により二次元的に配列された複数の
メモリセル２から成る。そして、メモリセル２はアドレ
スバス３と図示しないバッファを介して接続されてお
り、アドレスバス３の下位アドレスによりメモリセル２
の行番号を指定し、アドレスバス３の上位アドレスによ
りメモリセル２の列番号を指定するようになっている。
従って、アドレスバス３を通じてアドレスが指定された
ときには、そのアドレスに対応する行列番号のメモリセ
ル２にアクセスすることができる。

【０００４】ところで、画像データとしては、二値化デ
ータと多値化データとがあり、計測或は検査では、二値
化データが一般的に用いられている。この二値化データ
とは、入力された画像データに対して、所定のしきい値
よりも大きいものを１（白に相当），しきい値よりも小
さいものを０（黒に相当）として二値化したものであ
る。従って、画像記憶装置に記憶される１つの単位画像
データに要するメモリ量は１ビットである。

【０００５】また、画像処理方法として、特定の単位画
像データと、この単位画像データのアドレスに隣接した
周辺アドレスに記憶された単位画像データとを比較，処
理する所謂近傍処理と呼ばれる技法が用いられる。つま
り、メモリセル２のアドレスを模式的に示す図９におい
て、特定の単位画像データのアドレスを（ｊ，ｋ）とす
ると、例えば８近傍処理の場合には、（ｊ，ｋ）のアド
レスに記憶された単位画像データと、（ｊ−１，ｋ−
１），（ｊ，ｋ−１），（ｊ＋１，ｋ−１），（ｊ−
１，ｋ），（ｊ＋１，ｋ），（ｊ−１，ｋ＋１），
（ｊ，ｋ＋１），（ｊ＋１，ｋ＋１）の８点のアドレス
に記憶された単位画像データとを画像処理装置において
比較処理するもので、これにより、特定のアドレスに記
憶された単位画像データに対して画像処理を施すことが
できる。

【０００６】

【発明が解決しようとする課題】しかしながら、上記従
来例では、８近傍処理を実行するには、メモリセル２の
特定のアドレスに記憶された単位画像データに対して９
回もアクセスしなければならない。このため、画像処理
装置におけるプログラムのステップ数が増大したり、或
は処理時間の増加を招来してしまうという欠点がある。

【０００７】本発明は上記事情に鑑みてなされたもの
で、その目的は、記憶アドレスが行列設定された記憶手
段に対して指定されたアドレスを含む周辺アドレスに高
速でアクセスすることができるデータ入出力装置を提供
するにある。

【０００８】

【課題を解決するための手段】本発明は、記憶アドレス
が行列設定された記憶手段を備え、この記憶手段におい
て指定されたアドレスを含む周辺アドレスに対してアク
セスするデータ入出力装置であって、指定されたアドレ
スの上位アドレスを記憶するように列アドレス変換手段
を設け、指定されたアドレスの下位アドレスを記憶する
ように行アドレス変換手段を設け、前記列アドレス変換
手段及び行アドレス変換手段に記憶された上位アドレス
及び下位アドレスを前記周辺アドレスに対応させながら
変更すると共にそれらのアドレス変換手段に記憶された
上位アドレス及び下位アドレスにより組合わされたアド
レスに基づいて前記記憶手段にアクセスする制御手段を
設けたものである。

【０００９】

【作用】所定のアドレスを指定すると、そのアドレスの
上位アドレスが列アドレス変換手段に記憶されると共
に、アドレスの下位アドレスが行アドレス変換手段に記
憶される。そして、制御手段は、列アドレス変換手段及
び行アドレス変換手段に記憶された上位アドレス及び下
位アドレスを周辺アドレスに対応させながらシフトアッ
プ若しくはシフトダウンする。これにより、各アドレス
変換手段に記憶された上位アドレス及び下位アドレスに
より組合わされたアドレスは指定されたアドレスを含む
周辺アドレスに対応するので、制御手段は、そのアドレ
スに基づいて記憶手段にアクセスすることができる。

【００１０】

【実施例】以下、本発明の一実施例を図１乃至図７を参
照して説明する。図１は全体の電気的構成を概略的に示
している。この図１において、列アドレス変換手段たる
アップダウンカウンタ１１及び行アドレス変換手段たる
アップダウンカウンタ１２はアドレスバス１３と接続さ
れている。この場合、アドレスバス１３のうちの上位ア
ドレスバス１３ａがアップダウンカウンタ１１と接続さ
れ、下位アドレスバス１３ｂがアップダウンカウンタ１
２と接続されている。

【００１１】アップダウンカウンタ１１，１２は、制御
手段たるタイミング制御回路１４からロード信号ＬＤ，
アップ信号ＵＰ，ダウン信号ＤＷＮを入力するようにな
っており、ロード信号ＬＤを入力したときはアドレスバ
ス１３からアドレスを入力して記憶すると共に、その記
憶したアドレスを記憶手段たる画像メモリ１５に出力す
る。また、アップダウンカウンタ１１，１２は、アップ
信号ＵＰを入力したときは記憶しているアドレスに１を
加算し、ダウン信号ＤＷＮを入力したときは記憶してい
るアドレスから１を減算するようになっている。

【００１２】画像メモリ１５は記憶アドレスが行列設定
されており、タイミング制御回路１４からチップイネー
ブル信号ＣＥを入力したときにはアップダウンカウンタ
１１，１２からのアドレスにアクセスするようになって
いる。また、画像メモリ１５は、タイミング制御回路１
４からアウトイネーブル信号ＯＥを入力したときにはア
クセスされたアドレスに記憶された単位画像データをシ
フトレジスタ１６に出力する。

【００１３】シフトレジスタ１６は、画像メモリ１５か
らの単位画像データを入力して記憶すると共に、タイミ
ング制御回路１４からのクロック信号ＣＫに応じて記憶
している単位画像データをシフトするようになってい
る。また、シフトレジスタ１６は、タイミング制御回路
１４からアウトイネーブル信号ＯＥを入力したときは記
憶している単位画像データをパラレルに変換してデータ
バス１７に出力する。

【００１４】タイミング制御回路１４は、コントロール
バス１８を通じて図示しない外部制御装置から制御信号
を入力するようになっており、それらの制御信号に基づ
いた適宜タイミングでアップダウンカウンタ１１，１
２，画像メモリ１５及びシフトレジスタ１６に制御信号
を出力するようになっている。

【００１５】次に上記構成の作用について説明する。図
２は画像データの読出動作を示している。

【００１６】図２におけるＳ0 タイミングにおいて、外
部制御装置は、読出動作を実行するときはタイミング制
御回路１４にチップイネーブル信号ＣＥを出力する。こ
れにより、タイミング制御回路１４ひいては図１に示す
データ入出力装置が制御対象に設定される。このとき、
外部制御装置は、同時にリード信号ＲＤを出力すると共
に画像メモリ１５において単位画像データの読出対象と
なるアドレス（ｊ，Ｋ）をアドレスバス３に出力する。
これにより、タイミング制御回路１４ひいてはデータ入
出力装置は読出動作実行状態に設定される。

【００１７】Ｓ1 タイミングにおいて、タイミング制御
回路１４は、ロード信号ＬＤをアップダウンカウンタ１
１，１２に出力する。これにより、アドレス（ｊ，ｋ）
における上位アドレス（ｊ）がアップダウンカウンタ１
１に記憶されると共に、下位アドレス（ｋ）がアップダ
ウンカウンタ１２に記憶される。そして、各アップダウ
ンカウンタ１１，１２は、記憶したアドレスを画像メモ
リ１５に出力する。

【００１８】また、タイミング制御回路１４は、上記Ｓ
1 タイミングにおいて、画像メモリ１５にチップイネー
ブル信号ＣＥ及びアウトイネーブル信号ＯＥを出力する
ので、それに応じて画像メモリ１５において上位アドレ
ス及び下位アドレスを組合わせたアドレス（ｊ，ｋ）が
アクセスされると共に（図４参照）、そのアドレス
（ｊ，ｋ）に記憶されている単位画像データがシフトレ
ジスタ１６に出力されてここに記憶される。このとき、
タイミング制御回路１４からシフトレジスタ１６にクロ
ック信号ＣＫが出力されるので、シフトレジスタ１６に
記憶された単位画像データは１ビットシフトされる。

【００１９】Ｓ2 タイミングにおいて、タイミング制御
回路１４は、各アップダウンカウンタ１１，１２にダウ
ン信号を出力する。これにより、アップダウンカウンタ
１１に記憶されたアドレスが（ｊ−１）に変換されると
共に、アップダウンカウンタ１２に記憶されたアドレス
が（ｋ−１）に変換されるので、各アップダウンカウン
タ１１，１２から画像メモリ５に出力されるアドレスは
（ｊ−１，ｋ−１）となる。

【００２０】また、タイミング制御回路１４は、上記Ｓ
2 において、チップイネーブル信号ＣＥ及びアウトイネ
ーブル信号ＯＥを出力するので、画像メモリ１５におい
てアドレス（ｊ−１，ｋ−１）に記憶された単位画像デ
ータがシフトレジスタ１６に出力されてここに記憶され
る。また、タイミング制御回路１４からシフトレジスタ
１６にクロック信号ＣＫが出力されるので、シフトレジ
スタ１６に記憶された単位画像データは１ビットシフト
される。

【００２１】そして、タイミング制御回路１４は、タイ
ミングＳ2 乃至タイミングＳ9 において各アップダウン
カウンタ１１，１２にアップ信号ＵＰ若しくはダウン信
号ＤＷＮを適宜出力するので、それに応じて各アップダ
ウンカウンタ１１，１２に記憶されたアドレスが（ｊ−
１，ｋ−１），（ｊ，ｋ−１），（ｊ＋１，ｋ−１），
（ｊ−１，ｋ），（ｊ＋１，ｋ），（ｊ−１，ｋ＋
１），（ｊ，ｋ＋１），（ｊ＋１，ｋ＋１）と順次変換
される（図４参照）。この結果、画像メモリ１５のアド
レス（ｊ，ｋ）を含む周辺アドレスに記憶された単位画
像データが順次シフトレジスタ１６にシフトされながら
記憶され、Ｓ9 のタイミングでは図６に示すようにシフ
トレジスタ１６に単位画像データ（記憶したタイミング
であるＳ1 乃至Ｓ9 で示す）が記憶されると共にその単
位画像データがパラレルデータバッファ１６ａに転送さ
れる。

【００２２】タイミングＳ10において、タイミング制御
回路１４は、シフトレジスタ１６にアウトイネーブル信
号ＯＥを出力するので、パラレルデータバッファ１６ａ
に転送された画像データがデータバス１７に出力され
る。このとき、タイミング制御回路１４は、画像データ
を出力したことを示すデータアクノリッジ信号ＤＡＣＫ
を外部制御装置に出力する。以上の動作により、読出動
作が実行されて、画像メモリ１５において指定されたア
ドレスを含む周辺アドレスに記憶された画像データが外
部に出力される。

【００２３】一方、図３は画像データの書込動作を示し
ている。この書込動作においては、画像データの流れは
読出動作と逆になる。

【００２４】Ｓ0 タイミングにおいて、外部制御装置
は、チップイネーブル信号ＣＥを出力する。これによ
り、タイミング制御回路１４ひいてはデータ入出力装置
が制御対象に設定される。このとき、外部制御装置は、
同時にライトイネーブル信号ＷＥを出力すると共に、画
像メモリ１５において単位画像データの書込対象となる
アドレス（ｊ，ｋ）をアドレスバス１３に出力する。こ
れにより、タイミング制御回路１４ひいてはデータ入出
力装置は書込可能状態に設定される。

【００２５】Ｓ1 タイミングにおいて、外部制御装置
は、データバス１７に画像データを出力する。これによ
り、図７に示すようにパラレルデータバッファ１６ａか
らシフトレジスタ１６に画像データが転送される。この
とき、タイミング制御回路１４は、データを入力したこ
とを示すデータアクノリッジ信号ＤＡＣＫを外部制御装
置に出力する。

【００２６】Ｓ2 タイミングにおいて、タイミング制御
回路１４は、ロード信号ＬＤを各アップダウンカウンタ
１１，１２に出力する。これにより、各アップダウンカ
ウンタ１１，１２にアドレス（ｊ，ｋ）が記憶されるの
で、画像メモリ１５においてアドレス（ｊ，ｋ）が書込
対象に設定される。

【００２７】一方、タイミング制御回路１４は、上記Ｓ
2 タイミングで画像メモリ１５にチップイネーブル信号
ＣＥ及びライト信号ＷＥを出力するので、シフトレジス
タ１６から出力された単位画像データ（１ビット）が書
込対象に設定されたアドレス（ｊ，ｋ）に記憶される
（図５参照）。このとき、タイミング制御回路１４は、
シフトレジスタ１６にクロック信号ＣＫを出力するの
で、それに応じてシフトレジスタ１６に記憶されている
単位画像データが１ビットシフトされる。

【００２８】そして、Ｓ3 からＳ10タイミングにおい
て、シフトレジスタ１６に記憶されている単位画像デー
タが順次画像メモリ１５に記憶される（図５参照）。以
上の動作により、書込動作においては、指定したアドレ
スを含む周辺アドレスに単位画像データを順次書込むこ
とができる。

【００２９】要するに、上記実施例のものでは、外部か
ら画像メモリ１５の所定のアドレスを１回だけ指定する
ことにより、その指定したアドレスを含む周辺アドレス
に対してアクセスして単位画像データの読出し或は書込
みを連続して実行できるので、特定の画像メモリ１５の
周辺アドレスに全てアクセスしなければならない従来例
と違って、画像データのアクセスを高速で実行すること
ができると共に、データ入出力装置に対するプログラム
命令を簡単化することができる。

【００３０】また、上記実施例の場合、１ビットの単位
画像データが複数揃ったところでパラレルデータとして
一括して出力するので、バスラインの占有時間を短縮し
て実行効率を高めることができる。しかも、画像メモリ
１５において指定されたアドレスを含む周辺アドレスに
アクセスするので、画像処理方法の一例である近傍処理
を実行するにあたって、処理プログラムを作成しやすい
データ構造となっている。

【００３１】尚、上記実施例では、アドレス変換手段と
してアップダウンカウンタ１１，１２を用いたが、例え
ば加減算回路を設け、タイミング制御回路により周辺ア
ドレスに対応するアドレスとなるようにデータを加減算
するようにしてもよい。

【００３２】また、シフトレジスタ１６により１ビット
の単位画像データを一括して送信するのに代えて、マル
チプレクサを用いて画像データをパラレルに変換するよ
うにしてもよい。

【００３３】

【発明の効果】以上説明したように、本発明のデータ入
出力装置によれば、指定されたアドレスを列アドレス変
換手段及び行アドレス変換手段に記憶すると共に、それ
らのアドレス変換手段に記憶されたアドレスを周辺アド
レスに対応させながら変更することにより記憶手段にア
クセスするようにしたので、記憶アドレスが行列設定さ
れた記憶手段に対して指定されたアドレスを含む周辺ア
ドレスに高速でアクセスすることができるという優れた
効果を奏する。

【図面の簡単な説明】

【図１】本発明の一実施例における全体を概略的に示す
ブロック図

【図２】読出動作を示すタイミングチャート

【図３】書込動作を示すタイミングチャート

【図４】読出動作における読出順を示す模式図

【図５】書込動作における書込順を示す模式図

【図６】読出動作におけるシフトレジスタの記憶内容を
示す模式図

【図７】書込動作におけるシフトレジスタの記憶内容を
示す模式図

【図８】従来例を説明するための画像メモリの模式図

【図９】画像メモリにおけるアドレスの配列を示す模式
図

【符号の説明】

１１はアップダウンカウンタ（列アドレス変換手段）、
１２はアップダウンカウンタ（行アドレス変換手段）、
１３はアドレスバス、１４はタイミング制御回路（制御
手段）、１５は画像メモリ（記憶手段）、１７はデータ
バスである。

Claims (1)

【特許請求の範囲】
1. 【請求項１】 記憶アドレスが行列設定された記憶手段
   を備え、この記憶手段において指定されたアドレスを含
   む周辺アドレスに対してアクセスするデータ入出力装置
   であって、指定されたアドレスの上位アドレスを記憶す
   るように設けられた列アドレス変換手段と、指定された
   アドレスの下位アドレスを記憶するように設けられた行
   アドレス変換手段と、前記列アドレス変換手段及び行ア
   ドレス変換手段に記憶された上位アドレス及び下位アド
   レスを前記周辺アドレスに対応させながら変更すると共
   にそれらのアドレス変換手段に記憶された上位アドレス
   及び下位アドレスにより組合わされたアドレスに基づい
   て前記記憶手段にアクセスする制御手段とを備えたこと
   を特徴とするデータ入出力装置。