SU720510A1 - Ассоциативное запоминающее устройство - Google Patents

Description

1

Изобретение относитс  к запоминающим устройствам, и может быть использовано в качестве вычислительного устройства (процессора ) в однопроцессорных или многопроцессорных вычислительных машинах, предназначенных дл  реализации алгоритмов , требующих выполнени  как параллельных операций над группами данных, так и последовательных операций над отдельными данными.

Известно ассоциативное запоминающее устройство, содержащее блоки, предназначенные дл  выполнени  последовательных операций, однотипных групповых операций, а также блок пам ти, предназначенный дл  хранени  обрабатываемой информации 1.

Недостатком этого устройства  вл етс  низка  скорость выполнени  последовательных операций, а также низка  скорость обмена информацией между пам тью, предназначенной дл  хранени  данных, и ассоциативной пам тью, предназначенной дл  параллельной обработки информации.

Наиболее близким техиическим рещением к данному изобретению  вл етс  ассоциативное запоминающее устройство, содержащее реверсивный сдвигающий регистр, усилители , ассоциативный накопитель, подключенный к входному регистру, регистру маски и блоку управлени , соединенному с регистром совпадений 2.

Недостатками этого устройства  вл ютс  низка  скорость выполнени  последовательных операций типа умножени , делени  и т. п., а также низка  скорость обмена информацией между реверсивным сдвигающим регистром и ассоциативным накопителем, и, следовательно, низкое быстродействие при выполнении алгоритмов, в которых эти операции часто используютс .

Другим недостатком устройства  вл етс  избыточность его аппаратуры, поскольку при выполнении указанных алгоритмов блоки устройства обычно не работают одновременно и, следовательно, некоторые общие части их аппаратуры (регистры, входные и выходные усилители и т. п.) можно было реализовать в единственном экземпл ре.

Целью насто щего изобретени   вл етс  увеличение быстродействи  устройства.

Поставленна  цель достигаетс  тем, что ассоциативное запоминающее устройство содержит адресные накопители, логический блок матричного типа и дополнительные регистры, причем входы и выходы запоминающих элементов одноименных разр дов одного из адресных накопителей подключены сооответственно к выходам первого и входам второго дополнительных регистров, входы записи и выходы считывани  запоминающих элементов ассоциативного накопител  соединены соответственно с выходами и входами одноименных запоминающих элементов адресных накопителей, входы логического блока матричного типа подключены к выходам регистра совпадений и входного регистра, выходы считывани  запоминающих элементов одноименных разр дов ассоциативного накопител  соединены со входами третьего дополнительного регистра. На фиг. 1 изображена структурна  схема предложенного устройства, на фиг. 2 - структура устройства, реализованного на фиг. 3 - логическа  структура части устройства , реализованной в одной интегральной схеме. Устройство (см. фиг. 1) содержит ассоциативный накопитель 1, соединенный с блоком управлени  2 и регистром совпадений 3, состо щий из запоминающих элементов 4, входной регистр 5, регистр маски 6 с выходом 7, адресный накопитель 8, Состо щий из запоминающих элементов 9, пер)вый дополнительный регистр 10, служащий дл  ввода информации, второй дополнительный регистр 11, предназначенный дл  вывода информации, адресные накопители 12, состо щие из запоминающих элементов 13, третий дополнительный регистр 14, служащий дл  вывода данных, логический блок матричного типа 15. Запоминающие элементы 4, 9 и 13 соответственно накопителей 1, 8 и 12 образуют пр моугольные матрицы одинаковой размерности {с равным числом строк и столбцов соответственно). Входы и выходы запоминающих элементов 9 одноименных разр дов накопител  8 подключены соответственно к выходам регистра 10 и входам регистра 11. Входы записи и выходы считывани  запоминающих элементов 4 накопител  1 соединены соответственно с выходами и входами одноименных запоминающих элементов 9 и 13 накопителей 8 и 12. Входы блока 15 подключены к выходам регистров 3 и 5. Выходы считывани  запоминающих элементов 4 одноименных разр дов накопител  1 соединены со входами регистра 14. Описанное устройство может быть использовано в качестве процессора в однопроцессорных или многопроцессорных вычислительных машинах дл  выполнени  как пользовательских, так и системных программ. Рассмотрим каким образом в устройстве выполн ютс  пользовательские программы. Устройство работает следующим образом. В начале работы в устройство вводитс  программа, подлежаща  выполнению. Ввод программы осуществл етс  с помощью накопител  8 последовательно по словам и параллельно по разр дам. После заполнени  накопител  8, его содержимое переписываетс  в соответствующий накопитель 12 за один такт работы устройства. После частичного или полного заполнени  информацией накопителей 12 начинаетс  выполнение программы . Дл  этого содержимое одного из накопителей 12 (например, первого сверху накопител ) переписываетс  в накопитель 1. При выполнении последовательного считывани  команд программы из накопител  1 в регистр 14 в нем производитс  декодирование некоторой части считанной команды с целью определени ,  вл етс  ли она параллельной операцией над группой данных или последовательной операцией над парой данных. В первом случае ее исполнение поручаетс  накопителю 1, во втором - блоку 15. Обработка какой-либо части программы в устройстве совмещаетс  во времени с вводом в него или выводом из него другой части программы с помощью накопител  8. Пссле окончани  вывода информации из накопител  8 в какое-либо внешнее устройство , в накопитель 8 может быть переписано содержимое соответствующего накопител  12. Выполнение параллельных операций в накопителе 1 осуществл етс  с помощью микрокоманд сравнени  содержимого всех строк накопител  1 с содержимым регистра 5 и микрокоманд записи в группы совпавших строк содержимого регистра 5 в разр дах, определ емых регистром маски 6. Результат сравнени  фиксируетс  регистром совпадений 3. Реализаци  устройств, аналогичных описанному достаточно трудоемка. Однако матрична  структура основных блоков устройства (15, накопителей 1, 8 и 12) облегчает его реализацию с помощью технологии интегральных схем. Матрицы основных блоков описанного устройства расчлен ютс  на одинаковые подматрицы меньшей размерности , причем св занные между собой подматрицы разных блоков помещаютс  внутри одной интегральной схемы. Такой способ разбиени  устройства на части позвол ет повысить технологичность его изготовлени  на базе интегральных схем, поскольку удаетс  построить основную часть его оборудовани  на одинаковых интегральных схемах и реализовать широкий канал св зи между основными блоками устройства внутри кристаллов, методами технологии интегральных схем.

Кроме этого по вл етс  возможность сократить общее количество внешних выводов с каждой интегральной схемы и реализовать некоторые логические схемы, общие дл  разных блоков, в единственном экземпл ре . В результате этого устройство может быть реализовано в виде пр моугольной матрицы 16 (см. фиг. 2) из одинаковых интегральных схем 17, соединенных с блоком управлени  2 и группой регистров 18, в состав которой вход т регистры 5, 6, 10, 11 и 14,

Отдельна  интегральна  схема 17 (см. фиг. 3) содержит дешифратор адреса 19, часть блока 15, запоминающие элементы 4, 9, 13 накопителей 1, 8 и 12.

Максимальное количество запоминающих элементов, помещенных внутри отдельной интегральной схемы, определ етс  максимально допустимым на сегодн щний день уровнем интеграции и максимально допустимым количеством внешних выводов из интегральной схемы.

Таким образом описанное устройство обеспечивает более высокое по сравнению с известными быстродействие, которое достигаетс  ускоренным выполнением последовательных операций типа умножение в блоке 15 за счет совмещени  во времени процессов ввода-вывода программы и ее обработки в устройстве за счет ускорени  переписи обрабатываемых массивов информации из адресных накопителей в ассоциативный .

Claims (2)

1.Энслоу Ф. Г. Мультипроцессорные системы и параллельные вычислени . М., «Мир, с. 299 - 309.

2.Авторское свидетельство СССР

№ 524226, кл. G 11 С 15/00, 1974 (прототип).