JPH0523013Y2 - - Google Patents
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- JPH0523013Y2 JPH0523013Y2 JP1986104391U JP10439186U JPH0523013Y2 JP H0523013 Y2 JPH0523013 Y2 JP H0523013Y2 JP 1986104391 U JP1986104391 U JP 1986104391U JP 10439186 U JP10439186 U JP 10439186U JP H0523013 Y2 JPH0523013 Y2 JP H0523013Y2
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- signal
- thinned
- circuit
- thinning
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- 238000010586 diagram Methods 0.000 description 7
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 4
- 101100524639 Toxoplasma gondii ROM3 gene Proteins 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000003786 synthesis reaction Methods 0.000 description 1
Description
【考案の詳細な説明】
〔産業上の利用分野〕
本考案は構成の複雑化を招かないで処理の高速
化を図つた画像縮小装置に関する。
化を図つた画像縮小装置に関する。
従来の画像縮小装置として、例えば、特開昭57
−85161号公報に示されるものがある。この画像
縮小装置は縮小前の画像データを入力する第１の
シフトレジスタと、縮小後の画像のデータを入力
する第２のシフトレジスタを有し、第１のシフト
レジスタのシフトクロツクC1と第２のシフトレ
ジスタのシフトクロツクC2の比C2／C1を縮小率
に応じた値にすることにより第１のシフトレジス
タのデータのビツトを間引いて第２のシフトレジ
スタへ入力させている。
−85161号公報に示されるものがある。この画像
縮小装置は縮小前の画像データを入力する第１の
シフトレジスタと、縮小後の画像のデータを入力
する第２のシフトレジスタを有し、第１のシフト
レジスタのシフトクロツクC1と第２のシフトレ
ジスタのシフトクロツクC2の比C2／C1を縮小率
に応じた値にすることにより第１のシフトレジス
タのデータのビツトを間引いて第２のシフトレジ
スタへ入力させている。
しかし、従来の画像縮小装置によれば、シフト
レジスタに入力したデータの各ビツトをシフトさ
せて画像の縮小を行つているため、処理時間の高
速化に限界があるという不都合がある。一方、複
数の第１および第２のシフトレジスタを並列に配
置して並列処理を行つて高速化を図ろうとする
と、構成が複雑化する不都合が生じる。
レジスタに入力したデータの各ビツトをシフトさ
せて画像の縮小を行つているため、処理時間の高
速化に限界があるという不都合がある。一方、複
数の第１および第２のシフトレジスタを並列に配
置して並列処理を行つて高速化を図ろうとする
と、構成が複雑化する不都合が生じる。
本考案は上記に鑑みてなされたものであり、構
成の複雑化を招かないで、画像の縮小処理の高速
化を図るため、縮小率に応じて画像データのビツ
トを間引いて画像を縮小する画像縮小装置におい
て、 前記縮小率に応じて間引かれるビツトを予め定
めた各縮小率に対して１つのビツト間引き信号を
記憶する記憶手段と、 前記ビツト間引き信号に基づいて複数ビツト同
時に入力された前記画像データから所定のビツト
を抜き取り、抜き取られたビツトの間隔をつめた
各縮小率に対して一定長の間引き画像信号を複数
ビツト同時に出力する間引き手段と、 前記間引き画像信号のビツト数を順次加算し、
加算値が所定のビツト数に達したときキヤリー信
号を発生する加算手段と、 前記加算値を次に間引かれる間引き画像信号の
シフト量として出力するシフト量発生手段と、 前記シフト量に基づいて前記間引き画像信号を
シフトさせるシフト手段と、 前記キヤラー信号が発生したとき、前記加算値
に等しいビツト数だけ前記間引き画像信号中の上
位のビツトをオーバーフロービツトとして格納す
る格納手段と、 前記シフト手段によつてシフトされた前記間引
き画像信号と、前記格納手段に格納された前記オ
ーバーフロービツトを入力し、前記所定のビツト
単位数の縮小画像信号を発生する縮小画像信号発
生手段を備えたことを特徴とする画像縮小装置を
提供するものである。
成の複雑化を招かないで、画像の縮小処理の高速
化を図るため、縮小率に応じて画像データのビツ
トを間引いて画像を縮小する画像縮小装置におい
て、 前記縮小率に応じて間引かれるビツトを予め定
めた各縮小率に対して１つのビツト間引き信号を
記憶する記憶手段と、 前記ビツト間引き信号に基づいて複数ビツト同
時に入力された前記画像データから所定のビツト
を抜き取り、抜き取られたビツトの間隔をつめた
各縮小率に対して一定長の間引き画像信号を複数
ビツト同時に出力する間引き手段と、 前記間引き画像信号のビツト数を順次加算し、
加算値が所定のビツト数に達したときキヤリー信
号を発生する加算手段と、 前記加算値を次に間引かれる間引き画像信号の
シフト量として出力するシフト量発生手段と、 前記シフト量に基づいて前記間引き画像信号を
シフトさせるシフト手段と、 前記キヤラー信号が発生したとき、前記加算値
に等しいビツト数だけ前記間引き画像信号中の上
位のビツトをオーバーフロービツトとして格納す
る格納手段と、 前記シフト手段によつてシフトされた前記間引
き画像信号と、前記格納手段に格納された前記オ
ーバーフロービツトを入力し、前記所定のビツト
単位数の縮小画像信号を発生する縮小画像信号発
生手段を備えたことを特徴とする画像縮小装置を
提供するものである。
以下、本考案による画像縮小装置を詳細に説明
する。
する。
第１図は本考案の一実施例を示し、縮小前の１
ワード（16ビツト）の画像データを蓄えるデータ
レジスタ１と、データレジスタ１の画像データを
後述する間引き信号によつて間引きする間引きゲ
ート回路２と、間引きゲート回路２に間引き信号
を供給するROM３と、ROM３に縮小率に応じ
た縮小率信号を出力する縮小率レジスタ４および
アドレスを順次＋１した計数値を与えるアドレス
カウンタ５より成るアドレス信号発生回路４５を
有する。
ワード（16ビツト）の画像データを蓄えるデータ
レジスタ１と、データレジスタ１の画像データを
後述する間引き信号によつて間引きする間引きゲ
ート回路２と、間引きゲート回路２に間引き信号
を供給するROM３と、ROM３に縮小率に応じ
た縮小率信号を出力する縮小率レジスタ４および
アドレスを順次＋１した計数値を与えるアドレス
カウンタ５より成るアドレス信号発生回路４５を
有する。
第２図は間引きゲート回路２、ROM３、およ
びアドレス信号発生回路４５を示す。間引きゲー
ト回路２は画像データの前半ビツトD0〜D7と後
半ビツトD8〜D15をそれぞれ入力して所定のビツ
トを間引かれた間引き画像データを出力する２つ
のゲート（例えば、PAL20L8）２０，２１と、
間引き画像データR0〜R7を出力するORゲート２
２を有する。一方、アドレス信号発生回路４５に
おいて、縮小率レジスタ４は８ビツトによつて上
位アドレスを指定し、アドレスカウンタ５は５ビ
ツトによつて下位アドレスを指定して後述する間
引きデータを循環させる。即ち、縮小率レジスタ
４は28＝256によつて1/256＝0.4％きざみの縮小
率を指定することができ、ROM３は指定された
縮小率に対応した領域に縮小率に応じた間引きデ
ータを有する。例えば、16ワード（256ビツト）
を70％に縮小するとき、 256×0.7＝179.2≒180 となるから、256ビツトは180ビツトに間引くこと
になる。この場合、縮小率レジスタ４に70％を設
定してROM３の領域（アドレス）を指定する
と、その領域には、アドレスカウンタ５によつて
順次アドレスされる25＝32の間引きデータ〔６，
５，６，５，６，６，６，５，６，５，６，５，
６，６，６，５，６，５，６，５，６，６，６，
５，６，５，６，５，６，６，６，５〕が記憶さ
れている。この間引きデータは１ワードの前後半
の８ビツトをそれぞれ何ビツトにして出力するか
を示すものであり、前述のデータは８ビツトを６
ビツトあるいは５ビツトにすることを示す。この
間引きデータのアドレツシングによつてROM３
は対応する４ビツトの間引き信号をROM出力と
して発生する。
びアドレス信号発生回路４５を示す。間引きゲー
ト回路２は画像データの前半ビツトD0〜D7と後
半ビツトD8〜D15をそれぞれ入力して所定のビツ
トを間引かれた間引き画像データを出力する２つ
のゲート（例えば、PAL20L8）２０，２１と、
間引き画像データR0〜R7を出力するORゲート２
２を有する。一方、アドレス信号発生回路４５に
おいて、縮小率レジスタ４は８ビツトによつて上
位アドレスを指定し、アドレスカウンタ５は５ビ
ツトによつて下位アドレスを指定して後述する間
引きデータを循環させる。即ち、縮小率レジスタ
４は28＝256によつて1/256＝0.4％きざみの縮小
率を指定することができ、ROM３は指定された
縮小率に対応した領域に縮小率に応じた間引きデ
ータを有する。例えば、16ワード（256ビツト）
を70％に縮小するとき、 256×0.7＝179.2≒180 となるから、256ビツトは180ビツトに間引くこと
になる。この場合、縮小率レジスタ４に70％を設
定してROM３の領域（アドレス）を指定する
と、その領域には、アドレスカウンタ５によつて
順次アドレスされる25＝32の間引きデータ〔６，
５，６，５，６，６，６，５，６，５，６，５，
６，６，６，５，６，５，６，５，６，６，６，
５，６，５，６，５，６，６，６，５〕が記憶さ
れている。この間引きデータは１ワードの前後半
の８ビツトをそれぞれ何ビツトにして出力するか
を示すものであり、前述のデータは８ビツトを６
ビツトあるいは５ビツトにすることを示す。この
間引きデータのアドレツシングによつてROM３
は対応する４ビツトの間引き信号をROM出力と
して発生する。
第３図はROM出力とゲート２０，２１の間引
き画像データのR0〜R7の関係を示す。これによ
ると、ROM３のアドレツシングによつて間引き
データが特定されると、抜き取りビツト数が定ま
り、抜き取りビツト数に応じたROM出力S0〜S3
が間引き信号として間引きゲート回路２に与えら
れる。
き画像データのR0〜R7の関係を示す。これによ
ると、ROM３のアドレツシングによつて間引き
データが特定されると、抜き取りビツト数が定ま
り、抜き取りビツト数に応じたROM出力S0〜S3
が間引き信号として間引きゲート回路２に与えら
れる。
再び第１図において説明するに、前述した構成
に加えて間引き画像データを先行する間引き画像
データの間引きビツト数に応じたビツト数だけシ
フトさせるバレルシフタ回路６と、間引き画像デ
ータを合成して縮小後の画像データを発生するマ
ージ回路８と、間引き画像データの合成時に１ワ
ード（16ビツト）以上になつたときオーバフロー
するビツトを蓄えるバツフアレジスタ回路７と、
バレルシフタ回路６にシフト号を与える演算回路
９と、バツフアレジスタ回路７およびマージ回路
８への間引き画像データの入力を制御するマージ
マスク回路１１が設けられている。
に加えて間引き画像データを先行する間引き画像
データの間引きビツト数に応じたビツト数だけシ
フトさせるバレルシフタ回路６と、間引き画像デ
ータを合成して縮小後の画像データを発生するマ
ージ回路８と、間引き画像データの合成時に１ワ
ード（16ビツト）以上になつたときオーバフロー
するビツトを蓄えるバツフアレジスタ回路７と、
バレルシフタ回路６にシフト号を与える演算回路
９と、バツフアレジスタ回路７およびマージ回路
８への間引き画像データの入力を制御するマージ
マスク回路１１が設けられている。
第４図は演算回路９を示し、ROM３の間引き
信号によつて定まつた抜き出しビツト数に加算す
る加算器９１と、加算器９１の加算値に基づいて
シフト信号を出力する演算レジスタ９０を有し、
加算器９１の加算結果によつてマージマスク回路
を構成するマスク発生ROM１１は後述するマス
クパターン信号を発生する。
信号によつて定まつた抜き出しビツト数に加算す
る加算器９１と、加算器９１の加算値に基づいて
シフト信号を出力する演算レジスタ９０を有し、
加算器９１の加算結果によつてマージマスク回路
を構成するマスク発生ROM１１は後述するマス
クパターン信号を発生する。
第５図はバツフアレジスタ回路７とマージ回路
８を示し、バツフアレジスタ回路７はマスク発生
ROM１１のマスクパターン信号の反転信号とバ
レルシフタ回路６によつてシフトされた間引き画
像データのアンド信号を入力する16個のフリツプ
フロツプより構成され、マージ回路８はマスク発
生ROM１１のマスクパターン信号とバレルシフ
タ回路６によつてシフトされた間引き画像データ
のアンド信号、バツフアレジスタ回路７のセツト
信号、およびマージ回路８のセツト信号を入力と
する３入力OR回路の出力を入力とする16個のフ
リツプフロツプより構成されている。
８を示し、バツフアレジスタ回路７はマスク発生
ROM１１のマスクパターン信号の反転信号とバ
レルシフタ回路６によつてシフトされた間引き画
像データのアンド信号を入力する16個のフリツプ
フロツプより構成され、マージ回路８はマスク発
生ROM１１のマスクパターン信号とバレルシフ
タ回路６によつてシフトされた間引き画像データ
のアンド信号、バツフアレジスタ回路７のセツト
信号、およびマージ回路８のセツト信号を入力と
する３入力OR回路の出力を入力とする16個のフ
リツプフロツプより構成されている。
第６図はマスク発生ROM１１の出力するマス
クパターン信号を示す。マスク発生ROM１１は
３状態出力発生ROMであり、第４図の加算器９
１のキヤリー信号が接続されたチツプセレクト端
子CSが「０」のときプルアツプ抵抗により「１」
を出力し、キヤリー端子CSに「１」を入力したと
き、加算器９１の加算値Ｏ〜Ｆに応じてD0〜D15
のマスクパターン信号を出力する。
クパターン信号を示す。マスク発生ROM１１は
３状態出力発生ROMであり、第４図の加算器９
１のキヤリー信号が接続されたチツプセレクト端
子CSが「０」のときプルアツプ抵抗により「１」
を出力し、キヤリー端子CSに「１」を入力したと
き、加算器９１の加算値Ｏ〜Ｆに応じてD0〜D15
のマスクパターン信号を出力する。
以上の構成において、第７図および第８図に基
づいて操作を説明する。
づいて操作を説明する。
まず、縮小率レジスタ４に、例えば、70％の縮
小率をセツトし、アドレスカウンタ５、演算レジ
スタ９０、マージ回路８のクリア端子CLにクリ
ア信号を与えてそれぞれクリアする。
小率をセツトし、アドレスカウンタ５、演算レジ
スタ９０、マージ回路８のクリア端子CLにクリ
ア信号を与えてそれぞれクリアする。
次に、データレジスタ１に１ワード（16ビツ
ト）ロードし、縮小率レジスタ４のアドレスカウ
ンタ５のアドレス信号によつてROM３をアドレ
スすると、前述した間引きデータ「６」に対応し
たROM出力が発生する。即ち、抜き取りビツト
数「２」であるため、４ビツトのROM出力
「0010」がゲート２０に与えられる（第３図）。こ
のROM出力によつてゲート２０はオリジナルデ
ータＤからD3およびD7を間引いた間引きゲート
信号Ｇを出力する（第７図、以下同じ）。この時
点では、まだ、加算器９１の加算値は演算レジス
タ９０に入力していないため、演算レジスタ９０
のセツト値は「０」であるため、シフト量「０」
「０」のバレルシフタ信号B1がキヤリー「１」に
よるマスク発生ROM１１の「１」によつてアン
ド回路を経てマージ回路信号M1としてマージ回
路８にセツトされる。アドレスカウンタ５が＋１
すると、次の間引きデータ「５」、即ち、抜き取
りビツト数「３」に対応したROM出力「1011」
がゲート２１に与えられる。このROM出力によ
つてゲート２１は間引いた間引き信号Ｇを出力す
る。このとき、加算器９１の加算値は11である
が、演算レジスタ９０のセツト値は６であるた
め、バレルシフタ回路６によつて６ビツトシフト
されたバレルシフタ信号B2となり、そのままマ
ージ回路信号M2としてマージ回路８にセツトさ
れる。同時に、マージ回路８の１〜６のビツト信
号はバレルシフタ信号B2の対応するビツトの
「０」と論理和を採られて再びマージ回路８にセ
ツトされる。再び、アドレスカウンタ５が＋１す
ると、次の間引きデータ「６」、即ち、抜き取り
ビツト数「２」に対応したROM出力「0010」が
ゲート２０に与えられる。これより先にデータレ
ジスタ１には第２ワードが入力されており、ゲー
ト２０はその前半の８ビツトD0′〜D7′のオリジナ
ルデータＤのD3′，D7′の２ビツトを間引いた間引
きゲート信号Ｇを出力する。このとき、加算器９
１はキヤリーを発生しており、かつ、加算値は
「６」の加算により「１」（16進法）であるため、
マスク発生ROM１１はD0〜D15（０，１，１，…
…１）のマスクパターンを発生する。間引きゲー
ト信号Ｇは演算レジスタ９０のセツト値１１によ
つて11ビツトシフトしたバレルシフタ信号B3（従
つて、D6′はD0のビツト位置にある）としてマー
ジ回路８に入力し、既にマージ回路８にセツトさ
れている信号と合成されてマージ回路信号M3と
なる。ここで、バレルシフタ信号B3のLSBビツ
トであるD6′は前述のマスクパターン信号の「０」
によつてバレルシフタ回路７に入力してバツフア
レジスタ回路信号BRとなる。このとき、マージ
回路８マージ回路信号M3は16ビツトより成る１
ワードに合成されたことになり、クリアされて所
定のメモリに蓄えられる。更に、アドレスカウン
タ５が＋１すると、次の間引きデータ「５」、即
ち、抜き取りビツト数「３」に対応したROM出
力「1011」がゲート２１に与えられる。このと
き、加算器９１の加算値は「６」であるが、演算
レジスタ９０は「１」がセツトされているため、
２ワード目の後半バイトＤからD2′，D10′，
D15′を間引かれた間引きゲート信号Ｇはバレルシ
フタ回路６によつて１ビツトシフトされたバレル
シフタ信号B4となる。ここで、加算器９１のキ
ヤリーはクリアされているため、マスク発生
ROM１１の出力は「１」となつており、アンド
回路を通過したバレルシフタ信号B4とバツフア
レジスタ回路信号BRの論理和を採られた信号が
マージ回路８にマージ回路信号M4としてセツト
される。このようにして、前述した70％の縮小率
に対応した32個の間引きデータが循環してアドレ
ツシングされ、その間引きドツト数に基づいた間
引き処理が繰り返される。この処理の繰り返しに
よつて画像データの全ワードについて縮小が行わ
れる。
ト）ロードし、縮小率レジスタ４のアドレスカウ
ンタ５のアドレス信号によつてROM３をアドレ
スすると、前述した間引きデータ「６」に対応し
たROM出力が発生する。即ち、抜き取りビツト
数「２」であるため、４ビツトのROM出力
「0010」がゲート２０に与えられる（第３図）。こ
のROM出力によつてゲート２０はオリジナルデ
ータＤからD3およびD7を間引いた間引きゲート
信号Ｇを出力する（第７図、以下同じ）。この時
点では、まだ、加算器９１の加算値は演算レジス
タ９０に入力していないため、演算レジスタ９０
のセツト値は「０」であるため、シフト量「０」
「０」のバレルシフタ信号B1がキヤリー「１」に
よるマスク発生ROM１１の「１」によつてアン
ド回路を経てマージ回路信号M1としてマージ回
路８にセツトされる。アドレスカウンタ５が＋１
すると、次の間引きデータ「５」、即ち、抜き取
りビツト数「３」に対応したROM出力「1011」
がゲート２１に与えられる。このROM出力によ
つてゲート２１は間引いた間引き信号Ｇを出力す
る。このとき、加算器９１の加算値は11である
が、演算レジスタ９０のセツト値は６であるた
め、バレルシフタ回路６によつて６ビツトシフト
されたバレルシフタ信号B2となり、そのままマ
ージ回路信号M2としてマージ回路８にセツトさ
れる。同時に、マージ回路８の１〜６のビツト信
号はバレルシフタ信号B2の対応するビツトの
「０」と論理和を採られて再びマージ回路８にセ
ツトされる。再び、アドレスカウンタ５が＋１す
ると、次の間引きデータ「６」、即ち、抜き取り
ビツト数「２」に対応したROM出力「0010」が
ゲート２０に与えられる。これより先にデータレ
ジスタ１には第２ワードが入力されており、ゲー
ト２０はその前半の８ビツトD0′〜D7′のオリジナ
ルデータＤのD3′，D7′の２ビツトを間引いた間引
きゲート信号Ｇを出力する。このとき、加算器９
１はキヤリーを発生しており、かつ、加算値は
「６」の加算により「１」（16進法）であるため、
マスク発生ROM１１はD0〜D15（０，１，１，…
…１）のマスクパターンを発生する。間引きゲー
ト信号Ｇは演算レジスタ９０のセツト値１１によ
つて11ビツトシフトしたバレルシフタ信号B3（従
つて、D6′はD0のビツト位置にある）としてマー
ジ回路８に入力し、既にマージ回路８にセツトさ
れている信号と合成されてマージ回路信号M3と
なる。ここで、バレルシフタ信号B3のLSBビツ
トであるD6′は前述のマスクパターン信号の「０」
によつてバレルシフタ回路７に入力してバツフア
レジスタ回路信号BRとなる。このとき、マージ
回路８マージ回路信号M3は16ビツトより成る１
ワードに合成されたことになり、クリアされて所
定のメモリに蓄えられる。更に、アドレスカウン
タ５が＋１すると、次の間引きデータ「５」、即
ち、抜き取りビツト数「３」に対応したROM出
力「1011」がゲート２１に与えられる。このと
き、加算器９１の加算値は「６」であるが、演算
レジスタ９０は「１」がセツトされているため、
２ワード目の後半バイトＤからD2′，D10′，
D15′を間引かれた間引きゲート信号Ｇはバレルシ
フタ回路６によつて１ビツトシフトされたバレル
シフタ信号B4となる。ここで、加算器９１のキ
ヤリーはクリアされているため、マスク発生
ROM１１の出力は「１」となつており、アンド
回路を通過したバレルシフタ信号B4とバツフア
レジスタ回路信号BRの論理和を採られた信号が
マージ回路８にマージ回路信号M4としてセツト
される。このようにして、前述した70％の縮小率
に対応した32個の間引きデータが循環してアドレ
ツシングされ、その間引きドツト数に基づいた間
引き処理が繰り返される。この処理の繰り返しに
よつて画像データの全ワードについて縮小が行わ
れる。
以上説明した通り、本考案の画像縮小装置によ
れば、縮小率に応じたビツト間引き信号によつて
画像データを間引き、間引かれた画像データの間
引きビツト間隔を順次圧縮してからシフト操作に
よつてシリアル信号にしたため、構成の複雑化を
招かないで、画像の縮小処理の高速化を図ること
ができる。
れば、縮小率に応じたビツト間引き信号によつて
画像データを間引き、間引かれた画像データの間
引きビツト間隔を順次圧縮してからシフト操作に
よつてシリアル信号にしたため、構成の複雑化を
招かないで、画像の縮小処理の高速化を図ること
ができる。
第１図は本考案の一実施例を示すブロツク図。
第２図は間引きゲート回路および間引き信号発生
ROMを示すブロツク図。第３図は間引きゲート
数と間引き信号の関係を示す説明図。第４図はシ
フト量を演算する演算回路を示すブロツク図。第
５図はバツフアレジスタ回路とマージ回路を示す
ブロツク図。第６図はマスクパターンを示す説明
図。第７図は本考案の操作におけるビツトの間引
きおよびシフトを示す説明図。第８図は本考案の
操作を示すフローチヤート図。 符号の説明、１……データレジスタ、２……間
引きゲート回路、３……ROM、４……縮小率レ
ジスタ、５……アドレスカウンタ、６……バレル
シフタ回路、７……バツフアレジスタ回路、８…
…マージ回路、９……演算回路、２０，２１……
間引きゲート、４５……アドレス信号発生回路。
第２図は間引きゲート回路および間引き信号発生
ROMを示すブロツク図。第３図は間引きゲート
数と間引き信号の関係を示す説明図。第４図はシ
フト量を演算する演算回路を示すブロツク図。第
５図はバツフアレジスタ回路とマージ回路を示す
ブロツク図。第６図はマスクパターンを示す説明
図。第７図は本考案の操作におけるビツトの間引
きおよびシフトを示す説明図。第８図は本考案の
操作を示すフローチヤート図。 符号の説明、１……データレジスタ、２……間
引きゲート回路、３……ROM、４……縮小率レ
ジスタ、５……アドレスカウンタ、６……バレル
シフタ回路、７……バツフアレジスタ回路、８…
…マージ回路、９……演算回路、２０，２１……
間引きゲート、４５……アドレス信号発生回路。
Claims (1)
- 【実用新案登録請求の範囲】 縮小率に応じて画像データのビツトを間引いて
画像を縮小する画像縮小装置において、 前記縮小率に応じて間引かれるビツトを予め定
めた各縮小率に対して１つのビツト間引き信号を
記憶する記憶手段と、 前記ビツト間引き信号に基づいて複数ビツト同
時に入力された前記画像データから所定のビツト
を抜き取り、抜き取られたビツトの間隔をつめた
各縮小率に対して一定長の間引き画像信号を複数
ビツト同時に出力する間引き手段と、 前記間引き画像信号のビツト数を順次加算し、
加算値が所定のビツト数に達したときキヤリー信
号を発生する加算手段と、 前記加算値を次に間引かれる間引き画像信号の
シフト量として出力するシフト量発生手段と、 前記シフト量に基づいて前記間引き画像信号を
シフトさせるシフト手段と、 前記キヤリー信号が発生したとき、前記加算値
に等しいビツト数だけ前記間引き画像信号中の上
位のビツトをオーバーフロービツトとして格納す
る格納手段と、 前記シフト手段によつてシフトされた前記間引
き画像信号と、前記格納手段に格納された前記オ
ーバーフロービツトを入力し、前記キヤリー信号
に基づいて前記所定のビツト数単位の縮小画像信
号を発生する縮小画像信号発生手段を備えたこと
を特徴とする画像縮小装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1986104391U JPH0523013Y2 (ja) | 1986-07-08 | 1986-07-08 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1986104391U JPH0523013Y2 (ja) | 1986-07-08 | 1986-07-08 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6310667U JPS6310667U (ja) | 1988-01-23 |
| JPH0523013Y2 true JPH0523013Y2 (ja) | 1993-06-14 |
Family
ID=30977842
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1986104391U Expired - Lifetime JPH0523013Y2 (ja) | 1986-07-08 | 1986-07-08 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0523013Y2 (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52117510A (en) * | 1976-03-30 | 1977-10-03 | Canon Inc | Signal conversion unit |
| JPS59216368A (ja) * | 1983-05-24 | 1984-12-06 | Canon Inc | 画像処理装置 |
| JPS6134678A (ja) * | 1984-07-27 | 1986-02-18 | Matsushita Electric Ind Co Ltd | 画像の拡大縮小装置 |
-
1986
- 1986-07-08 JP JP1986104391U patent/JPH0523013Y2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52117510A (en) * | 1976-03-30 | 1977-10-03 | Canon Inc | Signal conversion unit |
| JPS59216368A (ja) * | 1983-05-24 | 1984-12-06 | Canon Inc | 画像処理装置 |
| JPS6134678A (ja) * | 1984-07-27 | 1986-02-18 | Matsushita Electric Ind Co Ltd | 画像の拡大縮小装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6310667U (ja) | 1988-01-23 |
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