JPH08123683A - 並列プロセツサ装置 - Google Patents
並列プロセツサ装置Info
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- JPH08123683A JPH08123683A JP6287509A JP28750994A JPH08123683A JP H08123683 A JPH08123683 A JP H08123683A JP 6287509 A JP6287509 A JP 6287509A JP 28750994 A JP28750994 A JP 28750994A JP H08123683 A JPH08123683 A JP H08123683A
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8007—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors single instruction multiple data [SIMD] multiprocessors
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Abstract
(57)【要約】
【目的】本発明は、並列プロセツサ装置において、シリ
アルデータを所定単位でパラレルデータに変換して並列
に処理した後シリアルデータとして出力する際に、高速
なクロツク信号を必要とせずにデータを任意に飛び飛び
に処理して出力する。 【構成】データ入力レジスタへのデータ書き込み番地を
制御する第１のポインタモード制御手段（２１）を設
け、第１のデータをデータ入力レジスタに入力する際の
第１のデータの個数と間隔を制御するようにした。
アルデータを所定単位でパラレルデータに変換して並列
に処理した後シリアルデータとして出力する際に、高速
なクロツク信号を必要とせずにデータを任意に飛び飛び
に処理して出力する。 【構成】データ入力レジスタへのデータ書き込み番地を
制御する第１のポインタモード制御手段（２１）を設
け、第１のデータをデータ入力レジスタに入力する際の
第１のデータの個数と間隔を制御するようにした。
Description
【０００１】
【目次】以下の順序で本発明を説明する。 産業上の利用分野 従来の技術（図１０〜図１９） 発明が解決しようとする課題（図１０、図１４及び図１
５） 課題を解決するための手段（図１、図５、図７及び図１
０） 作用（図１、図５、図７及び図１０） 実施例（図１〜図１０） 発明の効果
５） 課題を解決するための手段（図１、図５、図７及び図１
０） 作用（図１、図５、図７及び図１０） 実施例（図１〜図１０） 発明の効果
【０００２】
【産業上の利用分野】本発明は並列プロセツサ装置に関
し、例えば映像信号のデイジタル処理に用いられる並列
プロセツサに関するものである。
し、例えば映像信号のデイジタル処理に用いられる並列
プロセツサに関するものである。
【０００３】
【従来の技術】従来、画像データに対する信号処理の分
野においては、１枚の画像を構成する全ての画素に対し
て同様の演算処理を施すことが多い。多くのデータに対
して同様の演算処理を高速に実行するために、ＳＩＭＤ
（Single Instruction Multiple Data stream （単一命
令複数データ））型アーキテクチヤが提案され、画像信
号処理に限らず広い分野で利用されている。ＳＩＭＤ型
アーキテクチヤは、演算装置を必要な個数だけ並べて、
各々の演算装置が同一の命令に従つて動作するようにし
た構成である。従つて、各々の演算装置に別々のデータ
を与えると、それぞれのデータに対する演算結果が一度
に得られる。ＳＩＭＤ型処理装置の画像処理への適用と
して、例えばＳＶＰ（SERIAL VIDEO PROCESSOR/Proceed
ings of the IEEEE 1990 CUSTOM INTEGRATED CIRCUITS
CONFERENCE /P17 3.1〜4）に示される装置が知られてい
る。
野においては、１枚の画像を構成する全ての画素に対し
て同様の演算処理を施すことが多い。多くのデータに対
して同様の演算処理を高速に実行するために、ＳＩＭＤ
（Single Instruction Multiple Data stream （単一命
令複数データ））型アーキテクチヤが提案され、画像信
号処理に限らず広い分野で利用されている。ＳＩＭＤ型
アーキテクチヤは、演算装置を必要な個数だけ並べて、
各々の演算装置が同一の命令に従つて動作するようにし
た構成である。従つて、各々の演算装置に別々のデータ
を与えると、それぞれのデータに対する演算結果が一度
に得られる。ＳＩＭＤ型処理装置の画像処理への適用と
して、例えばＳＶＰ（SERIAL VIDEO PROCESSOR/Proceed
ings of the IEEEE 1990 CUSTOM INTEGRATED CIRCUITS
CONFERENCE /P17 3.1〜4）に示される装置が知られてい
る。
【０００４】この装置は、具体的には例えば図１０に示
すような並列プロセツサ１で構成されている。図中２は
１走査線分の画素データを、シリアルデータ入力ＳINか
ら逐次的に入力するためのデータ入力レジスタ（以下、
ＤＩＲと呼ぶ）である。３は１走査線分の画素データを
並列に処理するための複数のプロセツサエレメント（以
下、ＰＥと呼ぶ）である。４は１走査線分の処理された
画素データを、シリアルデータ出力ＳOUT へ逐次的に出
力するためのデータ出力レジスタ（以下、ＤＯＲと呼
ぶ）である。
すような並列プロセツサ１で構成されている。図中２は
１走査線分の画素データを、シリアルデータ入力ＳINか
ら逐次的に入力するためのデータ入力レジスタ（以下、
ＤＩＲと呼ぶ）である。３は１走査線分の画素データを
並列に処理するための複数のプロセツサエレメント（以
下、ＰＥと呼ぶ）である。４は１走査線分の処理された
画素データを、シリアルデータ出力ＳOUT へ逐次的に出
力するためのデータ出力レジスタ（以下、ＤＯＲと呼
ぶ）である。
【０００５】このような並列プロセツサ１で、図１１に
示すように、ｐ（１、１）〜ｐ（ｍ、ｎ）のｍ×ｎ個の
画素で構成される画像データを処理する手順を、図１３
を用いて以下に説明する。任意のｉ、ｊ（但し１≦ｉ≦
ｍ、１≦ｊ≦ｎ）の画素ｐ（ｉ、ｊ）は、複数ビツトで
表現されても良い。画像の走査は通常左から右、かつ上
から下という順序で行われるので、画像データは一般に
図１２に示すような構造で伝送される。ここで、１ライ
ン分の画素データを走査する時間を水平期間と呼ぶ。ま
た走査が画面の右端から左端へ戻るための時間をブラン
キング期間と呼ぶ。例えばｉライン目の右端の画素ｐ
（ｉ、ｎ）と、次のラインの左端の画素ｐ（ｉ＋１、
１）との画素データの間には、ブランキング期間が存在
する。
示すように、ｐ（１、１）〜ｐ（ｍ、ｎ）のｍ×ｎ個の
画素で構成される画像データを処理する手順を、図１３
を用いて以下に説明する。任意のｉ、ｊ（但し１≦ｉ≦
ｍ、１≦ｊ≦ｎ）の画素ｐ（ｉ、ｊ）は、複数ビツトで
表現されても良い。画像の走査は通常左から右、かつ上
から下という順序で行われるので、画像データは一般に
図１２に示すような構造で伝送される。ここで、１ライ
ン分の画素データを走査する時間を水平期間と呼ぶ。ま
た走査が画面の右端から左端へ戻るための時間をブラン
キング期間と呼ぶ。例えばｉライン目の右端の画素ｐ
（ｉ、ｎ）と、次のラインの左端の画素ｐ（ｉ＋１、
１）との画素データの間には、ブランキング期間が存在
する。
【０００６】図１３において、各画素がそれぞれ複数ビ
ツトで構成される映像信号が、画素単位で入力端子に逐
次的に入力される。最初の１水平期間の時間で、１ライ
ン目の画素データが、１ライン分の容量を有するＤＩＲ
２に格納される。ＤＩＲ２に格納された映像信号の１ラ
イン目の各画素のデータは、その後のブランキング期間
内に並列に出力され、１つのＰＥ３につき１画素のデー
タが、１ライン分の個数並べられたＰＥ３に、並列に供
給される。
ツトで構成される映像信号が、画素単位で入力端子に逐
次的に入力される。最初の１水平期間の時間で、１ライ
ン目の画素データが、１ライン分の容量を有するＤＩＲ
２に格納される。ＤＩＲ２に格納された映像信号の１ラ
イン目の各画素のデータは、その後のブランキング期間
内に並列に出力され、１つのＰＥ３につき１画素のデー
タが、１ライン分の個数並べられたＰＥ３に、並列に供
給される。
【０００７】次の１水平期間で、各ＰＥ３は供給された
１ライン目の画素データに対して演算処理を行う。同時
にＤＩＲ２には２ライン目の画素データが逐次的に入力
される。続くブランキング期間内に各ＰＥ３から、処理
の施された１ライン目の画素データがＤＯＲ４に並列に
供給される。同時にＤＩＲ２からは２ライン目の画素デ
ータがＰＥ３に並列に供給される。次の１水平期間でＤ
ＯＲ４に格納された１ライン目の画素データが、逐次的
に出力端子に出力される。同時にＰＥ３は２ライン目の
画素データの演算処理を行い、ＤＩＲ２には３ライン目
の画素データが逐次的に入力される。
１ライン目の画素データに対して演算処理を行う。同時
にＤＩＲ２には２ライン目の画素データが逐次的に入力
される。続くブランキング期間内に各ＰＥ３から、処理
の施された１ライン目の画素データがＤＯＲ４に並列に
供給される。同時にＤＩＲ２からは２ライン目の画素デ
ータがＰＥ３に並列に供給される。次の１水平期間でＤ
ＯＲ４に格納された１ライン目の画素データが、逐次的
に出力端子に出力される。同時にＰＥ３は２ライン目の
画素データの演算処理を行い、ＤＩＲ２には３ライン目
の画素データが逐次的に入力される。
【０００８】これ以降はＰＥ３がｉライン目の画素デー
タを処理している時は、ＤＩＲ２は（ｉ＋１）ライン目
の画素データを入力し、ＤＯＲ４は（ｉ−１）ライン目
の画素データを出力することが繰り返される。ＤＩＲ
２、ＰＥ３、ＤＯＲ４が以上のように同期して動作する
ことで、各水平期間毎に演算処理された映像信号が取り
出される。このようにして例えば映像信号のデイジタル
処理が行われる。
タを処理している時は、ＤＩＲ２は（ｉ＋１）ライン目
の画素データを入力し、ＤＯＲ４は（ｉ−１）ライン目
の画素データを出力することが繰り返される。ＤＩＲ
２、ＰＥ３、ＤＯＲ４が以上のように同期して動作する
ことで、各水平期間毎に演算処理された映像信号が取り
出される。このようにして例えば映像信号のデイジタル
処理が行われる。
【０００９】上述の並列プロセツサ１を構成する部分で
あるＤＩＲ２、ＤＯＲ４についてさらに詳細に説明す
る。ＤＩＲ２は図１４に示すように、ポインタ５とメモ
リ６から構成されている。ポインタ５は入力としてポイ
ンタ制御信号Ｓ1 を持ち、出力としてポインタ出力Ｓ2
を持つ。ポインタ制御信号Ｓ1 は、クロツク入力Ｓ11と
ポインタ入力Ｓ12である。
あるＤＩＲ２、ＤＯＲ４についてさらに詳細に説明す
る。ＤＩＲ２は図１４に示すように、ポインタ５とメモ
リ６から構成されている。ポインタ５は入力としてポイ
ンタ制御信号Ｓ1 を持ち、出力としてポインタ出力Ｓ2
を持つ。ポインタ制御信号Ｓ1 は、クロツク入力Ｓ11と
ポインタ入力Ｓ12である。
【００１０】ポインタ出力Ｓ2 はメモリ６のポインタ入
力に接続されている。ポインタ５はシフトレジスタ回路
で構成されている。シフトレジスタ回路は、シリアル信
号とパラレル信号の相互変換を行う際に広く使われてい
る回路である（例えば横井与次郎著「デイジタルＩＣ実
用回路マニユアル」）。メモリ６は入力としてシリアル
データ入力バス７とポインタ入力を持ち、出力としてパ
ラレルデータ出力バス８を持つ。シリアルデータ入力バ
ス７及びパラレルデータ出力バス８は１画素のデータを
表現するのに十分なビツト幅を持つ。
力に接続されている。ポインタ５はシフトレジスタ回路
で構成されている。シフトレジスタ回路は、シリアル信
号とパラレル信号の相互変換を行う際に広く使われてい
る回路である（例えば横井与次郎著「デイジタルＩＣ実
用回路マニユアル」）。メモリ６は入力としてシリアル
データ入力バス７とポインタ入力を持ち、出力としてパ
ラレルデータ出力バス８を持つ。シリアルデータ入力バ
ス７及びパラレルデータ出力バス８は１画素のデータを
表現するのに十分なビツト幅を持つ。
【００１１】ＤＩＲ２の動作を図１６及び図１７を用い
て説明する。ポインタ出力Ｓ2 が論理「１」となつてい
る部分のメモリ６が、シリアルデータ入力バス７に現れ
たデータを格納する。水平期間の最初だけポインタ入力
Ｓ12に論理「１」を与え、クロツク入力Ｓ11にパルスを
与えるのと同期して、シリアルデータ入力バス７に、例
えばｉライン目の画素データとしてｐ（ｉ、１）〜ｐ
（ｉ、ｎ）を逐次的に与えると１ライン分の画素データ
がＤＩＲ２のメモリ６に格納される。
て説明する。ポインタ出力Ｓ2 が論理「１」となつてい
る部分のメモリ６が、シリアルデータ入力バス７に現れ
たデータを格納する。水平期間の最初だけポインタ入力
Ｓ12に論理「１」を与え、クロツク入力Ｓ11にパルスを
与えるのと同期して、シリアルデータ入力バス７に、例
えばｉライン目の画素データとしてｐ（ｉ、１）〜ｐ
（ｉ、ｎ）を逐次的に与えると１ライン分の画素データ
がＤＩＲ２のメモリ６に格納される。
【００１２】ＤＯＲ４は図１５に示すように、ポインタ
９とメモリ１０から構成されている。ポインタ９は入力
としてポインタ制御信号Ｓ3 を持ち、出力としてポイン
タ出力Ｓ4 を持つ。ポインタ制御信号Ｓ3 は、クロツク
入力Ｓ31とポインタ入力Ｓ32である。ポインタ出力Ｓ4
はメモリ１０のポインタ入力に接続されている。ポイン
タ９は、ＤＩＲ２と同様にシフトレジスタ回路で構成さ
れている。メモリ１０は入力としてパラレルデータ入力
バス１１とポインタ入力を持ち、出力としてシリアルデ
ータ出力バス１２を持つ。パラレルデータ入力バス１１
及びシリアルデータ出力バス１２は１画素のデータを表
現するのに十分なビツト幅を持つ。
９とメモリ１０から構成されている。ポインタ９は入力
としてポインタ制御信号Ｓ3 を持ち、出力としてポイン
タ出力Ｓ4 を持つ。ポインタ制御信号Ｓ3 は、クロツク
入力Ｓ31とポインタ入力Ｓ32である。ポインタ出力Ｓ4
はメモリ１０のポインタ入力に接続されている。ポイン
タ９は、ＤＩＲ２と同様にシフトレジスタ回路で構成さ
れている。メモリ１０は入力としてパラレルデータ入力
バス１１とポインタ入力を持ち、出力としてシリアルデ
ータ出力バス１２を持つ。パラレルデータ入力バス１１
及びシリアルデータ出力バス１２は１画素のデータを表
現するのに十分なビツト幅を持つ。
【００１３】ＤＯＲ４の動作を図１８及び図１９を用い
て説明する。ポインタ出力Ｓ4 が論理「１」となつてい
る部分のメモリ９に格納されているデータが、シリアル
データ出力バス１２に現れる。水平期間の最初だけポイ
ンタ入力Ｓ32に論理「１」を与え、クロツク入力Ｓ31に
パルスを与えると、それに同期して画素データがシリア
ルデータ出力バス１２に現れる。１ライン分の画素数の
パルスをクロツク入力Ｓ31に与えると、例えばｉライン
目の画素データとしてｑ（ｉ、１）〜ｑ（ｉ、ｎ）がＤ
ＯＲ４のメモリ１０から、シリアルデータ出力バス１２
に取り出される。なお上述の説明と図１４及び図１５よ
り明らかなように、ポインタ５、９はＤＩＲ２において
もＤＯＲ４においても全く同等の回路が使用される。
て説明する。ポインタ出力Ｓ4 が論理「１」となつてい
る部分のメモリ９に格納されているデータが、シリアル
データ出力バス１２に現れる。水平期間の最初だけポイ
ンタ入力Ｓ32に論理「１」を与え、クロツク入力Ｓ31に
パルスを与えると、それに同期して画素データがシリア
ルデータ出力バス１２に現れる。１ライン分の画素数の
パルスをクロツク入力Ｓ31に与えると、例えばｉライン
目の画素データとしてｑ（ｉ、１）〜ｑ（ｉ、ｎ）がＤ
ＯＲ４のメモリ１０から、シリアルデータ出力バス１２
に取り出される。なお上述の説明と図１４及び図１５よ
り明らかなように、ポインタ５、９はＤＩＲ２において
もＤＯＲ４においても全く同等の回路が使用される。
【００１４】
【発明が解決しようとする課題】ところで上述したよう
に１ラインあたり例えばｎ個の画素をＤＩＲ２に入力し
て、ｎ個のＰＥ３を用いて演算処理を行い、ｎ個の画素
をＤＯＲ４から出力する場合、従来の並列プロセツサ１
で、効率良く処理を行うことができる。しかし１ライン
あたりの入力画素数と１ラインあたりの出力画素数が異
なるような信号処理を行いたい場合、上述の並列プロセ
ツサ１では実現が困難であつた。
に１ラインあたり例えばｎ個の画素をＤＩＲ２に入力し
て、ｎ個のＰＥ３を用いて演算処理を行い、ｎ個の画素
をＤＯＲ４から出力する場合、従来の並列プロセツサ１
で、効率良く処理を行うことができる。しかし１ライン
あたりの入力画素数と１ラインあたりの出力画素数が異
なるような信号処理を行いたい場合、上述の並列プロセ
ツサ１では実現が困難であつた。
【００１５】例えば画像の拡大処理を行う場合、横方向
の倍率をｒ（但しｒ＞１）とすると、１ラインあたりｎ
個の入力画素を処理して、１ラインあたり（ｎ×ｒ）個
の出力画素を生成する必要がある。そこで入力されてく
るｎ個の画素データを、ＤＩＲ２の（ｎ×ｒ）個のメモ
リ６に飛び飛びに格納して、（ｎ×ｒ）個のＰＥ３によ
つて演算処理を行い、ＤＯＲ４の（ｎ×ｒ）個のメモリ
１０から（ｎ×ｒ）個の画素データを出力する。ところ
が上述した並列プロセツサ１においては、ＤＩＲ２のポ
インタ５に一般的なシフトレジスタ回路を用いているた
め、クロツク入力Ｓ11を１パルス与えた時にポインタ出
力Ｓ2 を１つシフトすることしかできなかつた。
の倍率をｒ（但しｒ＞１）とすると、１ラインあたりｎ
個の入力画素を処理して、１ラインあたり（ｎ×ｒ）個
の出力画素を生成する必要がある。そこで入力されてく
るｎ個の画素データを、ＤＩＲ２の（ｎ×ｒ）個のメモ
リ６に飛び飛びに格納して、（ｎ×ｒ）個のＰＥ３によ
つて演算処理を行い、ＤＯＲ４の（ｎ×ｒ）個のメモリ
１０から（ｎ×ｒ）個の画素データを出力する。ところ
が上述した並列プロセツサ１においては、ＤＩＲ２のポ
インタ５に一般的なシフトレジスタ回路を用いているた
め、クロツク入力Ｓ11を１パルス与えた時にポインタ出
力Ｓ2 を１つシフトすることしかできなかつた。
【００１６】従つて、例えば１個の画素データをＤＩＲ
２の２個のメモリ６に格納するためには、ＤＩＲ２のシ
リアルデータ入力７に供給される画像データの転送速度
の、２倍の速度でＤＩＲ２のポインタ入力Ｓ12にクロツ
ク入力Ｓ11を与える必要があつた。しかし例えばビデオ
信号の転送速度は高速なので、ビデオ信号の何倍もの速
度でポインタ５のクロツク入力Ｓ11を発生することは非
常に困難であつた。このような理由で画像の拡大処理は
困難であつた。
２の２個のメモリ６に格納するためには、ＤＩＲ２のシ
リアルデータ入力７に供給される画像データの転送速度
の、２倍の速度でＤＩＲ２のポインタ入力Ｓ12にクロツ
ク入力Ｓ11を与える必要があつた。しかし例えばビデオ
信号の転送速度は高速なので、ビデオ信号の何倍もの速
度でポインタ５のクロツク入力Ｓ11を発生することは非
常に困難であつた。このような理由で画像の拡大処理は
困難であつた。
【００１７】また例えば画像の縮小処理を行う場合、横
方向の倍率をｓ（但しｓ＜１）とすると、１ラインあた
りｎ個の入力画素を処理して、１ラインあたり（ｎ×
ｓ）個の出力画素を生成する必要がある。そこで入力さ
れてくるｎ個の画素データを、ＤＩＲ２のｎ個のメモリ
６に格納して、ｎ個のＰＥ３によつて演算処理を行い、
ＤＯＲ４のｎ個のメモリ１０から必要な（ｎ×ｓ）個の
画素データだけを飛び飛びに出力する。ところが上述し
た並列プロセツサ１においては、ＤＯＲ４のポインタ９
に一般的なシフトレジスタ回路を用いているため、クロ
ツク入力Ｓ31を１パルス与えた時にポインタ出力Ｓ4 を
１つシフトすることしかできなかつた。
方向の倍率をｓ（但しｓ＜１）とすると、１ラインあた
りｎ個の入力画素を処理して、１ラインあたり（ｎ×
ｓ）個の出力画素を生成する必要がある。そこで入力さ
れてくるｎ個の画素データを、ＤＩＲ２のｎ個のメモリ
６に格納して、ｎ個のＰＥ３によつて演算処理を行い、
ＤＯＲ４のｎ個のメモリ１０から必要な（ｎ×ｓ）個の
画素データだけを飛び飛びに出力する。ところが上述し
た並列プロセツサ１においては、ＤＯＲ４のポインタ９
に一般的なシフトレジスタ回路を用いているため、クロ
ツク入力Ｓ31を１パルス与えた時にポインタ出力Ｓ4 を
１つシフトすることしかできなかつた。
【００１８】従つて、例えばＤＯＲ４の２個のメモリ１
０から１個の画素データを取り出し、１個の画素データ
を読み飛ばすためには、ＤＯＲ４のシリアルデータ出力
１２に供給される画像データの転送速度の２倍の速度で
ＤＯＲ４のポインタ入力Ｓ32にクロツク入力Ｓ31を与え
る必要があつた。しかし例えばビデオ信号の転送速度は
高速なので、ビデオ信号の何倍もの速度でポインタ９の
クロツク入力Ｓ31を発生することは非常に困難であつ
た。このような理由で、画像の縮小も困難であつた。
０から１個の画素データを取り出し、１個の画素データ
を読み飛ばすためには、ＤＯＲ４のシリアルデータ出力
１２に供給される画像データの転送速度の２倍の速度で
ＤＯＲ４のポインタ入力Ｓ32にクロツク入力Ｓ31を与え
る必要があつた。しかし例えばビデオ信号の転送速度は
高速なので、ビデオ信号の何倍もの速度でポインタ９の
クロツク入力Ｓ31を発生することは非常に困難であつ
た。このような理由で、画像の縮小も困難であつた。
【００１９】上述のように従来の並列プロセツサには、
ＤＩＲ２のポインタ５に一般的なシフトレジスタ回路を
用いているため、ＤＩＲ２に画素データを飛び飛びに格
納することは、非常に高速なクロツク信号が必要になる
ことから実現が困難であつた。またＤＯＲ４のポインタ
９にも一般的なシフトレジスタ回路を用いているため、
ＤＯＲ４から画素データを飛び飛びに取り出すことは、
非常に高速なクロツク信号が必要になることから実現が
困難であつた。
ＤＩＲ２のポインタ５に一般的なシフトレジスタ回路を
用いているため、ＤＩＲ２に画素データを飛び飛びに格
納することは、非常に高速なクロツク信号が必要になる
ことから実現が困難であつた。またＤＯＲ４のポインタ
９にも一般的なシフトレジスタ回路を用いているため、
ＤＯＲ４から画素データを飛び飛びに取り出すことは、
非常に高速なクロツク信号が必要になることから実現が
困難であつた。
【００２０】本発明は以上の点を考慮してなされたもの
で、シリアルデータを所定単位でパラレルデータに変換
して並列に処理した後シリアルデータとして出力する際
に、高速なクロツク信号を必要とせずにデータを任意に
飛び飛びに処理して出力し得る並列プロセツサ装置を提
案しようとするものである。
で、シリアルデータを所定単位でパラレルデータに変換
して並列に処理した後シリアルデータとして出力する際
に、高速なクロツク信号を必要とせずにデータを任意に
飛び飛びに処理して出力し得る並列プロセツサ装置を提
案しようとするものである。
【００２１】
【課題を解決するための手段】かかる課題を解決するた
め本発明においては、シリアルデータでなる複数の第１
のデータをシリアル入力パラレル出力のデータ入力レジ
スタ（３０）に入力し、そのデータ入力レジスタ（３
０）のパラレル出力（８）を複数のプロセツサエレメン
ト（３）に並列に供給して、第１のデータをプロセツサ
エレメント（３）で演算処理し、その演算結果としてプ
ロセツサエレメント（３）から並列に出力される複数の
第２のデータを、パラレル入力シリアル出力のデータ出
力レジスタ（３１）に並列に入力し、そのデータ出力レ
ジスタ（３１）のシリアル出力（１２）より第２のデー
タをシリアルデータとして出力する並列プロセツサ装置
（１）において、データ入力レジスタ（３０）へのデー
タ書き込み番地を制御する第１のポインタモード制御手
段（２１）を設け、第１のデータをデータ入力レジスタ
（３０）に入力する際の第１のデータの個数と間隔を制
御するようにした。
め本発明においては、シリアルデータでなる複数の第１
のデータをシリアル入力パラレル出力のデータ入力レジ
スタ（３０）に入力し、そのデータ入力レジスタ（３
０）のパラレル出力（８）を複数のプロセツサエレメン
ト（３）に並列に供給して、第１のデータをプロセツサ
エレメント（３）で演算処理し、その演算結果としてプ
ロセツサエレメント（３）から並列に出力される複数の
第２のデータを、パラレル入力シリアル出力のデータ出
力レジスタ（３１）に並列に入力し、そのデータ出力レ
ジスタ（３１）のシリアル出力（１２）より第２のデー
タをシリアルデータとして出力する並列プロセツサ装置
（１）において、データ入力レジスタ（３０）へのデー
タ書き込み番地を制御する第１のポインタモード制御手
段（２１）を設け、第１のデータをデータ入力レジスタ
（３０）に入力する際の第１のデータの個数と間隔を制
御するようにした。
【００２２】また本発明においては、シリアルデータで
なる複数の第１のデータをシリアル入力パラレル出力の
データ入力レジスタ（３０）に入力し、そのデータ入力
レジスタ（３０）のパラレル出力（８）を複数のプロセ
ツサエレメント（３）に並列に供給して、第１のデータ
をプロセツサエレメント（３）で演算処理し、その演算
結果としてプロセツサエレメント（３）から並列に出力
される複数の第２のデータを、パラレル入力シリアル出
力のデータ出力レジスタ（３１）に並列に入力し、その
データ出力レジスタ（３１）のシリアル出力（１２）よ
り第２のデータをシリアルデータとして出力する並列プ
ロセツサ装置（１）において、データ出力レジスタ（３
１）からのデータ読み出し番地を制御する第２のポイン
タモード制御手段（２１）を設け、第２のデータをデー
タ出力レジスタ（３１）から出力する際の第２のデータ
の間隔を制御するようにした。
なる複数の第１のデータをシリアル入力パラレル出力の
データ入力レジスタ（３０）に入力し、そのデータ入力
レジスタ（３０）のパラレル出力（８）を複数のプロセ
ツサエレメント（３）に並列に供給して、第１のデータ
をプロセツサエレメント（３）で演算処理し、その演算
結果としてプロセツサエレメント（３）から並列に出力
される複数の第２のデータを、パラレル入力シリアル出
力のデータ出力レジスタ（３１）に並列に入力し、その
データ出力レジスタ（３１）のシリアル出力（１２）よ
り第２のデータをシリアルデータとして出力する並列プ
ロセツサ装置（１）において、データ出力レジスタ（３
１）からのデータ読み出し番地を制御する第２のポイン
タモード制御手段（２１）を設け、第２のデータをデー
タ出力レジスタ（３１）から出力する際の第２のデータ
の間隔を制御するようにした。
【００２３】さらに本発明においては、シリアルデータ
でなる複数の第１のデータをシリアル入力パラレル出力
のデータ入力レジスタ（３０）に入力し、そのデータ入
力レジスタ（３０）のパラレル出力（８）を複数のプロ
セツサエレメント（３）に並列に供給して、第１のデー
タをプロセツサエレメント（３）で演算処理し、その演
算結果としてプロセツサエレメント（３）から並列に出
力される複数の第２のデータを、パラレル入力シリアル
出力のデータ出力レジスタ（３１）に並列に入力し、そ
のデータ出力レジスタ（３１）のシリアル出力（１２）
より第２のデータをシリアルデータとして出力する並列
プロセツサ装置（１）において、データ入力レジスタ
（３０）へのデータ書き込み番地を制御する第１のポイ
ンタモード制御手段（２１）と、データ出力レジスタ
（３１）からのデータ読み出し番地を制御する第２のポ
インタモード制御手段（２１）とを設け、第１のデータ
をデータ入力レジスタ（３０）に入力する際の第１のデ
ータの個数と間隔を制御すると共に、第２のデータをデ
ータ出力レジスタ（３１）から出力する際の第２のデー
タの間隔を制御するようにした。
でなる複数の第１のデータをシリアル入力パラレル出力
のデータ入力レジスタ（３０）に入力し、そのデータ入
力レジスタ（３０）のパラレル出力（８）を複数のプロ
セツサエレメント（３）に並列に供給して、第１のデー
タをプロセツサエレメント（３）で演算処理し、その演
算結果としてプロセツサエレメント（３）から並列に出
力される複数の第２のデータを、パラレル入力シリアル
出力のデータ出力レジスタ（３１）に並列に入力し、そ
のデータ出力レジスタ（３１）のシリアル出力（１２）
より第２のデータをシリアルデータとして出力する並列
プロセツサ装置（１）において、データ入力レジスタ
（３０）へのデータ書き込み番地を制御する第１のポイ
ンタモード制御手段（２１）と、データ出力レジスタ
（３１）からのデータ読み出し番地を制御する第２のポ
インタモード制御手段（２１）とを設け、第１のデータ
をデータ入力レジスタ（３０）に入力する際の第１のデ
ータの個数と間隔を制御すると共に、第２のデータをデ
ータ出力レジスタ（３１）から出力する際の第２のデー
タの間隔を制御するようにした。
【００２４】
【作用】データ入力レジスタ（３０）へのデータ書き込
み番地を制御する第１のポインタモード制御手段（２
１）を設け、第１のデータをデータ入力レジスタ（３
０）に入力する際の第１のデータの個数と間隔を制御す
るようにしたことにより、従来１つずつしかポインタ出
力をシフトできなかつたところを、任意の個数や間隔で
シフトでき、かくして高速なクロツクを必要とすること
なく、データ入力レジスタ（３０）にデータを飛び飛び
に格納することができる。
み番地を制御する第１のポインタモード制御手段（２
１）を設け、第１のデータをデータ入力レジスタ（３
０）に入力する際の第１のデータの個数と間隔を制御す
るようにしたことにより、従来１つずつしかポインタ出
力をシフトできなかつたところを、任意の個数や間隔で
シフトでき、かくして高速なクロツクを必要とすること
なく、データ入力レジスタ（３０）にデータを飛び飛び
に格納することができる。
【００２５】また、データ出力レジスタ（３１）からの
データ読み出し番地を制御する第２のポインタモード制
御手段（２１）を設け、第２のデータをデータ出力レジ
スタ（３１）から出力する際の第２のデータの間隔を制
御するようにしたことにより、従来１つずつしかポイン
タ出力をシフトできなかつたところを、任意の間隔でシ
フトでき、かくして高速なクロツクを必要とすることな
く、データ出力レジスタ（３１）からデータを飛び飛び
に取り出すことができる。
データ読み出し番地を制御する第２のポインタモード制
御手段（２１）を設け、第２のデータをデータ出力レジ
スタ（３１）から出力する際の第２のデータの間隔を制
御するようにしたことにより、従来１つずつしかポイン
タ出力をシフトできなかつたところを、任意の間隔でシ
フトでき、かくして高速なクロツクを必要とすることな
く、データ出力レジスタ（３１）からデータを飛び飛び
に取り出すことができる。
【００２６】
【実施例】以下図面について、本発明の一実施例を詳述
する。
する。
【００２７】図１において、２０は全体として本発明の
一実施例によるポインタを示し、従来のポインタ５及び
９に換わるものであり、ＤＩＲ２のポインタとしても、
ＤＯＲ４のポインタとしても利用できる。従来のポイン
タ５、９と同様の目的でポインタ制御信号Ｓ5 としてク
ロツク入力Ｓ51とポインタ入力Ｓ52、複数のポインタ出
力Ｓ6 を持つ。２１はポインタ２０のモードを制御する
ためのポインタモード制御回路である。
一実施例によるポインタを示し、従来のポインタ５及び
９に換わるものであり、ＤＩＲ２のポインタとしても、
ＤＯＲ４のポインタとしても利用できる。従来のポイン
タ５、９と同様の目的でポインタ制御信号Ｓ5 としてク
ロツク入力Ｓ51とポインタ入力Ｓ52、複数のポインタ出
力Ｓ6 を持つ。２１はポインタ２０のモードを制御する
ためのポインタモード制御回路である。
【００２８】この実施例の場合、ポインタモード制御回
路２１は複数の１ビツトメモリ２２で実現されており、
この１ビツトメモリ２２へのデータ書き込み用入力２３
を持つ。データ書き込み用入力２３へは、任意のデータ
を書き込むために別の回路を接続する。例えばＰＥ３の
出力の一部を接続しても良いし、予めデータを登録して
あるＲＯＭやＲＡＭの出力を接続しても良い。ポインタ
モード制御回路２１の出力２４はポインタ２０の内部の
第１のセレクタ２５、第２のセレクタ２６に接続されて
いる。
路２１は複数の１ビツトメモリ２２で実現されており、
この１ビツトメモリ２２へのデータ書き込み用入力２３
を持つ。データ書き込み用入力２３へは、任意のデータ
を書き込むために別の回路を接続する。例えばＰＥ３の
出力の一部を接続しても良いし、予めデータを登録して
あるＲＯＭやＲＡＭの出力を接続しても良い。ポインタ
モード制御回路２１の出力２４はポインタ２０の内部の
第１のセレクタ２５、第２のセレクタ２６に接続されて
いる。
【００２９】２７はポインタ２０を構成する複数の単位
遅延素子の１つである。２５は単位遅延素子２７の入力
を選択する第１のセレクタであり、第１のセレクタ２５
の第１のセレクト入力２８はポインタモード制御回路２
１の出力２４を受け取る。第１のセレクタ２５は、第１
のセレクト入力２８が論理「０」である場合、前段から
転送されてくる信号を選択し単位遅延素子２７に接続す
る。また第１のセレクタ２５は、第１のセレクト入力２
８が論理「１」である場合、論理「０」である信号を選
択し単位遅延素子２７に接続する。
遅延素子の１つである。２５は単位遅延素子２７の入力
を選択する第１のセレクタであり、第１のセレクタ２５
の第１のセレクト入力２８はポインタモード制御回路２
１の出力２４を受け取る。第１のセレクタ２５は、第１
のセレクト入力２８が論理「０」である場合、前段から
転送されてくる信号を選択し単位遅延素子２７に接続す
る。また第１のセレクタ２５は、第１のセレクト入力２
８が論理「１」である場合、論理「０」である信号を選
択し単位遅延素子２７に接続する。
【００３０】２６は単位遅延素子２７の後段への出力を
選択する第２のセレクタであり、第２のセレクタ２６の
第２のセレクト入力２９はポインタモード制御回路２１
の出力２４を受け取る。第２のセレクタ２６は、第２の
セレクト入力２９が論理「０」である場合は、前段から
転送されてくる信号を選択し、後段の第１のセレクタ２
５ｂに接続する。また第２のセレクタ２６は、第２のセ
レクト入力２９が論理「１」である場合は、単位遅延素
子２７の出力信号を選択して、後段の第１のセレクタ２
５ｂに接続する。
選択する第２のセレクタであり、第２のセレクタ２６の
第２のセレクト入力２９はポインタモード制御回路２１
の出力２４を受け取る。第２のセレクタ２６は、第２の
セレクト入力２９が論理「０」である場合は、前段から
転送されてくる信号を選択し、後段の第１のセレクタ２
５ｂに接続する。また第２のセレクタ２６は、第２のセ
レクト入力２９が論理「１」である場合は、単位遅延素
子２７の出力信号を選択して、後段の第１のセレクタ２
５ｂに接続する。
【００３１】以上の構成において、単位遅延素子２７
は、図２に示す原理で動作する。図２（Ａ）は単位遅延
素子２７と、その単位遅延素子２７の入力側及び出力側
に配される第１のセレクタ２５及び第２のセレクタ２６
をそれぞれ１つだけ取り出して示す。ここで第１のセレ
クト入力２８と、第２のセレクト入力２９の組合せによ
つて、図２（Ｂ）〜図２（Ｅ）に示すような４つのモー
ドが考えられる。図２（Ｂ）のモードで単位遅延素子２
７は、一般的なシフトレジスタ回路を構成する単位遅延
素子として動作する。従つて、全ての単位遅延素子２７
を図２（Ｂ）のモードに設定すると、従来のポインタ
５、９と同等に動作する。また図２（Ｃ）のモードで単
位遅延素子２７は、シフトレジスタ回路から切り放さ
れ、前段からのポインタ信号は単位遅延素子２７を飛び
越して後段へ渡される。従つて任意の個数の単位遅延素
子２７を図２（Ｃ）のモードに設定することで、ポイン
タ信号を任意の間隔で飛び飛びにシフトするようなシフ
トレジスタ回路を構成できる。
は、図２に示す原理で動作する。図２（Ａ）は単位遅延
素子２７と、その単位遅延素子２７の入力側及び出力側
に配される第１のセレクタ２５及び第２のセレクタ２６
をそれぞれ１つだけ取り出して示す。ここで第１のセレ
クト入力２８と、第２のセレクト入力２９の組合せによ
つて、図２（Ｂ）〜図２（Ｅ）に示すような４つのモー
ドが考えられる。図２（Ｂ）のモードで単位遅延素子２
７は、一般的なシフトレジスタ回路を構成する単位遅延
素子として動作する。従つて、全ての単位遅延素子２７
を図２（Ｂ）のモードに設定すると、従来のポインタ
５、９と同等に動作する。また図２（Ｃ）のモードで単
位遅延素子２７は、シフトレジスタ回路から切り放さ
れ、前段からのポインタ信号は単位遅延素子２７を飛び
越して後段へ渡される。従つて任意の個数の単位遅延素
子２７を図２（Ｃ）のモードに設定することで、ポイン
タ信号を任意の間隔で飛び飛びにシフトするようなシフ
トレジスタ回路を構成できる。
【００３２】さらに図２（Ｄ）のモードで単位遅延素子
２７は、前段からのポインタ信号を受け取るが、前段か
らのポインタ信号は単位遅延素子２７を飛び越して後段
へも渡される。従つて、任意の個数の単位遅延素子２７
を図２（Ｄ）のモードに設定することで、ポインタ信号
を任意の個数の幅を持つてシフトするようなシフトレジ
スタ回路を構成できる。さらにまた図２（Ｅ）のモード
で単位遅延素子２７は、ポインタ信号の後段への伝達を
終端する動作をする。すなわち、図２（Ｅ）のモードで
ある単位遅延素子２７よりも後段にはポインタ信号は伝
わらないので、後段の回路の消費電力を低く抑える効果
がある。
２７は、前段からのポインタ信号を受け取るが、前段か
らのポインタ信号は単位遅延素子２７を飛び越して後段
へも渡される。従つて、任意の個数の単位遅延素子２７
を図２（Ｄ）のモードに設定することで、ポインタ信号
を任意の個数の幅を持つてシフトするようなシフトレジ
スタ回路を構成できる。さらにまた図２（Ｅ）のモード
で単位遅延素子２７は、ポインタ信号の後段への伝達を
終端する動作をする。すなわち、図２（Ｅ）のモードで
ある単位遅延素子２７よりも後段にはポインタ信号は伝
わらないので、後段の回路の消費電力を低く抑える効果
がある。
【００３３】ここで、各々の単位遅延素子２７を所望の
モードとするために、第１のセレクト入力２８と、第２
のセレクト入力２９のパターンを用意して、ポインタモ
ード制御回路２１のメモリ２２に記憶させることで、任
意の間隔や個数でポインタ出力をシフトするようなポイ
ンタを構成することができる。例えば図３（Ａ）のよう
にポインタモード制御回路２１を設定し、ポインタ入力
Ｓ52にパルス入力を１つ与えると、それ以降はクロツク
信号をクロツク入力Ｓ51に与える度に図３（Ｂ）、図４
（Ａ）〜図４（Ｃ）のようにポインタ出力Ｓ6 がシフト
していく。
モードとするために、第１のセレクト入力２８と、第２
のセレクト入力２９のパターンを用意して、ポインタモ
ード制御回路２１のメモリ２２に記憶させることで、任
意の間隔や個数でポインタ出力をシフトするようなポイ
ンタを構成することができる。例えば図３（Ａ）のよう
にポインタモード制御回路２１を設定し、ポインタ入力
Ｓ52にパルス入力を１つ与えると、それ以降はクロツク
信号をクロツク入力Ｓ51に与える度に図３（Ｂ）、図４
（Ａ）〜図４（Ｃ）のようにポインタ出力Ｓ6 がシフト
していく。
【００３４】上述のポインタモード制御回路２１を用い
て構成したＤＩＲ３０のポインタを図５に示し、その動
作を図６に示す。所望の拡大倍率を実現するためのパタ
ーンをポインタモード入力２３に与え、クロツク入力Ｓ
51、ポインタ入力Ｓ52、シリアルデータ入力７に従来と
同じタイミングで信号を与えるだけで、図６（Ａ）〜図
６（Ｃ）に示すように、所望の間隔や個数でＤＩＲ３０
のメモリ６に格納できる。従つて並列プロセツサ１にこ
のＤＩＲ３０を用いると、入出力速度は従来と同じで、
例えば画像の任意倍率の拡大処理を行うことができる。
て構成したＤＩＲ３０のポインタを図５に示し、その動
作を図６に示す。所望の拡大倍率を実現するためのパタ
ーンをポインタモード入力２３に与え、クロツク入力Ｓ
51、ポインタ入力Ｓ52、シリアルデータ入力７に従来と
同じタイミングで信号を与えるだけで、図６（Ａ）〜図
６（Ｃ）に示すように、所望の間隔や個数でＤＩＲ３０
のメモリ６に格納できる。従つて並列プロセツサ１にこ
のＤＩＲ３０を用いると、入出力速度は従来と同じで、
例えば画像の任意倍率の拡大処理を行うことができる。
【００３５】また上述のポインタモード制御回路２１を
用いて構成したＤＯＲ３１のポインタを図７に示し、そ
の動作を図８に示す。所望の縮小倍率を実現するための
パターンをポインタモード入力２３に設定し、クロツク
入力Ｓ51、ポインタ入力Ｓ52に従来と同じタイミングで
信号を与えるだけで、図８（Ａ）〜図８（Ｃ）に示すよ
うに、ＤＯＲ３１のメモリ１０から、不要な演算結果を
スキツプしてデータをシリアルデータ出力１２上に取り
出すことができる。従つて並列プロセツサ１にこのＤＯ
Ｒ３１を用いると、入出力速度は従来と同じで、例えば
画像の任意倍率の縮小処理を行うことができる。なお図
７に示した回路をＤＯＲ３１として用いる場合は、図２
（Ｄ）のモードを利用することは、出力データの衝突を
招くため一般には勧められない。
用いて構成したＤＯＲ３１のポインタを図７に示し、そ
の動作を図８に示す。所望の縮小倍率を実現するための
パターンをポインタモード入力２３に設定し、クロツク
入力Ｓ51、ポインタ入力Ｓ52に従来と同じタイミングで
信号を与えるだけで、図８（Ａ）〜図８（Ｃ）に示すよ
うに、ＤＯＲ３１のメモリ１０から、不要な演算結果を
スキツプしてデータをシリアルデータ出力１２上に取り
出すことができる。従つて並列プロセツサ１にこのＤＯ
Ｒ３１を用いると、入出力速度は従来と同じで、例えば
画像の任意倍率の縮小処理を行うことができる。なお図
７に示した回路をＤＯＲ３１として用いる場合は、図２
（Ｄ）のモードを利用することは、出力データの衝突を
招くため一般には勧められない。
【００３６】以上の構成によれば、このように図５のＤ
ＩＲ３０を用いると共に、図７のＤＯＲ３１を用いるこ
とにより、従来と同じタイミングでデータを入出力する
だけで、例えば画像の任意倍率の拡大縮小処理を行える
並列プロセツサ１を実現できる。
ＩＲ３０を用いると共に、図７のＤＯＲ３１を用いるこ
とにより、従来と同じタイミングでデータを入出力する
だけで、例えば画像の任意倍率の拡大縮小処理を行える
並列プロセツサ１を実現できる。
【００３７】なお図９に本発明の他の実施例を示す。図
９の実施例は、ポインタを構成する単位遅延素子２７′
で図２（Ｂ）と図２（Ｃ）の２種類のモードだけを利用
するものである。２種類のモード選択は１ビツトの情報
で可能であるから、ポインタモード制御回路２１′を構
成するのに必要なメモリ２２′の容量を、図１の構成と
比較して半分に減らすことができる。この構成におい
て、セレクタ２６′は図１の構成における第２のセレク
タ２６に相当するが動作論理は逆である。すなわちセレ
クト入力１９′が論理「０」である場合は、単位遅延素
子２７′の出力信号を選択して、後段のセレクタ２５
ｂ′に接続する。またセレクト入力１９′が論理「１」
である場合は、前段から転送されてくる信号を選択し、
後段のセレクタ２５ｂ′に接続する。但しセレクタ２６
とセレクタ２６′の差は、回路図の表記上であり実際の
回路レイアウトにおいては重要ではない。
９の実施例は、ポインタを構成する単位遅延素子２７′
で図２（Ｂ）と図２（Ｃ）の２種類のモードだけを利用
するものである。２種類のモード選択は１ビツトの情報
で可能であるから、ポインタモード制御回路２１′を構
成するのに必要なメモリ２２′の容量を、図１の構成と
比較して半分に減らすことができる。この構成におい
て、セレクタ２６′は図１の構成における第２のセレク
タ２６に相当するが動作論理は逆である。すなわちセレ
クト入力１９′が論理「０」である場合は、単位遅延素
子２７′の出力信号を選択して、後段のセレクタ２５
ｂ′に接続する。またセレクト入力１９′が論理「１」
である場合は、前段から転送されてくる信号を選択し、
後段のセレクタ２５ｂ′に接続する。但しセレクタ２６
とセレクタ２６′の差は、回路図の表記上であり実際の
回路レイアウトにおいては重要ではない。
【００３８】また上述の実施例においては、ポインタモ
ード制御回路に一般的なメモリ回路を用いているが、例
えばシフトレジスタ回路等のように、状態を書き換えて
保持できるような機能を持つ回路であれば、同様にポイ
ンタモード制御回路に利用できる。
ード制御回路に一般的なメモリ回路を用いているが、例
えばシフトレジスタ回路等のように、状態を書き換えて
保持できるような機能を持つ回路であれば、同様にポイ
ンタモード制御回路に利用できる。
【００３９】
【発明の効果】上述のように本発明によれば、データ入
力レジスタへのデータ書き込み番地を制御する第１のポ
インタモード制御手段を設け、第１のデータをデータ入
力レジスタに入力する際の第１のデータの個数と間隔を
制御するようにしたことにより、従来１つずつしかポイ
ンタ出力をシフトできなかつたところを、任意の個数や
間隔でシフトでき、かくして高速なクロツクを必要とす
ることなく、データ入力レジスタにデータを飛び飛びに
格納し得る並列プロセツサ装置を実現できる。
力レジスタへのデータ書き込み番地を制御する第１のポ
インタモード制御手段を設け、第１のデータをデータ入
力レジスタに入力する際の第１のデータの個数と間隔を
制御するようにしたことにより、従来１つずつしかポイ
ンタ出力をシフトできなかつたところを、任意の個数や
間隔でシフトでき、かくして高速なクロツクを必要とす
ることなく、データ入力レジスタにデータを飛び飛びに
格納し得る並列プロセツサ装置を実現できる。
【００４０】また本発明によれば、データ出力レジスタ
からのデータ読み出し番地を制御する第２のポインタモ
ード制御手段を設け、第２のデータをデータ出力レジス
タから出力する際の第２のデータの間隔を制御するよう
にしたことにより、従来１つずつしかポインタ出力をシ
フトできなかつたところを、任意の間隔でシフトでき、
かくして高速なクロツクを必要とすることなく、データ
出力レジスタからデータを飛び飛びに取り出し得る並列
プロセツサ装置を実現できる。
からのデータ読み出し番地を制御する第２のポインタモ
ード制御手段を設け、第２のデータをデータ出力レジス
タから出力する際の第２のデータの間隔を制御するよう
にしたことにより、従来１つずつしかポインタ出力をシ
フトできなかつたところを、任意の間隔でシフトでき、
かくして高速なクロツクを必要とすることなく、データ
出力レジスタからデータを飛び飛びに取り出し得る並列
プロセツサ装置を実現できる。
【図面の簡単な説明】
【図１】本発明の一実施例による並列プロセツサのＤＩ
Ｒ及びＤＯＲに用いるポインタの構成を示すブロツク図
である。
Ｒ及びＤＯＲに用いるポインタの構成を示すブロツク図
である。
【図２】図１のポインタの動作原理の説明に供するブロ
ツク図である。
ツク図である。
【図３】図１のポインタの動作の説明に供するブロツク
図である。
図である。
【図４】図１のポインタの動作の説明に供するブロツク
図である。
図である。
【図５】図１のポインタを用いた並列プロセツサのＤＩ
Ｒを示すブロツク図である。
Ｒを示すブロツク図である。
【図６】図５のＤＩＲの動作の説明に供するブロツク図
である。
である。
【図７】図１のポインタを用いた並列プロセツサのＤＯ
Ｒを示すブロツク図である。
Ｒを示すブロツク図である。
【図８】図７のＤＯＲの動作の説明に供するブロツク図
である。
である。
【図９】本発明の他の実施例による並列プロセツサのＤ
ＩＲ及びＤＯＲに用いるポインタの構成を示すブロツク
図である。
ＩＲ及びＤＯＲに用いるポインタの構成を示すブロツク
図である。
【図１０】並列プロセツサの全体構成を示すブロツク図
である。
である。
【図１１】画像データと画素データの対応の説明に供す
る略線図である。
る略線図である。
【図１２】画像データの伝送形式の説明に供する略線図
である。
である。
【図１３】図１１の並列プロセツサによる画像データの
処理手順を示す略線図である。
処理手順を示す略線図である。
【図１４】従来の並列プロセツサにおけるＤＩＲの構成
を示すブロツク図である。
を示すブロツク図である。
【図１５】従来の並列プロセツサにおけるＤＯＲの構成
を示すブロツク図である。
を示すブロツク図である。
【図１６】従来の並列プロセツサにおけるＤＩＲの動作
の説明に供するブロツク図である。
の説明に供するブロツク図である。
【図１７】従来の並列プロセツサにおけるＤＩＲの動作
の説明に供するブロツク図である。
の説明に供するブロツク図である。
【図１８】従来の並列プロセツサにおけるＤＯＲの動作
の説明に供するブロツク図である。
の説明に供するブロツク図である。
【図１９】従来の並列プロセツサにおけるＤＯＲの動作
の説明に供するブロツク図である。
の説明に供するブロツク図である。
１……並列プロセツサ、２……データ入力レジスタ（Ｄ
ＩＲ）、３……プロセツサエレメント（ＰＥ）、４……
データ出力レジスタ（ＤＯＲ）、５、９、２０……ポイ
ンタ、６、１０……メモリ、７……シリアルデータ入力
バス、８……パラレルデータ出力バス、１１……パラレ
ルデータ入力バス、１２……シリアルデータ出力バス、
２１……ポインタモード制御回路、２５、２６……セレ
クタ、２７……単位遅延素子。
ＩＲ）、３……プロセツサエレメント（ＰＥ）、４……
データ出力レジスタ（ＤＯＲ）、５、９、２０……ポイ
ンタ、６、１０……メモリ、７……シリアルデータ入力
バス、８……パラレルデータ出力バス、１１……パラレ
ルデータ入力バス、１２……シリアルデータ出力バス、
２１……ポインタモード制御回路、２５、２６……セレ
クタ、２７……単位遅延素子。
Claims (5)
- 【請求項１】シリアルデータでなる複数の第１のデータ
をシリアル入力パラレル出力のデータ入力レジスタに入
力し、当該データ入力レジスタのパラレル出力を複数の
プロセツサエレメントに並列に供給して、上記第１のデ
ータを上記プロセツサエレメントで演算処理し、当該演
算結果として上記プロセツサエレメントから並列に出力
される複数の第２のデータを、パラレル入力シリアル出
力のデータ出力レジスタに並列に入力し、当該データ出
力レジスタのシリアル出力より上記第２のデータをシリ
アルデータとして出力する並列プロセツサ装置におい
て、 上記データ入力レジスタへのデータ書き込み番地を制御
する第１のポインタモード制御手段を具え、上記第１の
データを上記データ入力レジスタに入力する際の上記第
１のデータの個数と間隔を制御するようにしたことを特
徴とする並列プロセツサ装置。 - 【請求項２】シリアルデータでなる複数の第１のデータ
をシリアル入力パラレル出力のデータ入力レジスタに入
力し、当該データ入力レジスタのパラレル出力を複数の
プロセツサエレメントに並列に供給して、上記第１のデ
ータを上記プロセツサエレメントで演算処理し、当該演
算結果として上記プロセツサエレメントから並列に出力
される複数の第２のデータを、パラレル入力シリアル出
力のデータ出力レジスタに並列に入力し、当該データ出
力レジスタのシリアル出力より上記第２のデータをシリ
アルデータとして出力する並列プロセツサ装置におい
て、 上記データ出力レジスタからのデータ読み出し番地を制
御する第２のポインタモード制御手段を具え、上記第２
のデータを上記データ出力レジスタから出力する際の上
記第２のデータの間隔を制御するようにしたことを特徴
とする並列プロセツサ装置。 - 【請求項３】シリアルデータでなる複数の第１のデータ
をシリアル入力パラレル出力のデータ入力レジスタに入
力し、当該データ入力レジスタのパラレル出力を複数の
プロセツサエレメントに並列に供給して、上記第１のデ
ータを上記プロセツサエレメントで演算処理し、当該演
算結果として上記プロセツサエレメントから並列に出力
される複数の第２のデータを、パラレル入力シリアル出
力のデータ出力レジスタに並列に入力し、当該データ出
力レジスタのシリアル出力より上記第２のデータをシリ
アルデータとして出力する並列プロセツサ装置におい
て、 上記データ入力レジスタへのデータ書き込み番地を制御
する第１のポインタモード制御手段と、 上記データ出力レジスタからのデータ読み出し番地を制
御する第２のポインタモード制御手段とを具え、上記第
１のデータを上記データ入力レジスタに入力する際の上
記第１のデータの個数と間隔を制御すると共に、上記第
２のデータを上記データ出力レジスタから出力する際の
上記第２のデータの間隔を制御するようにしたことを特
徴とする並列プロセツサ装置。 - 【請求項４】上記データ入力レジスタは、複数の単位遅
延素子を直列接続すると共に、上記単位遅延素子の入力
側に入力データ又は所定データを選択して入力する第１
のセレクタを配し、出力側に上記入力データ又は出力デ
ータを選択して後段の上記単位遅延素子に出力する第２
のセレクタを配して形成され、 上記第１のポイントモード制御手段で、複数の上記第１
及び第２のセレクタの選択状態をそれぞれ制御するよう
にしたことを特徴とする請求項１又は請求項３に記載の
並列プロセツサ装置。 - 【請求項５】上記データ出力レジスタは、複数の単位遅
延素子を直列接続すると共に、上記単位遅延素子の入力
側に入力データ又は所定データを選択して入力する第１
のセレクタを配し、出力側に上記入力データ又は出力デ
ータを選択して後段の上記単位遅延素子に出力する第２
のセレクタを配して形成され、 上記第２のポイントモード制御手段で、複数の上記第１
及び第２のセレクタの選択状態をそれぞれ制御するよう
にしたことを特徴とする請求項２又は請求項３に記載の
並列プロセツサ装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28750994A JP3726971B2 (ja) | 1994-10-27 | 1994-10-27 | 並列プロセツサ装置 |
| US08/546,769 US5812866A (en) | 1994-10-27 | 1995-10-23 | Parallel processor with controllable relation between input and output data |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28750994A JP3726971B2 (ja) | 1994-10-27 | 1994-10-27 | 並列プロセツサ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08123683A true JPH08123683A (ja) | 1996-05-17 |
| JP3726971B2 JP3726971B2 (ja) | 2005-12-14 |
Family
ID=17718267
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28750994A Expired - Fee Related JP3726971B2 (ja) | 1994-10-27 | 1994-10-27 | 並列プロセツサ装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5812866A (ja) |
| JP (1) | JP3726971B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005316887A (ja) * | 2004-04-30 | 2005-11-10 | Ricoh Co Ltd | マイクロプロセッサ |
| JP2009140040A (ja) * | 2007-12-04 | 2009-06-25 | Nippon Telegr & Teleph Corp <Ntt> | データ処理装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3852205B2 (ja) * | 1998-03-10 | 2006-11-29 | ソニー株式会社 | 並列プロセッサ装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4075691A (en) * | 1975-11-06 | 1978-02-21 | Bunker Ramo Corporation | Communication control unit |
| US4490784A (en) * | 1982-04-21 | 1984-12-25 | Ives David C | High-speed data transfer unit for digital data processing system |
| GB2244354B (en) * | 1990-05-25 | 1994-02-23 | Silicon Systems Inc | Multi-device emulation |
| JPH0512157A (ja) * | 1991-06-29 | 1993-01-22 | Nec Corp | シリアルデータ伝送装置 |
-
1994
- 1994-10-27 JP JP28750994A patent/JP3726971B2/ja not_active Expired - Fee Related
-
1995
- 1995-10-23 US US08/546,769 patent/US5812866A/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005316887A (ja) * | 2004-04-30 | 2005-11-10 | Ricoh Co Ltd | マイクロプロセッサ |
| JP2009140040A (ja) * | 2007-12-04 | 2009-06-25 | Nippon Telegr & Teleph Corp <Ntt> | データ処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5812866A (en) | 1998-09-22 |
| JP3726971B2 (ja) | 2005-12-14 |
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