JPS62145599A

JPS62145599A - 可変段数シフトレジスタ

Info

Publication number: JPS62145599A
Application number: JP60285576A
Authority: JP
Inventors: Shuichi Miura; 三浦　修一; Yoshiki Kobayashi; 芳樹小林; Tadashi Fukushima; 忠福島; Kazuyoshi Asada; 浅田　和佳
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1985-12-20
Filing date: 1985-12-20
Publication date: 1987-06-29
Anticipated expiration: 2009-05-18
Also published as: JPH0638319B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、空間積和演算等の局所近傍画像処理を実行す
る局所並列型の画像処理プロセッサにおいて、局所近傍
画像を切り出すシフトレジスタに係り、特に時分割処理
に適した可変段数シフトレジスタに関する。

〔従来の技術〕

ディジタル計算機を用いて画像処理を行う場合、通常、
画像データは、ラスク走査と呼ばれる走査方式−主走査
方向が左から右、副走査方向が上から下の走査方式−に
より走査される。このため、空間積和演算などの局所近
傍演算を高速に実行する場合は、第２図のような回路を
用いて、局所画像を切り出す。

第２図において、入力画像１はラスク走査により走査さ
れる。走査された画像データは、シフトレジスタ１１と
ラインバッファ２に入力される。

ラインバッファ２は、画像データを入力画像１の１ライ
ンを走査する時間だけ遅延させる。ラインバッファ２の
出力は、シフトレジスタ２１とラインバッファ３に入力
される。ラインバッファ３は、ラインバッファ２と同様
に、画像データを入力画像１の１ラインを走査する時間
だけ遅延させて、シフトレジスタ３１に出力する。シフ
トレジスタ１１．２１．３１内の画像データは、それぞ
れシフトレジスタ１２，２２．３２へ、さらにシフトレ
ジスタ１３，２３．３３へ順次転送される。この結果、
９個のシフトレジスタには隣接する３Ｘ３個の画素デー
タが切り出される。このようにして切り出された画素デ
ータと同数の演算回路を用いることにより、これらの画
素データを同時に演算することができ、局所近傍画像演
算の高速化を実現できる。

しかし、上記の方法によれば、局所近傍画像を°　　形
成する画素データと同数の演算回路が必要となるため、
ハードウェア量が大きくなる。これに対し、ハードウェ
ア量を小さくしたい場合や、同じハードウェア量でさら
に大きな局所近傍画像を処理したい場合がある。このよ
うな場合には時分割に演算回路を使用し、部分的に並列
演算する構成とする必要がある６特公昭５６−３５２１９では、時分割に演算した結果を
ため込んで記憶するシフトレジスタを設けることにより
、積和演算の時分割処理を実現している。

しかし、この方法では、実現できる機能が積和演算に限
られている。また、この方法では、局所近傍画像を切り
出すシフトレジスタがないため、局所近傍画像を保持で
きない。このため、局所近傍画像とその中央の画素との
演算を実現するような場合には、回路が複雑になってし
まう。多くの局所近傍画像演算を実現するためには、局
所近傍画像を保持するシフトレジスタが必要となる。

特開昭５９−１４６３６６では、第３図に示すように、
可変段数のシフトレジスタ４１，４２．４３を直列接続
した構成が記載され、スティック走査−主走査方向が上
から下、副走査方向が左から右。

副々走査方向が上から下の走査方式−により入力画像１
を走査することにより、局所近傍演算の時分割処理を実
現している。この方式では、ハードウェア構成を非常に
簡単にできる。しかし、スティック走査は、繰返し同じ
画像データを走査することになり、データのアクセス回
数が多くなってしまうという問題がある。さらにスティ
ック走査は、主走査方向が上から下であるため、メモリ
をアクセスする場合、メモリの構造上、主走査方向が左
から右のラスタ走査に比べ、アクセス速度が遅く、高速
化に限界がある。

〔発明が解決しようとする問題点〕

前記特公昭５６−３５２１９では時分割処理が可能であ
るが、シフトレジスタを演算装置の後段に設けているの
で１時分割演算の処理が積和演算に限定されしまうとい
う問題点を有していた。

更に、特開昭５９−１４６３６６号では、可変段数のシ
フトレジスタ構成であるがスティック走査という特殊な
走査法を用いて時分割処理を実現したため、ラスタ走査
に比べてメモリのアクセス速度がどうしても遅くなり、
ラスタ走査を用いた時分割処理について配慮がなされて
いなかった。

本発明の目的は、高速走査可能なラスタ走査により走査
された画像データから、局所近傍画像を形成する画素デ
ータを切り出し、時分割に演算回路に供給し、局所近傍
画像演算の部分的な並列演算を可能とする可変段数シフ
トレジスタを提供することにある。

〔問題点を解決するための手段〕

本発明は、データ遅延を行なう可変段数のシフトレジス
タにおいて、シフト操作をクロック信号に対して間欠的
に実行させるシフト操作制御手段（読出し信号制御手段
若しくは書込み信号制御手段）と、可変段数シフトレジ
スタの出力を選択するセレクタの選択制御信号をクロッ
ク毎に切り換える出力選択制御手段とを設けたことによ
り前記目的を達成することができる。

〔作用〕

局所近傍画像を形成する画素データを切り出す可変段数
シフトレジスタにおいて、可変段数シフトレジスタへ画
素データを入力、シフトする操作を、クロック信号に対
して間欠的に行うよう制御するシフト操作制御手段を設
けたことにより、１つの局所近傍画像を時分割処理する
間、これらの画素データは可変段数シフトレジスタ内に
保持される。

また、可変段数シフトレジスタの出力を選択するセレク
タの選択制御信号をクロック毎に切り換える出力選択制
御手段を設けたことにより、可変段数シフトレジスタ内
に保持された画素データを時分割に演算回路に供給でき
る。

〔実施例〕

以下、本発明の実施例を図面を用いて説明する。

第４図は、ラスタ走査により走査される入力画像１に対
し、３回の時分割処理により３×３の局所近傍画像演算
を実行し、出力画像４を算出する画像処理プロセッサ５
の構成を示す。

ラスタ走査された入力画像１は、３マシンサイクルに１
画素ずつ可変段数シフトレジスタ（ＶＳＲ）１０および
ラインバッファ２に入力される。ラインバッファ２は、
画像データを入力画像１の１ラインを走査する時間だけ
遅延させる。ラインバッファ２の出力は、ＶＳＲ２０と
ラインバッファ３に入力される。ラインバッファ３は、
ラインバッファ２と同様に、画像データを入力画像１の
１ラインを走査する時間だけ遅延させと、ＶＳＲ３０に
出力する。ＶＳＲＩｏ、２０．３０は、３マシンサイク
ルに一度画素データを入力するとともにシフトを行う。

このとき、出力画像４の１つの画素データを算出するの
に必要な９個の局所近傍画像データが、ＶＳＲＩｏ、２
０．３０（７）内部に３マシンサイクルの間保持される
ことになる。

ＶＳＲＩＯ，・２０．３０に保Ｆさハた局所近傍画像デ
ータは、３マシンサイクルの間に時分割に読出され、そ
れぞれ演算回路（ＰＥ）１５，２５゜３５に入力される
。ＰＥ１５．．２５．３５では、それぞれ、ＶＳＲＩｏ
、２０．３０から供給される画素データと、対応する係
数メモリ（Ｍ）１４゜２４．３４から供給される荷重係
数との積が計算され、その演算結果がＡＬＵ４０で統合
される。

このようにして、１つの局所近傍画像を形成する画素デ
ータの演算結果は、ＡＬＵ４０から３回に分けて出力さ
れ、ＡＬＵ４５およびレジスタ４６により３マシンサイ
クルの間に結合され、出力画像４として画像処理プロセ
ッサ５から出力される。

また、コントロールロジック４７は、画像処理プロセッ
サ５のタイミング制御、ファンクション設定等を行う。

第１図に、ＶＳＲＩＯの詳細を示す。本実施例では、Ｖ
ＳＲＩＯは、シフト操作を行なう読出し信号制御部１８
、出力選択制御部１９、可変段数シフトレジスタセル（
ｖｓｒ）１００からなる。

入力画像１からラスク走査された画素データは、８ビツ
トのデータとして入力データ線１００７からｙｓ　ｒｌ
ｏｏに入力される。また、ｖｓｒｌＯＱの出力は、出力
データ線１００８を介してＰＥ１５に入力される。ｖｓ
ｒｌｏｏは、１マシンサイクルの間に、データの読出し
、書込みを行うことにより、データの入力、シフトを実
行する。本実施例では、ｖｓｒｌｏｏは、クロックに同
期した書込み可能信号φｚｌｏｏ）と、読出し信号制御
部１８から出力される読出し可能信号φ、’　１００６
により、データの書込み、読出しを実行する。また、出
力選択制御部１９から出力される出力選択信号１０１５
は、ｖｓｒｌｏｏ内に埋込まれた、セレクタを構成する
クロックドゲート１５００に入力される。出力選択信号
１０１５がＨｉｇｈとなったｖｓｒｌｏｏ内のデータが
、セレクタの出力として出力データ線１００８に出力さ
れる。

読出し信号制御部１８は、クロックに同期した読出し可
能信号１００２を人力とし、間欠的にＨｉｇｈとなる読
出し可能信号１００６を出力する。第１図では、シフト
操作を行なう読出し信号制御部１８は、４ｂｉｔダウン
カウンタ１０４．ハーフレジスタ（ＨＲ）１０２．遅延
回路１０１からなる。

４ｂｉ　ｔダウンカウンタ１０４は、クロック毎にカウ
ントダウンするカウンタである。リセット信号１０００
が）Ｉｉｇｈになるか、カウンタ出力１００４がゼロに
なったとき、ロード信号１０２４がＨｉｇｈになり、そ
の次のマシンサイクルで４ｂｉｔデ一タＭＳＫＴＭＳ１
０１４が、４ｂｉｔダウンカウンタ１０４にロードされ
る。ＨＲ１０２および遅延回路１ｏ１は、ロード信号１
０２４がＨｉｇｈとなった次のマシンサイクルで読出し
可能信号１００６がＨｉｇｈとなるように、ロード信号
１０２４を半マシンサイクル遅らせた読出し制御信号１
００５を生成する。

出力選択制御部１９は、３ｂｉｔアツプカウンタ１０３
およびデコーダ１０１５からなり、出力選択信号１０１
５を、１マシンサイクル毎に切り換える。

３ｂｉｔアツプカウンタは、クロック毎にカウントアツ
プするカウンタである。リセット信号１０００がＨｉｇ
ｈになるか、カウンタ出力１００３が３ｂｉｔデータＴ
ＷＳと一致したときリセット信号１０２３がＨｉｇｈと
なり、その次のマシンサイクルで３ｂｉｔアツプカウン
タ１０３がリセットされる。３　ｂｉｔアップカウンタ
１０３の出力１００３は、デコーダ１０５によりデコー
ドされ、出力選択信号１０１５となる。尚、シフトレジ
スタの段数はＴＭＳ信号により可変とすることができ、
ＴＭＳを所定値に設定すると段数は（７ＭＳ＋１）とな
る。

第５図は、１ｂｉｔ１段のｖｓ　ｒｌｏｏの詳細を示す
、ｖｓ　ｒｌｏｏは、１マシンサイクルの前半にｖｓｒ
ｌｏｏ内のデータを出力線１０１１に読出し、後半に入
力線１０１０からのデータをｖｓｒｌｏ。

内に書込むことにより、データのシフトを実行す・る、
入力線１０１０は、初段のｖ　ｓ　ｒ　１００では入力
データ線１００７と接続され、初段以外のｖｓｒｌｏｏ
では前段のｖ　ｓ　ｒ　１．　ＯＯの出力線１０１１と
接続される。ｖｓｒｌｏｏ内のデータは、出力選択信号
１０１５がＨｉｇｈとなったとき、出力データ線１００
８に出力される。

第６図は、ＭＳＫＴＭＳ−５、ＴＭ　Ｓ　＝　２とした
ときのＶＳＲＩＯの動作を、第７図はそのタイミングチ
ャートを示す、ＶＳＲｌｏは、（ＭＳＫＴＭＳ＋　１　
）マシンサイクルに一度データを入力、シフトし、（７
ＭＳ＋１）マシンサイク／Ｌ／１？ＶＳＲ１０内のデー
タを順次出力する。第６図の場合、６マシンサイクルに
一度データが入力、シフトされ、３マシンサイクルの間
にＶＳＲｌｏ内のデータが順次出力される。

第６回、第７図の■、・・・・・・、■は、それぞれ第
１、・・・・・・、第９のマシンサイクルを示している
。

第１のマシンサイクルは、ＶＳＲＩＯにデータＡ。

Ｂが格納されており、データＣが入力データ線１００７
に到達している状態を示す。このとき、リセット信号１
０００をＨｉｇｈにすると、第２のマシンサイクルで４
ｂｉ　ｔダウンカウンタ、３ｂｉｔアツプカウンタがそ
れぞれ初期状態になる。さらに、第１のマシンサイクル
から第２のマシンサイクルにかけて、読出し制御信号（
ＲＤ　Ｅ　Ｎ　）　＋００５がＨｉｇｈとなるため、第
２のマシンサイクルにおいて読出し可能信号φ２′　が
Ｈｉｇｈとなる。その結果、第１のマシンサイクルから
第２のマシンサイクルにかけて、データＣがＶＳＲＩＯ
に入力されるとともに、データＡ、Ｂがそれぞれ右へ１
段シフトされることになる。

一方、第２のマシンサイクルから、第７のマシンサイク
ルの間、３ｂｉｔアツプカウンタ１０３が０．１，２．
０，１．２とカウントを続ける。

この結果、出力データ線１００８に、ＶＳＲｌｏ内のデ
ータＡ、Ｂ、’Ｃが、Ｃ，Ｂ、Ａ、Ｃ，Ｂ、Ａの順に出
力される。

第７のマシンサイクルでは、次の画素データＤが、入力
データ線１００７に到達する。このとき、４ｂｉｔダウ
ンカウンタ１０４が０を出力し、第７のマシンサイクル
から第８のマシンサイクルにかけてＲＤ　Ｅ　Ｎ１００
５がＨｉｇｈとなり、第１．第２のマシンサイクルと同
様に、第７のマシンサイクルから第８のマシンサイクル
にかけて、データＤがＶＳＲＩＯに入力されるとともに
、データＢ、Ｃが右へ１段シフトされ、データＡが捨て
られる。

以後、第８のマシンサイクルから６マシンサイクルの間
データＢ、Ｃ，’Ｄが保持され、第２から第７のマシン
サイクルと同様に、ＶＳＲｌｏ内のデータＢ、Ｃ，Ｄが
、Ｄ、Ｃ，Ｂ、Ｄ、Ｃ，Ｂの順に順次読出される。

本実施例によれば、間欠的に入力される、ラスク走査さ
れた入力画像１から、局所近傍画像を切り出して可変段
数シフトレジスタに保持することができる。また、保持
された局所近傍画像データを、時分割に順次演算回路に
供給することができる。

第８図に他の実施例を示す。第８図はＶＳＲｌｏの別の
構成を示す。ここでは、ＶＳＲＩＯは、シフト操作を行
なう書込み信号制御部２８、出力選択制御部１９、可変
段数シフトレジスタセル（ｖｓｒ）１００からなる。本
実施例では、ｖｓｒｌｏｏは、書込み信号制御部２８か
ら出力される書込み可能信号φｓ’　１１０６と、クロ
ックに同期した読出し可能信号φｚｌｏ０２により、デ
ータの書込み、読出しを実行する。

書込み信号制御部２８は、第１図に示した読出し信号制
御部１８に対応しており、シフト操作を行なうものでク
ロックに同期した書込み可能信号１００〕を入力とし、
間欠的にｌ（ｉｇｈとなる書込み可能信号１１０６を出
力する。第８図では、書込み信号制御部２８は、４ｂｉ
ｔダウンカウンタ１０４からなる。ここでは、４ｂｉｔ
ダウンカウンタ１０４のロート信号１０２４を、そのま
ま書込み制御信号として用いる。

第９図に、本実施例において、ＭＳＫＴＭＳ＝　５　。

ＴＭＳ＝２としたときの、ＶＳＲＩＯのタイミングチャ
ートを示す。ＶＳＲＩＯの動作は、第６図に示した前記
実施例と同じである。第９図では、第１および第７のマ
シンサイクルにおいて、４ｂｉｔダウンカウンタ１０４
のロード信号１０２４がＨｉｇｈとなり、書込み可能信
号φ１′　がＨｉｇｈになる。

この結果、第１のマシンサイクルから第２のマシンサイ
クルにかけて、データＣがＶＳＲＩＯに入力されるとと
もに、データＡ、Ｂがそれぞれ右へ１段シフトされる。

また、第７のマシンサイクルから第８のマシンサイクル
にかけて、データＤがＶＳＲＩＯに入力され、データＢ
、Ｃがそれぞれ右へ１段シフトされる。

本実施例によれば、前記実施例と同じ効果を、前記実施
例に比べ少ないハードウェア量で実現できる。

第１０図に、さらに他の実施例を示す。ここでは、ＶＳ
ＲＩＯは、シフト操作を行なう書込み制御部２８．出力
選択制御部２９、可変段数シフトレジスタセル（ｖ　ｓ
　ｒＬｌ　００からなる。

本実施例における出力選択制御部２９は、３ｂｉｔアツ
プカウンタ１０３、ＲＡＭ２０３、デコーダ１０５から
なる。３ｂｉｔアツプカウンタ１０３のカウンタ出力線
１００３は、ＲＡＭ２０３のアドレス線となり、カウン
タ出力、［１００３により指定されたアドレスの内容が
ＲＡＭ出力線２００３から出力され、デコーダ１０５に
入り、出力選択信号１０１５に変換され、ｖｓ　ｒｌｏ
ｏに供給される。

ＲＡＭ２０３（７）７ドＬ／ス０，１．２に、それぞれ
０，２．４をあらかじめ記憶させた場合の、ＶＳＲＩＯ
の動作を第１１図に、タイムチャートを第１２図に示す
。第１１図、第１２図では、ＭＳＫＴＭＳ、　ＴＭＳは
、それぞれ５，２である。

第１のマシンサイクルから第２のマシンサイクルにかけ
てデータの入力およびシフトが実行された後、第２のマ
シンサイクルから第７のマシンサイクルまで、クロック
毎にＲＡ　Ｍ出力２００３により指定されるｖｓｒｌｏ
ｏの内容Ａ、Ｃ，Ｅが、Ｅ。

Ｃ，Ａ、Ｅ、Ｃ，Ａの順に読出される。第７のマシンサ
イクルから第８のマシンサイクルにかけてデータのシフ
ト、入力が実行された後は、第８のマシンサイクル以降
、ＲＡＭ出力２００３により。

ｖｓｒｌｏｏの内容Ｂ、Ｄ、Ｆが、Ｆ、Ｄ、Ｂ。

Ｆ、Ｄ、Ｂの順に読出されることになる。

本実施例によれば−、ＲＡＭにあらかじめデータを設定
しておくことにより、可変段数シフトレジスタ内の任意
のデータを、任意の順序で読出すことが可能となり、飛
び飛びの局所近傍画像の時分割処理を効率良く実現でき
る効果がある。

尚、今まで述べた実施例は画像データを処理する場合に
ついて述べたが、本発明は一般に積和演算を行なうもの
について広く適用可能である。

〔発明の効果〕

上記のように、本発明の可変段数シフトレジスタによれ
ば、高速走査可能なラスク走査により走李された入力画
像から、局所近傍画像データを切り出し、該局所近傍画
像データを時分割に演算回路に供給できるので、局所近
傍画像演算を少ないハードウェア量で高速に実現できる
効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例にかかる可変段数シフトレジ
スタの構成を示す図、第２図、第３図は局所近傍画像演
算の演算方法を示す図、第４図は画像処理プロセッサの
全体構成図、第゛５図は可変段数シフトレジスタセル（
ｖｓｒ）を示す図、第６図は一実施例にかかる可変段数
のシフトレジスタの動作説明図、第７図は第６図のタイ
ミングチャート、第８図は他の実施例にかかる可変段数
シフトレジスタを示す図、第９図は他の実施例のタイム
チャート、第１０図は他の実施例にかかる可変段数シフ
トレジスタを示す図、第１１図は他の実施例にかかる動
作説明図、第１２図は第１１図のタイミングチャートで
ある。１・・・入力画像、２，３・・・ラインバッファ、４・
・・出力画像、５・・・画像処理プロセッサ、１０，２
０゜３０・・・可変段数シフトレジスタ、１８・・・読
出し信号制御部、１９・・・出力選択制御部、２８・・
・書込み信号制御部、１００・・・可変段数シフトレジ
スタセル（ｖｓｒ）。

Claims

【特許請求の範囲】１、少なくとも１段のデータ遅延を行なうシフトレジス
タと、該シフトレジスタの各段の出力を選択出力するセ
レクタを備え、該シフトレジスタの段数を可変に制御す
る可変段数シフトレジスタにおいて、前記シフトレジス
タのシフト操作をクロック信号に対して間欠的に実行さ
せるシフト操作制御手段と、前記セレクタから選択出力
を行なうための選択制御信号をクロック毎に切り換える
出力選択制御手段を設けたことを特徴とする可変段数シ
フトレジスタ。２、特許請求の範囲第１項において、前記シフト操作制
御手段を、前記シフトレジスタの各段のデータのシフト
出力を可能とする読出し可能信号の制御を行い、該読出
し可能信号をクロック信号に対して間欠的に発生させる
読出し信号制御手段としたことを特徴とする可変段数シ
フトレジスタ。３、特許請求の範囲第２項において、前記読出し信号制
御手段を、クロック毎にカウントを実行し、あらかじめ
設定された間隔で初期状態となるカウンタと、該カウン
タの出力が、一定の条件を満たすとき該読出し可能信号
を発生させる読出し信号発生回路により構成することを
特徴とした可変段数シフトレジスタ。４、特許請求の範囲第１項において、前記シフト操作制
御手段を、前記シフトレジスタの各段のデータのシフト
入力を可能とする書込み可能信号の制御を行い、該書込
み可能信号をクロック信号に対して間欠的に発生させる
書込み信号制御手段とした可変段数シフトレジスタ。５、特許請求の範囲第４項において、前記書込み信号制
御手段を、クロック毎にカウントを実行し、あらかじめ
設定された間隔で初期状態となるカウンタと、該カウン
タの出力が、一定の条件を満たすとき該書込み可能信号
を発生させる書込み信号発生回路により構成することを
特徴とした可変段数シフトレジスタ。６、特許請求の範囲第４項において、前記出力選択制御
手段を、クロック毎にカウントを実行し、あらかじめ設
定された間隔で初期状態となるカウンタと、該カウンタ
の出力をデコードし、該セレクタの出力選択制御信号を
発生するデコーダにより構成することを特徴とした可変
段数シフトレジスタ。７、特許請求の範囲第１項において、前記出力選択制御
手段を、クロック毎にカウントを実行し、あらかじめ設
定された間隔で初期状態となるカウンタと、該カウンタ
の出力をアドレスとする情報記憶手段と、該情報記憶手
段からの出力をデコードし、該セレクタの出力選択制御
信号を発生するデコーダにより構成することを特徴とす
る可変段数シフトレジスタ。