JPH0527903B2

JPH0527903B2 -

Info

Publication number: JPH0527903B2
Application number: JP61015713A
Authority: JP
Inventors: Shuichi Miura; Yoshiki Kobayashi; Tadashi Fukushima; Kazuyoshi Asada; Kotaro Hirasawa; Yoshuki Okuyama; Takeshi Kato; Norio Murayama
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1985-02-01
Filing date: 1986-01-29
Publication date: 1993-04-22
Also published as: JPS621074A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、空間積和演算等の局所近傍（カーネ
ルという）画像処理を実行する並列画像処理プロ
セツサに関する。

〔従来の技術〕

画像データを処理する画像処理は、前処理、特
徴抽出処理、判定処理等に大別できるが、この発
明にかかる並列画像処理プロセツサは、主に前処
理を行なうに適したものである。

この前処理を行なうにあたり、汎用性があり、
かつ高速処理のできる画像処理プロセツサが所望
されるわけであるが、取り扱う画像データは、２
次元の広がりを持つため、全ての画像データを並
列処理することは困難である。従つて、ノイズ除
去や輪郭抽出機能を実現する空間積和演算等のよ
うな局所近傍の画像データ間の演算に対して並列
処理を行なう場合が多い。このような局所近傍の
画像データを扱うものとして特開昭57−209564号
公報、特開昭58−163061号公報、特開昭58−
181171号公報、特開昭59−146366号公報等に記載
された局所並列型画像処理プロセツサをLSI化し
たものである。これは局所画像データの一部を並
列に演算する並列演算回路を基本モジユールとし
てLSI化を図つたものであり、この基本モジユー
ルを複数個並置するか、基本モジユールを時分割
処理することにより、局所画像領域のサイズを拡
張し、局所近傍演算の並列処理を高速に、かつ汎
用的に行なうことができるものである。

すなわち、ｍ行×ｎ列（ｍ、ｎ：整数）の局所
並列画像処理を行なうにあたり、(1)演算回路（プ
ロセツサエレメント）ｎ個を単位とする基本モジ
ユールをｍ個並置するか、(2)基本モジユールを単
独で用いてｍ語の列の画像データを画像データメ
モリ（レジスタ）に順次記憶して時分割に基本モ
ジユールに取込み、対応する行の画像データを演
算回路間でシフトすると同時にその行のｎ個の画
像データに対して並列処理を行なうようにし、ｍ
回のサイクルでｍ行×ｎ列の局所並列処理を行な
うようにしたものである。

〔発明が解決しようとする問題点〕

上述の発明では、基本モジユールを複数個用い
て画像処理を実行する場合、各基本モジユールに
並列に画像データを供給するためのラインバツフ
ア回路が外付け回路として必要である。このた
め、一度結線してしまうと、並列処理可能な局所
画像領域が固定されてしまうという問題があつ
た。また、局所近傍領域の拡張においてはライン
バツフア回路も増設しなければならないという問
題があつた。例えば１画素のデータが８ビツトで
表わされる256×256画素の画像に対し、３×３の
局所並列演算を6MHzの動作周波数で実行する場
合、6MHzで動作する4Kビツトの高速メモリ、あ
るいはシフトレジスタが必要となり、ハード物量
が大きくなつてしまう。一方、時分割処理するこ
とにより画像処理を実行する場合には、外付けの
ラインバツフア回路は不要であるが、ステイツク
走査という特殊な走査法により画像データを基本
モジユールに供給しなければならないという問題
があつた。通常のラスタ走査された画像データを
ステイツク走査に変換するためには、前述のライ
ンバツフア回路以上のハード物量が必要となる。

本発明の目的は、上記の問題を解決し、局所近
傍演算の対象となる局所画像領域を、少ないハー
ド物量で容易に拡張できる並列画像処理プロセツ
サを提供することにある。

本発明の他の目的は、同じハードウエア構成で
様々な局所画像領域に柔軟に対応できる並列画像
処理プロセツサを提供することにある。

〔問題点を解決するための手段〕

本発明は上記目的を達成するために以下のよう
な解決手段を用いる。

第１に、基本モジユール（LSI）構成の並列画
像処理プロセツサにおいて、従来ハード物量の大
きかつたラインバツフアを内蔵させ、基本モジユ
ール間の接続を行なうために、ラインバツフアに
より遅延させた画像データを出力し、他の基本モ
ジユールの入力画像データとするための出力ポー
トを設けたことにより達成される。

第２に、基本モジユール構成の並列画像処理プ
ロセツサにおいて、少なくとも１つのラインバツ
フアと、外部からの入力画像データとラインバツ
フアにより遅延させた画像データのいずれかとを
選択的に切換える切換回路とを内蔵させ、基本モ
ジユール間の接続を行なうために、セレクタによ
り選択した画像データを出力し、他の基本モジユ
ールの入力画像データとするための出力ポートを
設けたことにより達成される。

第３に、外部からの画像データを入力する入力
ポートと、該入力画像データから順次局所画像デ
ータを切出して記憶する複数個の順次記憶手段
と、該局所画像データを並列演算する複数個の演
算回路を含む並列演算部と、該並列演算された結
果を結合して外部に出力する結合手段を備えた基
本モジユール構成の並列画像処理プロセツサにお
いて、それぞれの順次記憶手段の段数を可変と
し、前記入力画像データを順次１行分ずつ遅延さ
せる少なくとも１個のラインバツフアと、該ライ
ンバツフアからの出力の順次記憶手段からの出力
とを選択的に切換え、次の順次記憶手段に入力さ
せる少なくとも１個の第１の切換回路と、外部か
らの入力画像データとラインバツフアにより遅延
させた画像データのいずれかとを選択的に切換え
る第２の切換回路と、基本モジユール間の接続を
行なうために該第２のセレクタにより選択した画
像データを出力し、他の基本モジユールの入力画
像データとするための出力ポートと、第１及び第
２の切換回路に制御信号を与える制御回路とを設
けたことにより達成される。

〔作用〕

第１に、ラインバツフア内蔵及び遅延させた画
像データを出力する出力ポートを設けたことによ
り、他の基本モジユールに入力する場合でも、あ
らかじめ遅延させたデータを供給できるため外付
け回路が不要となるため、拡張性が向上する。

第２に、更に外部からの入力画像データとライ
ンバツフアにより遅延させた画像データのいずれ
かとを選択的に切換える切換回路を内蔵したこと
により、何行分遅延させた画像データを他の基本
モジユールに入力させるかの選択が可能となり、
種々なサイズの局所近傍演算に対処できる。

第３に、更に順次記憶手段を可変段数とし、ラ
インバツフア出力と順次記憶手段の出力とを選択
的に切換える第１の切換回路と、前述した外部か
らの入力画像データとラインバツフア出力のいず
れかとを選択的に切換える第２の切換回路、第１
及び第２の切換回路を制御する制御回路を内蔵さ
せたことにより、基本モジユール単独で時分割処
理したり、基本モジユールを並置して同一結線で
種々なサイズを局所近傍演算を行なうことが可能
になるなど時間、局所近傍のサイズを考慮した使
用ができる。

〔発明の実施例〕

以下、本発明の実施例を図面を用いて説明す
る。

第２図に、画像前処理演算の基本演算であるｍ
行×ｎ列（３×３）の局所近傍画像処理を高速に
実行するための、局所並列型演算方式を示す。

処理対象となる入力画像１を10×10の濃淡画像
とし、該画像は図に示す番号、、、…の順
にラスタ走査されるものとする。第２図では、画
像データまでを走査し終つたところを示す。

入力画像１から走査された画像データは、レジ
スタ３１−００、およびラインバツフア２０−０
に入力される。レジスタ３１−００に入力された
画像データは、順次レジスタ３１−０１、レジス
タ３１−０２へとシフトされていく。また、ライ
ンバツフア２０−０に入力された画像データは、
画像を１ライン分走査する時間だけ遅延させられ
て、ラインバツフア２０−０から出力される。

ラインバツフア２０−０から出力されさ画像デ
ータは、レジスタ３１−１０、およびラインバツ
フア２０−１に入される。レジスタ３１−１０に
入力された画像データは、順次レジスタ３１−１
１、レジスタ３１−１２へとシフトされていく。
また、ラインバツフア２０−１に入力された画像
データは、画像を１ライン分走査する時間だけ遅
延させられて、ラインバツフア２０−１から出力
される。

ラインバツフア２０−１から出力された画像デ
ータは、レジスタ３１−２０に入力される。レジ
スタ３１−２０に入力された画像データは、順次
レジスタ３１−２１、レジスタ３１−２２へとシ
フトされていく。

以上の構成により、画像データがレジスタ３
１−００およびラインバツフア２０−０に取込ま
れたとき、９個のレジスタ３１には、画像データ
を中心とした３×３の局所近傍画像、、
、、、が同時に格納されている。よつて
レジスタ３１と同数の演算器を用いれば、各レジ
スタ３１内の画像データに対し並列に演算を行う
ことができ、高速処理を実現できる。

第１図に、上記局所並列型演算方式を実現する
並列画像処理プロセツサの基本モジユール１０の
構成を示す。

基本モジユール１０は、画像データを取り込む
画像データ入力ポート５４、基本モジユール１０
の内部で遅延させた画像データを出力する画像デ
ータ出力ポート５５、別の基本モジユール１０か
らの演算結果を入力する演算データ入力ポート６
４、および内部処理結果を出力する演算データ出
力ポート６５を有する。

入力画像１からラスタ走査された画像データ
は、画像データ入力ポート５４を介して可変段数
シフトレジスタ（VSR）３１−０ラインバツフ
ア２０−０、セレクタ７０に入力される。ライン
バツフア２０−０は、入力された画像データを、
ラスタ走査の１ライン分の時間遅らせて、セレク
タ３３−０、ラインバツフア２０−１、セレクタ
７０に出力する。ラインバツフア２０−１は、ラ
インバツフア２０−０から供給された画像データ
を、さらに１ライン分の時間遅らせて、セレクタ
３３−１、セレクタ７０に出力する。

セレクタ７０では、制御回路２１からの制御信
号により、画像データ入力ポート５４からの画像
データ、ラインバツフア２０−０の出力、および
ラインバツフア２０−１の出力の中からひとつを
選択して、画像データ出力ポート５５から出力す
る。画像データ出力ポート５５からの出力は、複
数の基本モジユール１０を使用する場合、次段の
基本モジユール１０の入力画像データとなるが、
セレクタ７０により、画像データ出力ポート５５
の出力として、入力画像データに対して０、１、
２ライン遅れた画像データの中のひとつを選択す
ることができる。

また、VSR３１−０は、制御回路２１からの
制御信号によりシフト操作を行い、並列演算部３
０およびセレクタ３３−０に画像データを供給す
る。

セレクタ３３−０は、ラインバツフア２０−０
の出力とVSR３１−０の出力とを、制御回路２
１からの制御信号により選択し、VSR３１−１
に出力する。VSR３１−１は、上記可変段数シ
フトレジスタ３１−０と同様にシフト操作を行
い、並列演算部３０およびセレクタ３３−１に画
像データを供給する。

セレクタ３３−１は、ラインバツフア２０−１
の出力とVSR３１−１の出力とを、セレクタ３
３−０と同様の制御により選択し、VSR３１−
２に供給する。VSR３１−２は、上記VSR３１
−０と同様のシフト操作を行い、並列演算部３０
に画像データを供給する。以上のセレクタ３３の
切換えにより、VSR３１の配列を、１×３と３
×１の２通りの中から選択することができる。こ
のVSR３１の配列は、１マシンサイクルの間に
同時に演算可能な局所画像データの配列に対応す
る。

並列演算部３０は、VSR３１−０，３１−１，
３１−２から供給される画像データを並列に演算
し、演算結果を統合回路４０に出力する。統合回
路４０では、演算データ入力ポート６４から供給
される演算データと、並列演算部３０の出力が統
合され、演算データ出力ポート６５から出力さ
れ、出力画像２に格納される。

本実施例の基本モジユール１０は、３個の
VSR３１から同時に供給される３つの画像デー
タを並列演算部３０において並列に処理できる。
一方、最も汎用的な局所近傍画像演算は、第２図
に示すように３×３の局所画像データを処理する
ものであり、１つの出力画像データを算出するた
めに９つの画像データが必要となる。このような
３×３の局所近傍画像演算を、本基本モジユール
１０を用いて実現するには次の２通りの方法があ
る。

(1) 時分割処理方式 (2) 基本モジユール増設方式 (1)の方式は、９つの局所画像データを３つずつ
３マシンサイクルに分けて並列演算部３０で演算
し、その結果を統合回路４０にて３マシンサイク
ルで結合する方法である。本方式では、、画像デ
ータの取込みおよび演算データの出力は３マシン
サイクルに１度実行される。本実施例で説明する
基本モジユール１０では、最大８回の時分割処理
が可能で、１個の基本モジユール１０で、最大24
個の画像データを時分割により処理できる。

ｎ回の時分割処理の場合、ラインバツフア２０
はｎマシンサイクルに１度動作し、VSR３１は、
ｎマシンサイクルに１度シフトを行い、１×ｎの
局所画像データをｎマシンサイクルの間保持す
る。そしてそのｎ個の画像データをｎマシンサイ
クルの間に１つずつ並列演算部３０に供給する。
並列演算部３０では、ｎ回に分けて供給される画
像データに対し、対応するｎ個の係数データを１
マシンサイクル毎に発生させ、両者の演算を実行
し、１マシンサイクル毎にその結果を統合回路４
０に供給する。結合回路４０では、ｎ回に分けて
並列演算部３０から供給される演算データを、ｎ
マシンサイクルで統合し、演算データ出力ポート
６５から出力する。本方式では、処理速度は遅く
なるが基本モジユール１０が１個ですみ、ハード
量が少なくてすむ。

(2)の方式は、基本モジユール１０を３個用いて
３×３の局部画像データを１マシンサイクルの間
に１度に演算する方法である。本方式では、各基
本モジユール１０で３つずつ画像データを演算
し、LSI間で演算データを統合する。本方式は、
(1)の方式に比べハード量は多くなるが、高速に演
算を実行できる。

また、本基本モジユール１０は、マルチマスク
処理にも対応できる構成となつている。マスク数
ｍのマルチマスク処理とは、ひとつの入力画像１
に対し、ｍ通りの局所近傍画像演算を実行し、得
られるｍ枚の出力画像２を統合して最終結果とす
る処理で、エツジ抽出処理等に用いられる。本基
本モジユール１０では、このマルチマスク処理の
統合の前までの処理を、１回の画素走査で実現で
きる。マスク数ｍのマルチマスク処理の場合、画
像データは、ｍマシンサイクルに１度取込まれ、
ラインバツフア２０、VSR３１もｍマシンサイ
クルに一度動作する。VSR３１は、ｍマシンサ
イクルの間同じ画像データを並列演算部３０に供
給し続ける。並列演算部３０では、１つの画像デ
ータについてｍマシンサイクルの間にｍ通りの係
数パターンを発生し、１マシンサイクル毎に上記
画像データとの演算を行う。得られたｍ通りの演
算結果は、ｍマシンサイクルの間に順次演算デー
タ出力ポート６５から出力される。なお、前述の
時分割処理と、マルチマスク処理を組合わせるこ
とも可能である。時分割数ｔ、マスク数ｍの時分
割マルチマスク処理の場合、画像データの取込み
はｔ×ｍマシンサイクルに一度となり、ｍ通りの
演算結果がｔマシンサイクル毎に順次出力される
ことになる。

以上の時分割処理、マルチマスク処理は、制御
回路２１を外部から操作し、（マスク数×時分割
数−１）を与える制御信号MSKTMS1014と、
（時分割数−１）を与える制御信号TMS1013を設
定することにより実現できる。

第３図に、並列演算部の詳細構成例を示す。
VSR３１からの出力信号線３００，３０１，３
０２は、３個の演算回路（PE）３７−０，３７
−１，３７−２に入る。一方、演算回路３７−
０，３７−１，３７−２の他方の入力は、係数メ
モリ３６−０，３６−１，３６−２に結線されて
おり、３個の係数メモリ３６は、カウンタ３５の
出力をアドレスとして、あらかじめ記憶された係
数データをそれぞれ対応する演算回路３７に供給
する。演算回路３７の出力は、演算器３８により
統合され、信号線４００を介して統合回路４０に
入力される。

MSKTMS≠０の場合には、時分割処理あるい
はマルチマスク処理となり、係数メモリは、１マ
シンサイクル毎にアドレスを変え、異なるアドレ
スから係数データを読出して演算回路３７に供給
する。このアドレスはカウンタ３５により作られ
る。

第４図に、統合回路４０の詳細構成例を示す。
並列演算部３０の出力は、信号線４００を介して
レジスタ４１とセレクタ４２に入る。レジスタ４
１の出力はセレクタ４３に入力される。セレクタ
４２は、信号線６４０を介して供給される演算デ
ータ入力ポート６４からの演算データと並列演算
部３０の出力とを選択し、演算器４４に供給す
る。セレクタ４３は、レジスタ４１の出力線４１
０と統合結合回路４０の出力線６５０とを選択し
て演算器４４に供給する。演算器４４の出力は、
レジスタ４５、信号線６５０を介して演算データ
出力ポート６５から外部へ出力される。

セレクタ４２、セレクタ４３は、それぞれカウ
ンタ４６からの制御信号４２０，４３０により制
御される。カウンタ４６は、制御回路２１からの
リセツト信号４５０と（時分割数−１）を与える
制御信号TMS1013により制御され、リセツト信
号４５０が“HIGH”になるとリセツトされ、０
からTMSまでのカウントアツプが繰返される。
TMS＝０のとき、セレクタ４２、セレクタ４３
は常に信号線６４０、信号線４１０を選択する。
TMS≠０のときは、セレクタ４２はカウンタ４
６の値がTMSに等しくなつたときのみ信号線６
４０を選択し、セレクタ４３は、カウンタ４６の
値が０になつたときのみ信号線４１０を選択す
る。

第５図に、TMS＝２の場合の統合回路４０の
動作を示す。TMS≠０のとき、統合回路４０は、
（TMS＋１）マシンサイクルで、データ線４００
から（TMS＋１）マシンサイクルの間に供給さ
れる（TMS＋１）個の演算データと、データ線
６４０から供給される１つの演算データを結合す
る。第５図の場合、３マシンサイクルで、データ
線４００上の演算データａ，ｂ，ｃと、データ線
６４０上の演算データｌを加算により統合してい
る。

第１のマシンサイクルでは、演算器４４におい
て演算データａおよびｂが加算される。第２のマ
シンサイクルでａ＋ｂとｃが加算され、ａ＋ｂ＋
ｃを得る。第３のマシンサイクルではａ＋ｂ＋ｃ
とｌが加算され、次のマシンサイクルでレジスタ
４５から統合結果ａ＋ｂ＋ｃ＋ｌが出力される。

第６図に、第１図における２本ラインバツフア
２０をRAMを用いて構成する詳細例を示す。

第６図は、８ビツトのデータを最大1024段遅延
できるラインバツフアを２本、もしくは８ビツト
のデータを最大2048段遅延できるラインバツフア
を１本形成できる。遅延段数の可変なラインバツ
フアの構成となつている。

第６図において、RMA２４１、およびRAM
２４２は、それぞれ８×1024ビツトの記憶容量を
持つ。クロツク信号２１０２が“High”レベル
の時、行番地制御回路２４５の出力である10ビツ
トの行番地信号２１０３に対応するRAM２４１
およびRAM２４２の各８ビツトのデータは、そ
れぞれ信号線２５２、信号線２５３上に読み出さ
れる。また、クロツク信号２１０２が“Low”
レベルでかつ入出力情報制御回路２４６の出力デ
ータ２１０４が“Low”の時は、入力信号線５
４０上の８ビツトのデータは、RAM２４１の行
番地信号２１０３に対応する番地に、クロツク信
号２１０２が“Low”レベルでかつ入出力情報
制御回路２４６の出力データ２１０４が“High”
の際は入力信号線５４０上の８ビツトのデータ
は、RAM２４２の行番地信号２１０３に対応す
る番地に、それぞれ書き込まれる。RAM２４１
およびRAM２４２から読み出された信号線２５
２および信号線２５３上のそれぞれ８ビツトのデ
ータは、セレクタ２４３およびセレクタ２４４に
入力される。セレクタ２４３は、信号線２１０４
が“Low”の時、信号線２５２上のデータを選
択して出力信号線２００上に、信号線２１０４が
“High”の時は、信号線２５３上のデータを選択
して出力信号線２００上に出力する。一方、セレ
クタ２４４は、信号線２１０４が“Low”の時
は信号線２５３上のデータを、信号線２１０４が
“High”の時は信号線２５２上のデータを、それ
ぞれ選択して出力線２０１上に出力する。

行番地制御回路２４５は10ビツトのバイナリイ
カウンターで、制御信号２１０１が“Low”で
かつクロツク信号２１０２が“High”になる度
カウントアツプし、制御信号２１０１が“High”
となると０に初期化される。行番地制御回路２４
５は、カウントデータを10ビツトの行番地信号２
１０３として、RAM２４１、RAM２４２のほ
か、論理回路２４７に出力する。論理回路２４７
は、10ビツトの行番地信号２１０３すべてが
“High”の時、もしくは信号線２１０１が
“High”の時、信号線２１０６に“High”レベ
ルを出力する。これ以外の時は、信号線２１０６
に“Low”レベルを出力する。

入出力情報制御回路２４６は、１ビツトのカウ
ンタ（つまりＴフリツプフロツプ）であり、初期
化信号２１０５が“Low”でかつ信号線２１０
６が“High”レベルになる度、信号線２１０４
の状態を“High”から“Low”へ、もしくは
“Low”から“High”へと変化させる。また、初
期化信号２１５０に“High”が入力されると、
信号線２１０４を“Low”に初期化する。

第６図に示す回路は次のように動作する。

今、初期状態として、制御信号２１０１、クロ
ツク信号２１０２および初期化信号２１０５がす
べて“Low”とする。そして初期化信号２１０
５を“High”、“Low”と変化させた後、制御信
号２１０１を“High”にする。この時、行番地
制御回路２４６の出力信号２１０３は０、入出力
情報制御回路２４６の出力信号２１０４は
“Low”となる。この後、制御信号２１０１が
“Low”に変化し、その後クロツク信号２１０２
が“Low”から“High”、さらに“Low”へと変
化する。この時、クロツク信号２１０２が
“High”の間に、RAM２４１の０行番地の内容
８ビツトが、信号線２５２、セレクタ２４４を介
して、出力信号線２０１上に出力され、また
RAM２４２の０行番地の内容８ビツトが信号線
２５３、セレクタ２４３を介して、信号線２００
上に出力される。その後、クロツク信号２１０２
が“Low”になると、入力信号線５４０上の８
ビツトのデータが、RMA２４１の０行番地に書
き込まれる。この時、RAM２４２の内容は、ど
の行番地も変化しない。

この後、クロツク信号２１０２が“Low”か
ら“High”、さらに“Low”と変化する度、読み
出し、書き込みの行番地は一つずつ増えてゆく
が、RAM２４１から読み出されたデータは出力
信号線２０１上に、RMA２４２から読み出され
たデータが出力信号線２００上に出力されるこ
と、および、入力信号線５４０上のデータが
RAM２４１に書き込まれることは変わらない。

ここで、行番地信号線２１０３が１０２３に達
する前に制御信号線２１０１が“High”となつ
たとする。すると信号線２１０６は“Low”か
ら、“High”へと変化する。この信号線２１０６
のレベル変化によつて、入出力情報制御回路２４
６の状態は変化し、信号線２１０４を“High”
にする。この結果、セレクタ２４３，２４４の選
択が切り換わり、信号線２５２は出力信号線２０
０に、信号線２５３は出力信号線２０１に接続さ
れる。また、書き込み可能なRAMは、RAM２
４１からRAM２４２に移り、RAM２４１は書
き込めなくなる。さらに、行番地制御回路２４５
の出力信号２１０３は０に初期化される。そこ
で、この後、制御信号２１０１を“Low”にし
てから、クロツク信号２１０２にパルス信号を印
加すると、読み出し・書き込みの行番地信号２１
０３は０から一つずつ上昇する。クロツク信号２
１０２が“High”の時、行番地信号２１０３に
よりRAM２４１から読み出されたデータは、信
号線２５２、セレクタ２４３を介して出力信号線
２００へ、また、RAM２４２から読み出された
データは、信号線２５３、セレクタ２４４を介し
て出力信号線２０１に読み出される。またクロツ
ク信号２１０２が“Low”の時、入力信号線５
４０上のデータは、RAM２４２の行番地信号２
１０３に対応する行番地に書き込まれる。

ここで、第６図の回路構成と第１図との対応に
ついて説明する。

第６図の回路において、初期状態として、
RAM２４１，２４２の内定は不定であるとす
る。また、入力画像１の水平方向の画素数を100
とする。

第６図の回路において、入力画像１の画素デー
タは、入力信号線５４０から入力されて、最初は
RAM２４１に書き込まれる。第１番目のラスタ
の画素データ100個はRAM２４１の行番地０か
ら99まで順次書き込まれる。この時、RAM２４
１，２４２からは不定データが読み出される。次
に第２番目のラスタの画素データ100個が、
RAM２４２の行番地０から99まで書き込まれ
る。この時、RAM２４１からは、第１番目のラ
スタデータが読み出されるが、RAM２４２から
読み出されるデータは不定データである。

そして第３番目のラスタデータは、RAM２４
１の行番地０から99に書き込まれる。この時、
RAM２４１からは第１番目のラスタデータが、
信号線２５２、セレクタ２４４を介して出力信号
線２００に、RAM２４２からは第２番目のラス
タデータが、信号線２５３、セレクタ２４３を介
して出力信号線２００に出力される。さらに第４
番目のラスタデータは、RAM２４２の行番地０
から99に書き込まれる。この時、RAM２４２か
らは第２番目のラスタデータが、信号線２５３、
セレクタ２４４を介して出力信号線２０１へ、
RAM２４１からは第３番目のラスタデータが、
信号線２５２、セレクタ２４３を介して出力信号
線２００へ出力される。

つまり、第３番目のラスタデータを入力する
時、RAM２４１はラインバツフア２０−１とし
て、RAM２４２はラインバツフア２０−０とし
てデータを出力することになる。一方、第４番目
のラスタデータを入力する時は、RAM２４１が
ラインバツフア２０−０として、RAM２４２が
ラインバツフア２０−１としてデータを出力する
ことになる。

一般的に言つて、奇数番目のラスタデータは
RAM２４１に、偶数番目のラスタデータは
RAM２４２に書き込まれる。また、RAM２４
１，２４２から読み出されたデータは、小さい番
数のラスタデータが出力信号線２０１に、大きい
番数のラスタデータが出力信号線２００に出力さ
れることになる。

一方、遅延段数が1024段を越えた場合、換言す
ると、行番地信号２１０３が１０２３に達した場
合、信号線２１０６が“High”となり、読み出
し制御回路２４６の出力信号２１０４の状態を変
化させ、これまで書き込んでいたRAMへの書き
込みをやめさせ、もう一方のRAMへの書き込み
を指示することになる。この時の書き込み開始行
番地は０となる。また、信号線２１０４が変化す
るとRAM２４１，２４２と出力信号線２００，
２０１の接続が切り換わる。このため、第６図の
回路を、入力信号５４０と出力信号２００をもつ
８ビツト2048段のラインバツフアとして使用する
ことが可能となる。以上、ラインバツフアをLSI
化に適したRAMで構成する例で説明したが、勿
論シフトレジスタでも構成できる。

第７図に、VSR３１−０の構成例を示す。
VSR３１−０は、シフト操作を行なう読出し信
号制御部１８、出力選択制御部１９、可変段数シ
フトレジスタセル（vsr）１００からなる。入力
画像１からラスタ走査された画素データは、８ビ
ツトのデータとして入力データ線５４０からvsr
１００に入力される。また、vsr１００の出力は、
出力データ線３００を介して並列演算部３０およ
びセレクタ３３−０に入力される。

vsr１００は、１マシンサイクルの間に、デー
タの読出し、書込みを行うことにより、データの
入力、シフトを実行する。本実施例では、vsr１
００は、クロツクに同期した書込み可能信号φ₁
１００１と、読出し信号制御部１８から出力され
る読出し可能信号φ₂′１００６により、データの
書込み、読出しを実行する。また、出力選択制御
部１９から出力される出力選択信号１０１５は、
vsr１００内に埋込まれた、セレクタを構成する
クロツクゲート１５００（第８図）に入力され
る。出力選択信号１０１５がHighとなつたvsr１
００内のデータが、セレクタの出力として出力デ
ータ線３００に出力される。

読出し信号制御部１８は、クロツクに同期した
読出し可能信号１００２を入力とし、間欠的に
Highとなる読出し可能信号１００６を出力する。
第７図では、シフト操作を行なう読出し信号制御
部１８は、4bitダウンカウンタ１０４、ハーフレ
ジスタ（HR）１０２、遅延回路１０１からな
る。

4bitダウンカウンタ１０４は、クロツク毎にカ
ウントダウンするカウンタである。リセツト信号
１０００がHighになると、カウンタ出力１００
４がゼロになつたとき、ロード信号１０２４が
Highになり、その次のマシンサイクルで制御回
路２１からの4bitデータMSKTMS１０１４が、
4bitダウンカウンタ１０４にロードされる。HR
１０２および遅延回路１０１は、ロード信号１０
２４がHighとなつた次のマシンサイクルで読出
し可能信号１００６がHighとなるよう、ロード
信号１０２４を半マシンサイクル遅らせた読出し
制御信号１００５を生成する。

出力選択制御部１９は、3bitアツプカウンタ１
０３およびデコーダ１０１５からなり、出力選択
信号１０１５を、１マシンサイクル毎に切り換え
る。3bitアツプカウンタは、クロツク毎にカウン
トアツプするカウンタである。リセツト信号１０
００がHighになるか、カウンタ出力１００３が
制御回路２１からの3bitデータTMS１０１３と
一致したときリセツト信号１０２３がHighとな
り、その次のマシンサイクルで3bitアツプカウン
タ１０３がリセツトされる。3bitアツプカウンタ
１０３の出力１００３は、デコーダ１０５により
デコードされ、出力選択信号１０１５となる。
尚、シフトレジスタの段数はTMS信号により可
変とすることができ、TMSを所定値に設定する
と１段数は（TMS＋１）となる。

第８図は、1bit段のvsr１００の詳細を示す。
vsr１００は、１マシンサイクルの前半にvsr１０
０内のデータを出力線１０１１に読出し、後半に
入力線１０１０からのデータをvsr１００内に書
込むことにより、データのシフトを実行する。入
力線１０１０は、初段のvsr１００では入力デー
タ線５４０と接続され、初段以外のvsr１００で
は前段のvsr１００の出力線１０１１と接続され
る。vsr１００内のデータは、出力選択信号１０
１５がHighとなつたとき、出力データ線３００
に出力される。

第９図は、MSKTMS＝５、TMS＝２とした
ときのVSR３１−０の動作を、第１０図はその
タイミングチヤートを示す。VSR３１−０は、
（MSKTMS＋１）マシンサイクルに一度データ
を入力、シフトし、（TMS＋１）マシンサイクル
でVSR３１−０内のデータを順次出力する。第
９図の場合、６マシンサイクルに一度データが入
力、シフトされ、３マシンサイクルの間にVSR
１０内のデータが順次出力される。

第９図、第１０図の，……，は、それぞれ
第１、……、第９のマシンサイクルを示してい
る。第１のマシンサイクルは、VSR３１−０に
データＡ，Ｂが格納されており、データＣが入力
データ線５４０に到達している状態を示す。この
とき、リセツト信号１０００をHighにすると、
第２のマシンサイクル4bitダウンカウンタ、3bit
アツプカウンタがそれぞれ初期状態になる。さら
に、第１のマシンサイクルから第２のマシンサイ
クルにかけて、読出し制御信号（RDEN）１０
１５がHighとなるため、第２のマシンサイクル
において読出し可能信号φ₂′１００６がHighとな
る。その結果、第１のマシンサイクルから第２の
マシンサイクルにかけて、データＣがVSR３１
−０に入力されるとともに、データＡ，Ｂがそれ
ぞれ右へ１段シフトされることになる。

一方、第２のマシンサイクルから、第７のマシ
ンサイクルの間、3bitアツプカウンタ１０３が
０、１、２、０、１、２とカウントを続ける。こ
の結果、出力データ線３００に、VSR３１−０
内のデータＡ，Ｂ，Ｃが、Ｃ，Ｂ，Ａ，Ｃ，Ｂ，
Ａの順に出力される。

第７のマシンサイクルでは、次の画素データＤ
が、入力データ線５４０に到達する。このとき、
4bitダウンカウンタ１０４が０を出力し、第７の
マシンサイクルから第８のマシンサイクルにかけ
てRDEN１００５がHighとなり、第１、第２の
マシンサイクルと同様に、第７のマシンサイクル
から第８のマシンサイクルにかけて、データＤが
VSR３１−０に入力されるとともに、データＢ，
Ｃが右へ１段シフトされ、データＡが捨てられ
る。以後、第８のマシンサイクルから６マシンサ
イクルの間データＢ，Ｃ，Ｄが保持され、第２か
ら第７のマシンサイクルと同様に、VSR１０内
のデータＢ，Ｃ，Ｄが、Ｄ，Ｃ，Ｂ，Ｄ，Ｃ，Ｂ
の順に順次読出される。

第７図に示した構成例によれば、間欠的に入力
される。ラスタ走査された入力画像１から、局所
近傍画像を切り出して可変段数シフトレジスタに
保持することができる。また、保持された局所近
傍画像データを、時分割に順次演算回路に供給す
ることができる。

第１１図はVSR３１−０の別の構成を示す。
ここでは、VSR３１−０は、シフト操作を行な
う書込み信号制御部２８、出力選択制御部１９、
可変段数シフトレジスタセル（vsr）１００から
なる。本実施例では、vsr１００は、書込み信号
制御部２８から出力される書込み可能信号φ₁′１
１０６と、クロツクに同期した読出し可能信号
φ₂１００２により、データの書込み、読出しを
実行する。

書込み信号制御部２８は、第７図に示した読出
し信号制御部１８に対応しており、シフト操作を
行なうものでクロツクに同期した書込み可能信号
１００１を入力とし、間欠的にHighとなる書込
み可能信号１１０６を出力する。第１１図では、
書込み信号制御部２８は、4bitダウンカウンタ１
０４からなる。ここでは、4bitダウンカウンタ１
０４のロード信号１０２４を、そのまま書込み制
御信号として用いる。

第１２図に、本構成例において、MSKTMS＝
５、TMS＝２としたときの、VSR３１−０のタ
イミングチヤートを示す。VSR３１−０の動作
は、第９図に示した前記実施例と同じである。第
１２図では、第１図および第７のマシンサイクル
において、4bitダウンカウンタ１０４のロード信
号１０２４がHighとなり、書込み可能信号φ₁′１
１０６がHighになる。この結果、第１のマシン
サイクルから第２のマシンサイクルにかけて、デ
ータＣがVSR３１−０に入力されるとともに、
データＡ，Ｂがそれぞれ右へ１段シフトされる。
また、第７のマシンサイクルから第８のマシンサ
イクルにかけて、データＤがVSR３１−０に入
力され、データＢ，Ｃがそれぞれ右へ１段シフト
される。

本構成例によれば、前記第７図に示した構成例
と同じ効果を、前記実施例に比べ少ないハードウ
エア量で実現できる。

第１３図に、VSR３１−０の、さらに他の構
成例を示す。ここでは、VSR３１−０は、シフ
ト操作を行なう書込み制御部２８、出力選択制御
部２９、可変段数シフトレジスタセル（vsr）１
００からなる。

本構成例における出力選択制御部２９は、3bit
アツプカウンタ１０３、RAM２０３、デコーダ
１０５からなる。3bitアツプカウンタ１０３のカ
ウンタ出力線１００３は、RAM２０３のアドレ
ス線となり、カウンタ出力線１００３により指定
されたアドレスの内容がRAM出力線２００３か
ら出力され、デコーダ１０５に入り、出力選択信
号１０１５に変換され、vsr１００に供給される。

RAM２０３のアドレス０、１、２に、それぞ
れ０、２、４をあらかじめ記憶させた場合の、
VSR３１−０の動作を第１４図に、タイムチヤ
ートを第１５図に示す。第１４図、第１５図で
は、MSKTMS、TMSは、それぞれ５，２であ
る。

第１のマシンサイクルから第２のマシンサイク
ルにかけてデータの入力およびシフトが実行され
た後、第２のマシンサイクルから第７のマシンサ
イクルまで、クロツク毎にRAM出力２００３に
より指定されるvsr１００の内容Ａ，Ｃ，Ｅが、
Ｅ，Ｃ，Ａ，Ｅ，Ｃ，Ａの順に読出される。第７
のマシンサイクルから第８のマシンサイクルにか
けてデータのシフト、入力が実行された後は、第
８のマシンサイクル以降、RAM出力２００３に
より、vsr１００の内容Ｂ，Ｄ，Ｆが、Ｆ，Ｄ，
Ｂ，Ｆ，Ｄ，Ｂの順に読出されることになる。

本実施例によれば、RAMにあらかじめデータ
を設定しておくことにより、可変段数シフトレジ
スタ内の任意のデータを、任意の順序で読出すこ
とが可能となり、飛び飛びの局所近傍画像の時分
割処理を効率よく実現できる。

第１６図に、第１図に示した基本モジユール１
０を１個用いて、３×３の局所近傍画像演算を３
マシンサイクル毎に時分割処理する構成を示す。
ここでは、各VSR３１は、３回の時分割処理に
より１×３の局所画像データを保持し、これら３
個のVSR３１は、第１図におけるセレクタ３３
の切換えにより、３×１に配列される。この結果
全体として３×３の局所画像データが保持される
ことになる。この構成は、MSKTMS、TMSを
２に設定し、第１図におけるセレクタ３３−０，
３３−１がそれぞれデータ線２００，２０１を選
択するように制御回路２１を外部から操作するこ
とにより実現される。この際に基本モジユール１
０は１個しか使用しないのでセレクタ７０を介し
て画像データ出力ポート５５へデータを送出する
必要はない。

入力画像１は、３マシンサイクルに１度ラスタ
走査され、３マシンサイクルに１画素ずつ画像デ
ータ入力ポート５４を介してVSR３１−０およ
びラインバツフア２０−０に入力される。ライン
バツフア２０−０は、画像データを入力画像１の
１ラインを走査する時間だけ遅延させる。ライン
バツフア２０−０の出力は、VSR３１−１とラ
インバツフア２０−１に入力される。ラインバツ
フア２０−１は、ラインバツフア２０−０と同様
に、画像データを入力画像１の１ラインを走査す
る時間だけ遅延させ、VSR３１−２に出力する。
VSR３１−０，３１−１，３１−２は、３マシ
ンサイクルに一度画素データを入力するとともに
シフトを行う。このとき、出力画素２の１つの画
素データを算出するのに必要な９個の局所近傍画
像データＡ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ，Ｇ，Ｈ，Ｉ
が、VSR３１−０，３１−１，３１−２の内部
に３マシンサイクルの間保持されることになる。

VSR３１−０，３１−１，３１−２に保持さ
れた局所近傍画像データは、３マシンサイクルの
間に時分割に読出され、それぞれ並列演算部３０
内の演算回路（PE）３７−０，３７−１，３７
−２（第３図）に入力される。PE３７−０，３
７−１，３７−２では、それぞれ、VSR３１−
０，３１−１，３１−２から供給される画素デー
タと、対応する係数メモリ３６−０，３６−１，
３６−２から供給される荷重係数とが演算され、
その演算結果が演算器３８で統合される。このよ
うにして、１つの局所近傍画像を形成する画素デ
ータの演算結果は、演算器３８から３回に分けて
出力され、統合回路４０により３マシンサイクル
間に統合され、出力画像２として基本モジユール
１０から出力される。

第１７図は、第１図に示した基本モジユール１
０を３個用いて、３×３の局所近傍画像演算を１
マシンサイクル毎に実行する構成を示す。ここで
は、第１図におけるセレクタ３３の切換えによ
り、３個のVSR３１を１×３に配列している。
また、セレクタ７０の切換えにより、画像データ
出力ポート５５からは、ラインバツフア２０−０
によつて、入力画像データに対し、１ライン分遅
れた画像データが出力される。この結果、３個の
基本モジユール１０は３×１に配列され、全体と
して３×３の局所画像データを同時に取出せる。
この内部構成は、MSKTMS、TMSを０に設定
し、第１図におけるセレクタ３３−０，３３−１
および７０が、それぞれデータ線３００，３０
１，２００を選択するように制御回路２１を外部
から操作することにより実現される。

入力画像１は、１マシンサイクル毎にラスタ走
査される。ラスタ走査により読出された入力画像
データは、基本モジユール１０Ａの画像データ入
力ポート５４に与えられる。基本モジユール１０
Ａの画像データ出力ポート５５からは、基本モジ
ユール１０Ａ内のラインバツフア２０−０により
１ライン分遅れた画像データが出力され、基本モ
ジユール１０Ｂの画像データ入力ポート５４に与
えられる。同様に基本モジユール１０Ｂから１０
Ｃへさらに１ライン分遅れた画像データが受け渡
される。また、基本モジユール１０Ａの演算デー
タ出力ポート６５から出力される演算結果は、基
本モジユール１０Ｂの演算データ入力ポート６４
に与えられ、基本モジユール１０Ｂの内部におい
て統合回路４０によつて並列演算部３０の演算結
果と統合される。同様に基本モジユール１０Ｂか
ら１０Ｃへ演算結果が渡され、基本モジユール１
０Ｃの内部において並列演算部３０の演算結果と
統合され、演算データ出力ポート６５から、１マ
シンサイクル毎に出力画像データとして出力され
る。

基本モジユール１０Ａ，１０Ｂ，１０Ｃの内部
では、それぞれ画像データがVSR３１−０に入
力され、さらにVSR３１−１，３１−２へと順
次シフトされてゆく。この結果、３個の基本モジ
ユール１０内にある合計９個のVSR３１には、
３×３の局所画像データＡ，Ｂ，Ｃ，Ｄ，Ｃ，
Ｅ，Ｆ，Ｇ，Ｈ，Ｉが同時に保持される。これら
の局所画像データは、合計３個の並列演算部３０
により、１マシンサイクルで演算される。

第１８図は、３個の基本モジユール１０を第１
７図と同じ接続としたまま、７×７の局所近傍演
算を７マシンサイクル毎に実行する構成を示す。
ここでは、各VSR３１は、７回の時分割処理に
より１×７の局所画像を保持し、これら３個の
VSR３１は第１図におけるセレクタ３３の切換
えにより、３×１に配列されている。この結果、
１個の基本モジユール１０につき、３×７の局所
画像データを保持することになる。また、セレク
タ７０の切換えにより、画像データ出力ポート５
５からは入力画像データに対し、２ランイ分遅れ
た画像データが出力される。この結果、３個の基
本モジユールは３×１に配列されるが、全体とし
て局所画像のサイズは９×７とはならず、７×７
になる。これは隣接する基本モジユール１０間で
１行ずつVSR３１内の画像データが重複してい
るためである。この重複を無くすためには、ライ
ンバツフア２０が１個の基本モジユール１０につ
き３本あればよい。この内部構成は、
MSKTMS、TMSを６に設定し、第１図におけ
るセレクタ３３−０，３３−１、および７０が、
それぞれデータ線２００，２０１，２０１を選択
するように制御回路２１を外部から操作すること
により実現される。すなわち、基本モジユール１
０はセレクタ７０によりラインバツフア２０−１
の出力を選択し、データ線２０１のデータを画像
データ出力ポート５５より出力するのである。

入力画像１は、７マシンサイクルに１度ラスタ
走査され、７マシンサイクルに１画素ずつ、基本
モジユール１０Ａの画像データ入力ポート５４に
入力される。基本モジユール１０Ａの画像データ
出力ポート５５からは、基本モジユール１０Ａ内
のラインバツフア２０−０，２０−１により２ラ
イン分遅れた画像データが出力され、基本モジユ
ール１０Ｂの画像データ入力ポート５４に与えら
れる。同様に基本モジユール１０Ｂから１０Ｃ
へ、さらに２ライン分遅れた画像データが受け渡
される。また、基本モジユール１０Ａの演算デー
タ出力ポート６５から出力される演算結果は、基
本モジユール１０Ｂの演算データ入力ポート６４
に与えられ、基本モジユール１０Ｂの内部におい
て統合回路４０によつて並列演算部３０の演算結
果と統合される。同様に基本モジユール１０Ｂか
ら１０Ｃへ演算結果が渡され、基本モジユール１
０Ｃの内部において並列演算部３０の演算結果と
統合され、演算データ出力ポート６５から、７マ
シンサイクル毎に出力画像データとして出力され
る。

基本モジユール１０Ａの内部では、VSR３１
−０，３１−１，３１−２に、３×７の局所画像
が７マシンサイクルの間保持される。基本モジユ
ール１０Ｂ，１０Ｃの内部では、VSR３１−０
に保持される画像データは前段の基本モジユール
１０内のVSR３１−２に保持される画像データ
と重複するため、有効な画像データとしてそれぞ
れVSR３１−１，３１−２に、２×７の局所画
像データが７マシンサイクルの間保持される。こ
の結果、３個の基本モジユール１０内にある合計
７個のVSR３１には、７×７の局所画像データ
が７マシンサイクルの間保持されることになる。
この７×７の局所画像データは７マシンサイクル
の間に時分割に読出され、合計３個の並列演算部
３０により、７マシンサイクルで演算される。

なお、上記構成において、MSKTMS、TMS
を４に設定することにより、５×５の局所近傍画
像演算を５マシンサイクル毎に実行することも可
能である。この際に基本モジユール１０のセレク
タ７０がどのラインバツフア２０の出力を選択す
るかは制御回路２１により制御される。

本実施例によれば、基本モジユール１０を１個
用いることにより、３×３の局所近傍画像演算を
３マシンサイクル毎に実行できる。また基本モジ
ユール１０を３個接続し、制御回路２１を操作す
ることにより、基本モジユールの接続方法を変え
ることなく、３×３、５×５、７×７の３種類の
局所近傍画像演算に対応できる。

第１９図に別の実施例を示す。第１９図の基本
モジユール１０は、第１図に比べ、VSR３１、
並列演算部３０の内部の演算回路（PE）３７が
それぞれ４個、セレクタ３３、ラインバツフア２
０がそれぞれ３個に増えている。また、セレクタ
３３−１は、データ線２００，３０１中から１つ
を選択する３−to−16セレクタとなつている。こ
れにより、セレクタ３３の切換えによつてVSR
３１の配列を１×４、２×２、４×１の３通りに
切換えることができる。さらに、セレクタ７０
は、データ線５４０，２００，２０１，２０２の
中から１つを選択する４−to−１のセレクタとな
つている。これにより、セレクタ７０の切換えに
よつて、入力画像データに対し、０、１、２、３
ライン遅れた画像データの中のひとつを選択し、
画像データ出力ポート５５から出力することがで
きる。

第２０図に、基本モジユール１０を１個用い
て、４×４の局所近傍画像演算を４マシンサイク
ル毎に実行して時分割処理を行なう構成を示す。

第２０図では、基本モジユール１０の内部は、
ラインバツフア２０、VSR３１以外の回路を省
略している。また、同図は、４回の時分割処理に
より１個のVSR３１で１×４の局所画像データ
を保持し、第１９図におけるセレクタ３３の切換
により、４個のVSR３１を４×１に配列し、全
体として４×４の局所画像データを保持すること
を示す。この構成は、MSKTMS、TMSを３に
設定し、セレクタ３３−０，３３−１，３３−２
がそれぞれデータ線２００，２０１，２０２を選
択するように制御回路２１を外部から操作するこ
とにより実現される。

第２１図は、基本モジユール１０を４個用い
て、４×４の局所近傍画像演算を１マシンサイク
ル毎に実行する構成を示す。ここでは、第１９図
におけるセレクタ３３の切換えにより、４個の
VSR３１を１×４に配列している。また、セレ
クタ７０の切換えにより、画像データ出力ポート
５５からは、入力画像データに対して１ライン分
遅れた画像データが出力される。これにより、基
本モジユール１０が４×１の配列となり、全体と
して４×４の局所画像ゲータを同時に取出せる。
この構成は、MSKTMS、TMSを０に設定し、
第１９図におけるセレクタ３３−０，３３−１，
３３−２，７０がそれぞれデータ線３００，３０
１，３０２，２００を選択するように制御回路２
１を外部から操作することにより実現される。す
なわち、第１９図におけるセレクタ７０はライン
バツフア２０−０を選択し、データ線２００のデ
ータを画像出力ポート５５より出力するのであ
る。

入力画像データは、基本モジユール１０Ａの画
像データ入力ポート５４に与えられる。基本モジ
ユール１０Ａの画像データ出力ポート５５から出
力される１行分遅れた画像データは、基本モジユ
ール１０Ｂの画像データ入力ポート５４に与えら
れる。同様に基本モジユール１０Ｂから１０Ｃ
へ、１０Ｃから１０Ｄへと画像データが受け渡さ
れてゆく。また、基本モジユール１０Ａの演算デ
ータ出力ポート６５から出力される演算結果は、
基本モジユール１０Ｂの演算データ入力ポート６
４に与えられる。同様に基本モジユール１０Ｂか
ら１０Ｃへ、１０Ｃから１０Ｄへと演算結果が渡
されてゆき、基本モジユール１０Ｄの演算データ
出力ポート６５から、１マシンサイクル毎に出力
画像データが出力される。

第２２図は、４個の基本モジユール１０を第２
１図と同じ接続としたまま、８×８の局所近傍演
算を４マシンサイクル毎に実行する構成を示す。
ここでは、各VSR３１は、４回の時分割処理に
より１×４の局所画像データを保持し、これら４
個のVSR３１は、第１９図におけるセレクタ３
３の切換えにより、２×２に配列され、１個の基
本モジユール１０につき、２×８の局所画像デー
タを保持する構成となる。また、セレクタ７０の
切換えにより、画像データ出力ポート５５から
は、入力画像データに対し、２ライン分遅れた画
像データが出力される。この結果、４個の基本モ
ジユール１０が４×１に配列され、全体として８
×８の局所画像データを保持することができる。
この構成は、MSKTMS、TMSを３とし、第１
９図におけるセレクタ３３−０，３３−１，３３
−２，７０がそれぞれデータ線３００，２００，
３０２，２０１を選択するように制御回路２１を
外部から操作することにより実現できる。すなわ
ち、第１９図における基本モジユール１０はセレ
クタ７０によりラインバツフア２０−１の出力を
選択し、データ線２０１のデータを画像データ出
力ポート５５より出力するのである。

第２２図では、画像データ入力ポート５４から
入力された画像データは１個の基本モジユール１
０で２ライン分の遅延を受け、画像データ出力ポ
ート５５から出力される。また、VSR３１は、
１個当たり１×４の局所画像データを保持し、基
本モジユール１個当たりでは、２×８の局所画像
データを保持する。この結果、４個の基本モジユ
ール１０で、８×８の局所画像データを保持する
ことができる。

本実施例によれば、基本モジユール１０を１個
用いることにより、４×４の局所画像演算を４マ
シンサイクル毎に実行できる。また基本モジユー
ル１０を複数個接続し、制御回路２１を外部から
操作することにより、同じ接続で４×４、８×８
等の様々な局所画像領域に対する局所近傍画像演
算を実行できる。

第２３図に、さらに別の実施例を示す。本実施
例の基本モジユール１０は、３本のラインバツフ
ア２０、９個のVSR３１、そして並列演算部３
０の内部の演算回路３７もそれぞれ９個有してい
る。

第２４図は、基本モジユール１０を１個用いて
１マシンサイクル毎に３×３の局所画像演算を実
行する構成を示す。第２５図は、第２４図と同じ
ハードウエア構成で、時分割処理により３マシン
サイクル毎に３×９の局所近傍演算を実行する構
成を示す。

第２６図は、基本モジユール１０を９個用い
て、１マシンサイクル毎に９×９の局所画像演算
を実行する構成を示す。

画像データｆは、基本モジユール１０Ａの画像
データ入力ポート５４に与えられるとともに、シ
フトレジスタ３により３画素遅延されて基本モジ
ユール１０Ｂの画像データ入力ポート５４にさら
にシフトレジスタ４により３画素遅延されて基本
モジユール１０Ｃの画像データ入力ポート５４に
与えられる。基本モジユール１０Ａ，１０Ｂ，１
０Ｃの画像データ出力ポート５５から出力される
３行分遅れた画像データは、各々基本モジユール
１０Ｄ，１０Ｅ，１０Ｆの画像データ入力ポート
５４に与えられる。基本モジユール１０Ｄ，１０
Ｅ，１０Ｆの画像データ出力ポート５５から出力
される６行分遅れた画像データは、各々基本モジ
ユール１０Ｇ，１０Ｈ，１０Ｉの画像データ入力
ポートに与えられる。また、基本モジユール１０
Ａの演算データ出力ポート６５から出力される演
算結果は、基本モジユール１０Ｄの演算データ入
力ポート６４に与えられる。同様に基本モジユー
ル１０Ｄから１０Ｇへ、１０から１０Ｂへ、さら
に１０Ｅ，１０Ｈ，１０Ｃ，１０Ｆ，１０Ｉと演
算結果が受け渡されてゆき、基本モジユール１０
Ｉの演算データ出力ポート６５から１マシンサイ
クルごとに出力画像データｇが出力される。

第２７図は、基本モジユール１０を３個用い
て、９×９の局所画像演算を３マシンサイクル毎
に時分割実行する構成を示す。第２６図の構成に
比べ、1/3のハードウエア量で同じ９×９の局所
画像演算を実現している。

本実施例によれば、３×３の局所画像演算を基
本モジユール１０を１個用いることにより１マシ
ンサイクル毎に実行できる。また基本モジユール
１０を複数個用いることにより、大きな局所画像
領域を用いる演算、例えばゼロクロツシングオペ
レーシヨン、パターンマツチング等を１マシンサ
イクル毎に実行することができる。さらに、時分
割処理を行うことにより、小さなハードウエア量
で大きな局所画像領域を用いる演算を実現でき
る。

以上、種々な実施例で説明してきたが、基本モ
ジユール（LSI）１０内におけるラインバツフア
２０、VSR３１、並列演算部３０内の演算回路
（PE）３７の数は、LSIの集積度との関係で任意
に設定することができる。例えばｍ若しくはｍ−
１個のラインバツフア、ｍ個の演算回路を設け、
この基本モジユールを単独で用いてｎ回のサイク
ルで時分割処理すればｍ×ｎの局所近傍の画像処
理が可能となり、ｎ個の基本モジユールを並置し
てセレクタ７０により１つのラインバツフア出力
を選択して並列処理すれば、ｎ行×ｍ列の局所近
傍の画像処理が１回のマシンサイクルで可能とな
る。

更にこの基本モジユールをｎ個並置（同一接
続）のまま、セレクタ７０、セレクタ３１を切換
えるだけで最大（ｎ×ｍ）行×ｔ列の時分割処理
が可能である。（但し、この場合はｔ回のマシン
サイクルが必要となる。この際にVSR３１はｔ
段構成とする。）また、演算回路３７の数をｍ×ｎ個設置すれば
更に多様な並列処理が高速になし得るのは言うま
でもない。

すなわち、本並列画像処理プロセツサは、大量
な画像データを高速処理したいとか、逆に多少時
間はかかつてもよいが、ハードウエアをコンパク
トにしたいなど相反するユーザニーズに柔軟に対
応できるものである。

〔発明の効果〕

(1) 本発明によれば、ラインバツフア等の外付け
回路や、複雑な制御を必要とせずに、局所画像
演算の対象となる局所画像領域を容易に拡張で
きる効果がある。

(2) 本発明によれば、同じ基本モジユールの接続
で、制御回路の操作により基本モジユール内の
構成を変え、様々な局所画像領域に対する局所
近傍画像演算を実現できる効果がある。

(3) 本発明によれば、この基本モジユールをLSI
化することにより、ハード物量を大幅に小さく
することができる。

【図面の簡単な説明】

第１図は本発明にかか並列画像処理プロセツ
サの基本モジユール構成図、第２図は演算方式の
説明図、第３図は基本モジユール内の並列演算部
の構成図、第４図は基本モジユール内の統合回路
の構成図、第５図は統合回路の動作例を示す図、
第６図は基本モジユール内のラインバツフアの構
成図、第７図及び第８図は基本モジユール内の可
変段数シフトレジスタの構成図、第９図は動作例
を示す図、第１０図はタイミングチヤート、第１
１図は他の可変段数シフトレジスタの構成図、第
１２図はタイミングチヤート、第１３図は他の可
変段数シフトレジスタの構成図、第１４図は動作
例を示す図、第１５図はタイミングチヤート、第
１６図〜第１８図は基本モジユールの使用例を示
す図、第１９図は本発明にかかる他の基本モジユ
ール構成図、第２０図〜第２２図は他の基本モジ
ユールの使用例を示す図、第２３図は本発明にか
かる他の基本モジユール構成図、第２４〜第２７
図は他の基本モジユールの使用例を示す図であ
る。１０……並列画像処理プロセツサの基本モジユ
ール、２０……ラインバツフア、３０……並列演
算部、３１……可変段数シフトレジスタ、３７…
…演算回路、４０……統合回路、５４……画像デ
ータ入力ポート、５５……画像データ出力ポー
ト、６４……演算データ入力ポート、６５……演
算データ出力ポート、７０……セレクタ。

Claims

【特許請求の範囲】１外部からの画像データを入力する入力ポート
と、前記入力画像データから順次局所画像データ
を切出して記憶するｍ個（ｍは２以上の整数）の
順次記憶手段と、前記順次記憶手段からの前記局
所画像データを並列演算する並列演算部と、前記
入力画像データを順次１行分ずつ遅延させる少な
くともｍ−１個のラインバツフア、とからなる並
列画像処理プロセツサにおいて、前記ラインバツフアからの出力と前記順次記憶
手段からの出力とを選択的に切換えて次の前記順
次記憶手段に入力させる、少なくともｍ−１個の
切換回路と、前記並列演算部からの演算結果を外
部に出力する演算データ出力ポート、とを設けた
ことを特徴とする並列画像処理プロセツサ。２特許請求の範囲第１項において、外部からの演算結果を入力する演算データ入力
ポートと、前記並列演算部からの演算結果と前記
演算データ入力ポートからの演算結果とを統合す
る統合手段とを設け、前記演算データ出力ポート
を介して前記統合手段から外部に出力することを
特徴とする並列画像処理プロセツサ。３外部からの画像データを入力する入力ポート
と、前記入力画像データから順次局所画像データ
を切出して記憶するｍ個（ｍは２以上の整数）の
順次記憶手段と、前記順次記憶手段からの前記局
所画像データを並列演算する並列演算部と、前記
入力画像データを順次１行分ずつ遅延させる少な
くともｍ−１個のラインバツフア、とからなる並
列画像処理プロセツサにおいて、前記入力ポートからの画像データまたは前記ラ
インバツフア出力からの画像データを取込み、そ
のいずれかを選択的に切り換える切換回路と、前
記切換回路により選択した画像データを出力する
出力ポートと、前記並列演算部からの演算結果を
外部に出力する演算データ出力ポート、を設けた
ことを特徴とする並列画像処理プロセツサ。４特許請求の範囲第３項において、外部からの演算結果を入力する演算データ入力
ポートと、前記並列演算部からの演算結果と前記
演算データ入力ポートからの演算結果とを統合す
る統合手段とを設け、前記演算データ出力ポート
を介して前記統合手段から外部に出力することを
特徴とする並列画像処理プロセツサ。５外部からの画像データを入力する入力ポート
と、前記入力画像データから順次局所画像データ
を切出して記憶するｍ個（ｍは２以上の整数）の
順次記憶手段と、前記順次記憶手段からの前記局
所画像データを並列演算する並列演算部と、前記
入力画像データを順次１行分ずつ遅延させる少な
くともｍ−１個のラインバツフア、とからなる並
列画像処理プロセツサにおいて、前記ラインバツフアからの出力と前記順次記憶
手段からの出力とを選択的に切換え、次の順次記
憶手段に入力させる少なくともｍ−１個の第１の
切換回路と、前記入力ポートからの画像データと
前記ラインバツフア出力からの画像データのいず
れかを選択的に切り換える第２の切換回路と、前
記切換回路により選択した画像データを出力する
出力ポートと、外部からの演算結果を入力する演
算データ入力ポートと、前記並列演算部からの演
算結果と前記演算データ入力ポートからの演算結
果とを統合する統合手段と、前記統合手段から外
部に出力する演算データ出力ポート、とを設けた
ことを特徴とする並列画像処理プロセツサ。６特許請求の範囲第５項において、前記画像データ入力ポート、前記順次記憶手
段、前記ラインバツフア、前記第１の切換回路、
前記並列演算部、前記演算データ入力ポート、前
記統合手段、前記演算データ出力ポート、前記第
２の切換回路、前記画像データ出力ポート、とを
ワンチツプLSIとしたことを特徴とする並列画像
処理プロセツサ。７特許請求の範囲第５項または第６項のうちの
いずれかにおいて、前記順次記憶手段の画像データのシフトはクロ
ツク信号に対し間欠的に操作し、前記画像データ
の読出しはクロツク毎に行う並列画像処理プロセ
ツサ。８特許請求の範囲第５項乃至第７項のうちのい
ずれかにおいて、前記ラインバツフアは少なくとも１ビツトの同
時読み出し、同時書き込みが可能な情報記憶部
と、前記情報記憶部の行番地を制御する行番地制
御部を備え、前記行番地制御部に与えられる制御
信号により前記情報記憶部の読み出しおよび書き
込み開始行番地と最終行番地が決定され、遅延段
数を可変とすることができることを特徴とする並
列画像処理プロセツサ。９特許請求の範囲第５項乃至第８項のいずれか
において、前記順次記憶手段をそれぞれｎ段（ｎは１以上
の整数）構成として、前記第１の切換回路をライ
ンバツフア出力に切換え、ｍ行×ｎ列の局所画像
データをｎ回のマシンサイクルで時分割処理する
ことを特徴とする並列画像処理プロセツサ。１０特許請求の範囲第５項乃至第８項のいずれ
かにおいて、前記並列画像処理プロセツサをｎ個（ｎは２以
上の整数）並置し、前記並列画像処理プロセツサ
の出力ポートと次の前記並列画像処理プロセツサ
の前記入力ポート、および前記並列画像処理プロ
セツサの演算データ出力ポートと次の並列画像処
理プロセツサの前記演算データ入力ポートとを接
続し、各並列画像処理プロセツサの前記順次記憶
手段をそれぞれ１段構成とし、第１の切換回路を
順次記憶手段からの出力に切換え、第２の切換回
路を１行分だけ遅延させたラインバツフア出力に
切換え、ｍ行×ｎ列の局所画像データを１回のマ
シンサイクルで処理することを特徴とする並列画
像処理プロセツサ。１１特許請求の範囲第５項乃至第８項のいずれ
かにおいて、前記並列画像処理プロセツサをｎ個
（ｎは２以上の整数）並置し、前記出力ポートと
次の前記並列画像処理プロセツサの前記入力ポー
ト、および前記前記並列画像処理プロセツサの演
算データ出力ポートと次の前記並列画像処理プロ
セツサの前記演算データ入力ポートとを接続し
て、各前記並列画像処理プロセツサの前記順次記
憶手段をそれぞれｔ段構成とし、前記第１の切換
回路を前記ラインバツフア出力のいずれかに切換
え、前記第２の切換回路を前記ラインバツフア出
力のいずれかに切換え、最大（ｍ×ｎ）行×ｔ列
の局所画像データをｔ回のマシンサイクルで時分
割処理することを特徴とする並列画像処理プロセ
ツサ。