JPH0778825B2

JPH0778825B2 - 画像処理プロセツサ

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Publication number: JPH0778825B2
Application number: JP58021321A
Authority: JP
Inventors: 忠福島; 小林　　芳樹; 良幸奥山; 猛加藤; 誠治柏岡
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1983-02-09
Filing date: 1983-02-09
Publication date: 1995-08-23
Anticipated expiration: 2010-08-23
Also published as: EP0118053A2; EP0118053A3; US4665556A; EP0118053B1; CA1251568A; DE3485747D1; JPS59146366A

Description

【発明の詳細な説明】〔発明の利用分野〕本発明は、画像処理を行なう画像処理プロセツサに関す
る。

〔発明の背景〕

画像データを処理する画像処理は、前処理，特徴抽出処
理，判定処理等に大別できる。この発明における画像処
理プロセツサは、主に前処理を行なうに適したものであ
る。

この種の画像処理装置として、汎用性があり、しかも繰
り返し処理が多い種々の前処理手法が対象に応じて選択
実行できることなどを目的として開発されたものに、通
常の計算機を用いたものがある。しかし、画像データを
メモリに記憶し、この記憶されたデータを読出して必要
な演算を実行し、その結果を再びメモリに記憶するとい
う一連の手順において、それらを高速に実現し得ないと
いう問題がある。これは、本来数値データの演算に適す
るように設計されたものを用いて、２次元的な画像デー
タを処理しようとしているところにその問題の本質があ
る。画像データは、個々の絵素の状態よりも２次元的な
広がりをもつた各絵素と密接なつながりを有するという
特徴がある。このような情報をメモリから読出して局所
２次元的な広がりの中で演算処理を行なう場合、データ
の格納状態が空間的でないため、互いに隣接する絵素デ
ータ単位の処理の場合絵素データをアクセスするために
そのつど番地計算が必要となる。また、画像データの一
絵素の情報量自体は１ビツトから数ビツトの場合がほと
んどであり、このような場合にも通常の数値情報と同じ
処理が必要となり、無駄が多い。つまり、この方法は高
速性に欠ける。

これを解決するものとして、画像処理の装置化によつて
純粋なハードウエアで実行することが考えられてきた。
しかし、処理対象の多様化，処理内容の複雑化にともな
い、そのつど適合するように設計制作することには、自
づと限界がある。

したがつて、汎用性があり、かつ高速処理のできる画像
処理手段が望まれる訳である。従来においても、このよ
うな目的を達成する各種試みがなされている。例えば、
特公昭56−22025号公報に開示された発明もその一つで
ある。この発明では、２次元的な広がりを有する画像デ
ータをシフトレジスタで構成される２次元図形記憶部に
記憶し、これを順次読出して演算することにより高速化
を計り、またプログラム記憶部に各種画像処理プログラ
ムを内蔵しておき、このプログラムに基づいて画像処理
演算させることによつて処理の汎用化を計つている。こ
の方法は、確かに２次元画像データを処理する場合有効
である。

しかし、ここで示されている平面図形処理装置は、本質
的にはプログラムに基づいて処理を行なう汎用計算機の
手法と同じであり、この装置自体はかなり大規模なもの
となることは必至である。つまり、画像データのアドレ
ス計算を必要としないようにするため、シフトレジスタ
をメモリとして用いた点を除いては、汎用計算機と同じ
処理手順を必要とする。そして、特に、これら画像デー
タの処置機能を汎用化し、しかもそれらを少ないハード
ウエアで実現しようとすると、この開示された発明のま
まではその実現は不可能である。高速で、汎用性があつ
て、しかもそれらを少ないハードウエアで実現しようと
する場合、通常、LSI化（大規模集積化）が考えられ
る。

上述した発明では、LSI化に適したアーキテクチヤにつ
いては触れておらず、これらをLSI化する場合、更に多
くの検討が必要である。

〔発明の目的〕

発明の目的は、画像処理を高速に実行することはもちろ
ん、その処理部をLSIにするに最適なアーキテクチヤを
満足する画像処理プロセツサを提供することである。

〔発明の概要〕

本発明の一態様によれば、画像処理プロセツサは、演算
対象の画像データを入力するための第１のポートと、そ
の第１のポートにレジストされた画像データを順次転送
すると共に各段の画像データを並列に転送するデータユ
ニツトと、データユニツトで転送された画像データを出
力するための第２のポートと、画像処理演算のための基
礎データ、プロセツサ全体のコントロールに必要なデー
タおよびリンケージ演算のための画像処理データを入力
するための第３のポートと、コントロールに必要なデー
タを入力して内部のレジスタに格納し、該格納したデー
タおよび入力されるタイミング信号に基づいてコントロ
ール指令信号およびアドレス指令信号を出力するコント
ロールユニツトと、コントロールユニツトからの指令に
基づき入力されるデータのうちの１つを選択して外部に
出力する第４のポートと、コントロールユニツトからの
書込み指令に基づき、第３のポートから入力される基礎
データを記憶し、読出しアドレス指令信号に基づき記憶
データを出力するメモリユニツトと、１つの画像データ
に対する画像処理演算を行なうためのプロセツサエレメ
ントを複数個配し、これら複数個のエレメントを同時に
動作させて、データユニツトから並列に転送される画像
データおよびメモリユニツトから出力されたデータを用
いて画像処理演算を並列に行なわせるプロセツサユニツ
トと、プロセツサユニツトの画像処理演算結果と、第３
のポートから入力される画像処理データとを入力し、コ
ントロールユニツトからの指令に基づく演算を行なつて
第４のポートへその結果を出力するリンケージユニツト
とを有する。

〔発明の実施例〕

次に、この発明の実施例を図面を用いて説明する。この
発明の実施される好ましい態様としての画像処理プロセ
ツサは、それ自体をLSIにすることである。それゆえ、
以下の実施例はLSI化された画像処理プロセツサについ
て説明される。

〈画像処理プロセツサの外観〉第１図は、本発明の一実施例における画像処理プロセツ
サ100の外観を示す。総ピン数は64である。

・データバスＡ（ピン番号１〜９） A₀〜A₇の端子は多値画像の１画素データもしくは２値画
像の８画素データの入力のために用いられる。多値画素
データの場合、８ビツトの画素データには絶対値表示,2
つの補数表示のいずれかが使用できる。

端子A_bは端子A₀〜A₇から入力される画像データの有効処
理領域を示すマスク用２値データの入力に使用される。

端子A₀〜A₇およびA_bは、後述する第１のポートに属す
る。

・データバスＢ（ピン番号56〜64） B₀〜B₇の端子は双方向性のバスで、多値画像の１画素デ
ータもしくは２値画像の８画素データの入出力に使用さ
れる。多値画像を入力する場合は、データバスＡとは独
立に絶対値表示,2の補数表示のいずれかが使用される。

端子B_bは端子A_bから入力された２値データの出力に使用
される。

B₀〜B₇およびB_bの端子は、後述する第２のポートに属す
る。

・リンケージデータ入力バス（ピン番号17〜32） LI₀〜LI₁₅は、演算用のデータ、メモリユニツトおよび
コントロールユニツトなどへのデータの入力のために使
用される。

端子LI₀〜LI₁₅は、後述する第３のポートに属する。

・リンケージデータ出力バス（ピン番号33〜40および42
〜49）端子LO₀〜LO₁₅は、演算結果の出力、他のプロセツサの
メモリユニツトおよびコントロールユニツトなどへデー
タを与えるための出力に使用される。演算結果は16ビツ
ト２の補数表示で出力される。

端子LO₀〜LO₁₅は、後述する第４のポートに属する。

・２値データ出力（ピン番号50）端子BNRは、２値データの演算結果の出力，多値画像を
２値化した場合の２値データ出力，多値画像と２値画像
のパターンマツチングを実行した場合の一致度を２値化
した場合の出力に使用される。

この端子BNRも第４のポートに属する。

・オペレーシヨンセレクト（ピン番号53）端子OPSは選択信号のためのものであり、この信号が“L
ow"レベルのときセツトアツプモードになり、“High"レ
ベルのとき演算を実行する演算実行モードになる。コン
トロールユニツトへのデータのレジスト、および、メモ
リユニツトへのデータの記憶は、OPSをセツトアツプモ
ードにしておいて行なう。

端子OPSはコントロールユニツトに属する。

・クロツク（ピン番号54）端子CLKに入力されるクロツク信号は、セツトアツプモ
ード時におけるメモリユニツト、コントロールユニツト
へのデータの書込みあるいは書替え、及び演算実行モー
ド時におけるデータの入出力と演算に用いられる。これ
らの処理は、すべてこのクロツク信号に同期して実行さ
れる。

CLKはコントロールユニツトに属する。

・ライトイネーブル（ピン番号51）端子WEはライトイネーブル信号入力に利用される。オペ
レーシヨンセレクト信号（OPS）が“Low"レベルのとき
に限り、このライトイネーブル信号を“Low"レベルとす
ることにより、メモリユニツトへのデータ書込み、コン
トロールユニツトへのデータ書込みが可能となる。

端子WEは、コントロールユニツトに属する。

・メモリレジスタアドレス（ピン番号10〜13）端子MRA₀〜MRA₃はメモリレジスタアドレス入力用に使用
される。セツトアツプモード時においては内容を書替え
るレジスタをアドレスするために用いられ、演算実行モ
ード時においてはメモリユニツトから読出すデータの番
地をアドレスするために用いられる。

端子MRA₀〜MRA₃は、コントロールユニツトに属する。

・リセット（ピン番号52）端子▲▼はリセット信号入力に用いられる。端子
OPSの入力であるオペレーシヨンセレクト信号がセツト
アツプモードであり、クロツク信号が“Low"レベルのと
き、リセツト信号を“Low"レベルにすると、コントロー
ルユニツト内の制御レジスタがリセツトされる。このリ
セツトした状態において、積和演算（画像処理演算のう
ちの１つ）が実行できるように初期設定される。

端子▲▼は、コントロールユニツトに属する。

・バスデイレクシヨン（ピン番号55）端子BDはバスデイレクシヨン信号入力に用いられる。す
なわち、データバスＢのうちB₀〜B₇の入出力方向を決定
するために用いられる。この信号が“Low"レベルのとき
B₀〜B₇は出力端子となり、“High"レベルのときB₀〜B₇
は入力端子となる。

端子BDはポートP2に属する。

・演算同期信号（ピン番号14,15）端子SYNC₀〜SYNC₁は演算同期信号入力に用いられる。こ
の信号は、各ユニツト間の演算の同期をとる信号で、画
像データに同期して入入される。ただし、画像データの
入力方式により演算同期信号の入力パターンは異なる。

端子SYNC₀〜SYNC₁もコントロールユニツトに属する。

・電源（ピン番号41）端子Vccは電源供給のために用いられる。

・グランド（ピン番号16）端子Vssはグランドとして使用される。

〈全体システム構成〉第２図に本発明の実施例における全体システム構成を示
す。第２図において、第１図と同一の記号のものは同一
のものを示す。この画像処理プロセツサ100は、P1〜P4
で示される第１のポート〜第４のポートと、データユニ
ツト101とメモリユニツト102と、プロセツサユニツト10
3と、リンケージユニツト104と、エバリユエーシヨンユ
ニツト105と、コントロールユニツト106とで構成され
る。

第１のポートP1は、演算対象である画像データを入力す
る機能を有するものであり、データバスＡ（A₀〜A₇およ
びA_bの入力端子）と入力バツフア装置107と、バス（線8
001〜8008および8009）とで構成される。入力バツフア
装置107には、端子A₀〜A₇およびA_bから画像データがバ
ス（線8001〜8008および8009）を介して入力され、デー
タユニツト101とプロセツサユニット103に夫々バス（線
7111〜7118と7101〜7109）を介してバツフアされたデー
タが転送される。このバツフアレジスタ107は、データ
ユニツト101へのデータ転送に際しては、データの遅延
時間を制御するための可変段数シフトレジスタを介して
行なうようになつており、これによつてデータのタイミ
ングの不一致をなくなるように調整できる。この遅延時
間の可調整は、画像処理プロセツサ100を複数個使用し
てパイプライン処理を実行させる場合に問題となるデー
タの演算部への到着不一致という問題を解決する。入力
バツフア装置107の詳細は、第４図に示されている。

第２のポートP2は、画像データを入力する機能と出力す
る機能とを併せ持つものであり、いずれか一方の機能が
選択される。入出力バツフア装置108と、入出力用のデ
ータバスＢ（B₀〜B₇，B_b）と、バスを入力用とするか出
力用とするかの方向を決めるバスデイレクシヨンBDと、
バス（線8055,8056,8057〜8064）とで第２のポートP2が
構成される。このうち、入出力バツフア装置108は、入
力バツフアとしても出力バツフアとしても機能し、この
機能の切替えは端子BDからの信号による。入出力バツフ
ア装置108は、入力バツフアとして機能する場合、端子B
₀〜B₇から画像データを取込み、データユニツト101とプ
ロセツサユニツト103にそのデータを転送する。前述の
入力バツフア107と同様に、この入出力バツフア装置108
もデータユニツト101にデータ転送するに際してはデー
タの遅延段数を変更可能なシフトレジスタを介して転送
する。入出力バツフア108のデータ転送遅延サイクル変
更機構を入力バツフア107のそれと組合せることによ
り、種々の画像処理演算を可能にしている。一方、入出
力バツフア装置108が出力バツフアとして機能する場合
は、データユニツト101からの画像データがバス（線805
7〜8064,8056）を介して端子B₀〜B₇，B_bに出力される。
この出力の機能により、複数個の画像処理プロセツサ
（LSI）を直列に接続して（端子B₀〜B₇およびB_bを別のL
SIの端子A₀〜A₇およびA_bに夫々接続して）使用すること
が可能となり、大規模な画像処理演算を並列に実行する
ことができる。入出力バツフア装置108の詳細は、第５
図に示されている。

第３のポートP3は、データを入力する機能を有してお
り、LI₀〜LI₁₅の端子と、入力バツフア装置109と、バス
（線8017〜8032）とを含む。このポートP3は、セツトア
ツプモード時にはメモリユニツト102に記憶させるため
のデータ（画像処理演算のための基礎データ）や、コン
トロールユニツト106の制御を規定するためのデータ
（コントロールに必要なデータ）を入力するために、ま
た第４のポートへデータを与えるために用いられる。ま
た、演算実行モード時には、プロセツサユニツト103、
リンケージユニツト104、エバリユエーシヨンユニット1
05、第４のポートP4に対してデータを供給するために用
いられる。入力バツフア装置109の詳細は、第６図に示
されている。第４のポートP4は、入力されるデータを外
部へ出力する機能を有し、出力バツフア装置110とLO₀〜
LO₁₅の端子と、BNRの端子と、バス（線8050,8033〜804
0,8042〜8049）とを含む。出力バツフア装置110は、コ
ントロールユニツト106からの切替指令により、リンケ
ージユニツト104の出力データ、第３のポートP3内のバ
ツフア装置109に貯蔵されたデータ、エバリユエーシヨ
ンユニット105の出力データ、およびコントロールユニ
ツト106の出力のうちのいずれかを選択して、LO₀〜LO₁₅
の端子やBNR端子に出力する。出力バツフア装置110の詳
細は第７図に示されている。

データユニツト101は、入力バツフア装置107からバス
（線7101〜7109）を介して入力される画像データを第２
のポートP2の入出力バツフア装置108にバス（線1401〜1
409）を介して転送するとともに、シフトされる画像デ
ータの格段のデータを並列に出力し、プロセツサユニツ
ト103に転送する。プロセツサユニツトに転送されるデ
ータは、合計８バイトであり、これらはバス（線1121〜
1128,1131〜1138,1221〜1228,1231〜1238,1321〜1328,1
331〜1338,1421〜1428,および1431〜1438）を介して行
なわれる。また、データユニツト101は、入出力バツフ
ア装置108からバス（線7201〜7208）を介して送られて
くるデータを同様に並列的に出力してプロセツサユニツ
ト103に転送する。これらは、どちらか一方が選択され
る。このデータユニツト101は、プロセツサユニツト103
において実行される並列演算にうまく合致するようにデ
ータを供給する。この実施例におけるデータユニツト10
1は、プロセツサユニツト103に対して、１マシンサイク
ル毎に合計８バイトのデータを供給する。このようなデ
ータユニツト101の並列データ供給機能により、プロセ
ツサ内での種々の画像処理の並列演算が可能となる。こ
のデータユニツト101の詳細は、第８図に示されてい
る。

メモリユニツト102は、画像処理演算に必要な基礎とな
るデータ（積和演算における重みづけ係数などのコンス
タントデータ）をプロセツサユニツト103に供給するた
めのものである。このコンスタントデータは、画像処理
演算の実行に先立つて（つまりセツトアツプモード
時）、第３のポートP3を介して書込まれる。具体的に
は、入力端子LI₀〜LI₁₅、バス（線8017〜8032）を介し
てバツフア装置109にレジストされたコンスタントデー
タを、コントロールユニツト106からの指令（図示せ
ず）によつて、バス（線7301〜7316）を介してメモリユ
ニツト102に記憶する。メモリユニツト102は、書替え可
能なランダムアクセスメモリであり、データを書替える
ことによつて種々の画像処理演算が実行できる。このメ
モリユニツト102からは、１マシンサイクル毎に８バイ
トのデータがバス（図示した線2101〜2108,2111〜2118,
…,2411〜2418）を介してプロセツサユニツト103に供給
される。これは、データユニツト101からの並列に供給
されるデータ量に対応する。このメモリユニツト102の
詳細は、第９図に示されている。

プロセツサユニツト103は、画像処理演算を実行するた
めのものである。この例では、データユニツト101、メ
モリユニツト102、第１のポートP1（入力バツフア10
7）、第２のポートP2（入出力バツフア108）、および第
３のポートP3（入力バツフア109）から夫々のバスを介
して合計の20バイトのデータ供給を受け、並列演算を実
行して２バイト長の演算結果を４語出力する。この出力
は、バス（線3171〜3186,3271〜3286,…,3471〜3486）
を介してすべてリンケージユニツト104に入力される。
このプロセツサユニツト103の詳細は、第10図に示され
ている。

リンケージユニツト104は、プロセツサユニツト103の演
算結果を入力するとともに、第３のポートP3から入力さ
れてくるデータをバス（線7301〜7316）を介して入力
し、コントロールユニツト106からの演算指令（図示せ
ず）に基づきリンケージ演算を実行する。この実施例で
は、プロセツサユニツト103からの４ワード（16ビツト
長）の各データ間の演算、およびその結果と入力バツフ
ア装置109からのデータとの演算を実行する。このリン
ケージ演算結果は、バス（線4221〜4236）を介してエバ
リユエーシヨンユニツト105、バス（線4161〜4176）を
介して出力バツフア装置110に出力する。このリンケー
ジユニツト104の詳細は、第11図に示されている。

エバリユエーシヨンユニツト105は、夫々のバスを介し
て、リンケージユニツト104の出力データ、第３ポートP
3に貯蔵されたデータを入力し、これらに対し２値化処
理、クラスタリング処理などを行ない、結果をバス（線
5001〜5016,5021〜5036,…5301）を介して第４のポート
P4内の出力バツフア装置110に出力する。２値化および
クラスタリング処理を実行するに必要な比較データは、
演算実行に先立つて（つまりセツトアツプモード時にお
いて）、入力バツフア装置109を介してエバリユエーシ
ヨンユニツト内のレジスタに書込まれる。この書込みの
指令は、直接的にはコントロールユニツト106から発せ
られる。このエバリユエーシヨンユニツト105のこれら
の機能により、画像演算の評価処理も実行可能となる。
エバリユエーシヨンユニツト105の詳細は、第12図に示
されている。

コントロールユニツト106は、画像処理プロセツサ100内
のポートや各ユニツトを制御する。このユニツト106内
には、制御指令を規定するための複数のレジスタ（ここ
では、コントロールレジスタと名付ける）があり、セツ
トアツプモード時において、第３のポートP3およびバス
を介して必要なデータが入力され、そのデータは内部の
コントロールレジスタに記憶される。このコントロール
レジスタの内容により、各ユニツト内のデータフローお
よび機能が決定されるので、コントロールレジスタの内
容を書替えることにより種々の画像データの画像処理演
算が実行できる。また、コントロールユニツト106は、
メモリやレジスタのアドレス指定のためのアドレスデー
タをMRA₀〜MRA₃とバス（線8010〜8013）を介して、同期
信号をSYNC₀〜SYNC₁と線8014〜8015を介して、クロツク
をCLKと線8054を介して、オペレーシヨンセレクト信号
をOPSと線8053を介して、リセツト信号を▲▼と
線8052を介して、ライトイネーブル信号を▲▼と線
8051を介して入力する。これらの信号、タイミング、デ
ータを入力し、制御に必要な指令が作られ、夫々のユニ
ツトやポートに与えられる。コントロールユニツト106
の詳細は第13図に示されている。

第２図に示した画像処理プロセツサ100におけるプロセ
ツサユニツト103、リンケージユニツト104、エバリユエ
ーシヨンユニツト105は、パイプライン処理を実行する
構成をとつており、非常に高速に画像処理演算を実行で
きる。この例では、データ入力から演算結果出力までの
実行時間を、167ナノセカンドで終了させるため、最大
動作サイクルは6MHzとなつている。この高速演算によつ
て、256×256画素からなるノンインターレーステレビ画
像の画像データは実時間で処理される。

第２図におけるはデータバスを示し、矢印の方向はそのデータの流れを
示す。

はアドレスバスを示し、矢印の方向はアドレスデータが
与えられる方向を示す。また、これら太幅の線で示され
たバスの中の数字（例えばにおける数字16）は、そのバスの本数を示す。そして、
夫々のバスに対して付された４桁の数字は線の番号を示
す。したがつて、その線がどのユニツトと結ばれている
かは容易に理解できよう。なお、ここで、上述の説明で
記述されていないバスを簡単に説明する。線7211〜7218
で示されている８ビツトのバスは、入出力バツフア装置
108からプロセツサユニツトへデータを供給するための
データバスである。線6001〜6016,6021〜6036,…6101〜
6107で示される16×４＋７本のバスは、コントロールユ
ニツト106から出力バツフア装置110にデータを転送する
ためのものである。また、コントロールユニツト106か
ら出力される23本のアドレスバスは、線6221〜6222,622
5,6227〜6228,6351〜6352,6354〜6365,6321〜6324で示
されており、これらの線は102、105のユニツトと110の
装置にその一部が供給される。これらの信号線、データ
線の番号は、他の図面における番号と統一的に用いられ
ている。

入力バツフア107、入出力バツフア108を介して入力され
る画像データおよび入力バツフア109を介してプロセツ
サユニツト103に供給される画像データは、各８ビツト
で、絶対値表示もしくは２の補数表示いずれかで使用で
きる。一方、入力バツフア109を介してリンケージユニ
ツト104に入力される演算データおよび出力バツフア110
から出力される演算データは16ビツト２の補数表示であ
る。なお、リンケージユニツト104内で、最大８桁まで
のトランケイシヨン（切捨て）ができるので、本LSI100
は実質有効桁数16桁、ダイナミツクレンジ24桁の演算精
度を有することになる。

なお、本LSI100内のプロセツサユニツト103は、４つの
プロセツサエレメントを有しているため、８ビット／画
素の濃淡画像なら４画素を、１ビット／画素の２値画像
なら32画素を同時に演算することが可能である。また、
演算実行中発生するオーバーフロー，アンダーフローに
対しては、有効桁数内の近似演算を実行し、オーバーフ
ロー，アンダーフローの発生は、コントロールユニツト
106内のステータスレジスタに記憶される。ステータス
レジスタの内容は、演算終了後、出力バツフア110を介
して端子LO_0-6に読み出すことができる。

第２図において、画像処理演算は次のように行われる。
まず、画像処理演算に先立つて、処理の種類の中から実
行したい処理を選択（例えば、積和演算）し、外部の計
算機やキーボード等からその処理に必要なデータを画像
処理プロセツサ100に与える。この場合、OPS端子の電圧
レベルを“Low"とし、セツトアツプモードにする。そし
て、端子LI₀〜LI₁₅に制御データを供給し、そのデータ
を入力バツフア装置109に貯蔵する。貯蔵後、コントロ
ールレジスタのどのレジスタにデータを書込むかを示す
アドレスをMRA₀〜MRA₃に与え、また、▲▼端子にラ
イトイネーブル信号を与えることによつて、貯蔵された
データがコントロールユニツト106内のコントロールレ
ジスタにセツトされる。このコントロールレジスタに対
するデータの確立により、プロセツサユニツト103、リ
ンケージユニツト104、エバリユエーシヨンユニツト105
の夫々に対し、図示しない信号線を介してコントロール
信号を伝達し、夫々のユニツトにおける演算機能を規定
する。また、入力バツフア装置109に入力されるメモリ
ユニツト102に対する基礎データを順次ユニツト102に記
憶させる。また、４つのポートP1〜P4内の各バツフア装
置に対してもコントロール信号を伝達し、機能を規定す
る。このような一連のセツトアツプが終了した段階で、
こんどはOPS端子に与えるモードを演算実行モードに
し、演算実行に入る。

この演算は、例えば次のように行なわれる。いま、コン
トロールユニツト106は次のように各機器の機能を規定
したものとする。すなわち、第１のポートP1は多値画像
データを入力する機能が規定され、データユニツト101
はP1から入力される画像データをポートP2に転送すると
共に、並列的に画像データをプロセツサユニツト103に
供給する機能が規定される。ポートP2はデータユニツト
101から転送されるデータを外部に出力する機能が規定
されている。プロセツサユニツト103は、データユニツ
ト101から転送される８バイト画像データと、メモリユ
ニツト102から読出された８バイトの基礎データとを用
いて、それらの積を演算する機能が規定されているもの
とする。リンケージユニツト104は、プロセツサユニツ
ト103から出力される４ワード（４×16）の演算結果を
加算（和の演算）し、さらにそれと第３のポートP3から
入力されるデータ（画像処理データ）を更に加算する演
算を行なう機能が規定されているものとする。また、第
４のポートP4は、入力データのうち、リンケージユニツ
トの演算結果データを選択し、それを外部に出力する機
能が規定されているものとする。そして、この場合にお
いては、エバリユエーシヨンユニツト105については何
等の機能が規定されていないものとする。このような各
機器の規定は、コントロールユニツト106内のコントロ
ールレジスタにより指令される。

画像データはポートP1に与えられ、さらにこのP1からタ
イミングに同期してデータユニツト101に転送される。
データユニツト101では、内部のレジスタをやはりタイ
ミングに同期して順次シフトし、ポート２にデータを転
送する。ポート２では入力されたデータを外部に出力す
る。データユニツト101では、タイミングに同期して、
内部のレジスタの各ブロツクのデータを並列的に出力す
る。プロセツサユニツト103では、入力される画像デー
タとメモリユニツトからの基礎データとの積の演算を瞬
時に実行し、リンケージユニツト104に出力する。リン
ケージユニツト104では、プロセツサユニツト103の出力
の和の演算を実行すると共に、その実行結果とポート３
からの画像処理データとの和の演算を実行し、ポート４
に出力する。ポート４は、この演算結果を外部に出力す
る。これら一連のステツプは、タイミングがとられ、順
次実行される。したがつて、画像データをポートP1に順
次供給すれば、瞬時にポートP4から演算結果の出力が得
られることとなる。

上述の演算実行の説明は、第２図に示すプロセツサの演
算機能のうち１つを選択して行なつたものであり、プロ
セツサの演算機能はこれに限定されない。コントロール
レジスタの内容を書替えることにより、更に多くの処理
（例えば、パターンマツチング、フイルタリング、２値
化、濃度変換、スムージング、輪郭強調、特徴抽出、４
点線形補間演算、キュービツク補間演算、色彩系変換、
色彩距離分類などの処理）が実現できる。

また、この実施例では、８ビツト／画素のデータの場合
４画素の演算を並列的に行なうものを示しているが、こ
のようなプロセツサを複数個接続することにより任意の
Ｎ画素の演算を高速に実行でき、拡張性に富む構成とな
つている。

〈各部分の構成〉次に第２図に示した各ユニツトおよびバツフア装置の詳
細について説明する。なお、第４図以下の図面におい
て、レジスタやカウンタ等のブロツクにおいて、右上隅
が第３図（Ａ）のように示されているものは、コントロ
ールユニツト106からの信号φ_１（線6411）、φ_２（線6
412）により動作する。また、レジスタ等で左下隅が第
３図（Ｂ）のように示されているものは、コントロール
ユニツト106からの信号τ_１（線6421）、τ_２（線642
2）により動作する。更に、レジスタやカウンタ等のブ
ロツクにおいて、右上隅と左下隅が第３図（Ｃ）のよう
に示されているものは、φ_１，φ_２によつても、またτ
_１，τ_２によつても動作する。

入力バツフア装置107（ポートP1）第４図に示される。713はデコーダ、712はレジスタ、71
1は可変段数レジスタ（シフトレジスタ）である。

入出力バツフア装置108（ポートP2）第５図に示される。721は可変段数レジスタ、722はトラ
イステートバツフア、723はレジスタ、724はデコーダ、
725は出力バツフアである。

入力バツフア装置109（ポートP3）第６図に示される。731はレジスタである。

出力バツフア装置110（ポートP4）第７図に示される。741はセレクタ、742は出力バツフア
である。

データユニツト101 第８図に示される。121〜124は４つのレジスタブロツク
（RB0〜RB3）を示し、夫々の内部の構成は同じである。
125はデコーダである。131と141は可変段シフトレジス
タ、132と142はレジスタ、133〜135および143〜145は夫
々セレクタである。

メモリユニット102 第９図に示す。４つのメモリブロツク201〜204（MB0〜M
B3）と、セレクタ205と、デコーダ206からなる。

プロセツサユニツト103 第10図に示す。４つのプロセツサエレメント301〜304
（PE0〜PE3）と、デコーダ305,306とで構成される。夫
々のプロセツサエレメントは、セレクタ321、アンドゲ
ート311、セレクタ323、セレクタ322、演算部312、演算
部313、レジスタ324〜328で構成される。

リンケージユニツト104 第11図に示す。401〜406は演算部（AU−CO,AU−C1,AU−
C2,AU−D,AU−E,AU−Ｆ）である。411〜413はセレク
タ、421〜427はレジスタ、431と432はデコーダである。

エバリユエーシヨンユニツト105 第12図に示す。501と502はコンパレータ、503はカウン
タ、511〜514はセレクタ、521〜523はレジスタ、524〜5
26はレジスタである。

コントロールユニツト106 第13図に示す。601〜604は４つのコントロールレジスタ
（CR0〜CR3）を示し、この内容により演算が規定され
る。607は論理回路で、３つの４入力オア回路で構成さ
れる。606はステータスレジスタ、611はセレクタ、612
はデコーダである。621は可変段シフトレジスタ、622は
デコーダである。623はセレクタ、624はデコーダであ
る。631はクロツクパルスジエネレータであり、632と63
3はバツフアである。634はバツフア、635はデコーダ、6
41は可変段シフトレジスタ、642はRSフリツプフロツプ
である。651〜654はアンドゲート、643はフアーストイ
ンフアーストアウトのレジスタ、644はデコーダ、645は
可変段シフトレジスタ、646はレジスタである。

〔発明の効果〕

以上説明したように本発明によれば、画像処理を高速に
実行できるのみならず、汎用性，拡張性において透れた
ものであり、LSIにするに最適なアーキテクチヤを実現
できる。

【図面の簡単な説明】

第１図は画像処理プロセツサの外観図、第２図は本発明
の一実施例の全体システム構成図、第３図（Ａ）〜
（Ｃ）は各機器ブロツクの説明図、第４図〜第13図は第
２図に示す各ユニツトまたは装置を詳細に示した図であ
る。 P1〜P4……第１〜第４のポート、101……データユニツ
ト、102……メモリユニツト、103……プロセツサユニツ
ト、104……リンケージユニツト、105……エバリユエー
シヨンユニツト、106……コントロールユニツト。

───────────────────────────────────────────────────── フロントページの続き (72)発明者奥山良幸茨城県日立市幸町３丁目１番１号株式会社日立製作所日立研究所内 (72)発明者加藤猛茨城県日立市大みか町５丁目２番１号株式会社日立製作所大みか工場内 (72)発明者柏岡誠治東京都国分寺市東恋ケ窪一丁目280番地株式会社日立製作所中央研究所内 (56)参考文献特開昭57−209564（ＪＰ，Ａ) 特開昭52−22406（ＪＰ，Ａ) 特開昭57−100573（ＪＰ，Ａ) 特開昭56−140460（ＪＰ，Ａ) 特開昭54−66727（ＪＰ，Ａ) 特開昭56−82967（ＪＰ，Ａ) 特開昭54−87151（ＪＰ，Ａ) 特開昭51−147149（ＪＰ，Ａ)

Claims

【特許請求の範囲】

【請求項１】画像データを入力するための第１のポート
と、該画像データを複数段シフトすると共に各シフト段
の画像データを並列にプロセッサユニットに転送するデ
ータユニットと、該データユニットから直列に転送され
た画像データを外部に出力する第２のポートと、画像処
理演算のための基礎データ、演算機能を規定させるため
のコントロールデータ、画像データまたは画像処理デー
タを入力するための第３のポートと、該コントロールデ
ータを第３のポートを介して入力するとともにタイミン
グ信号を入力して、制御に必要な指令信号を出力するコ
ントロールユニットと、コントロールユニットからの指
令信号に基づき第３のポートを介して入力される前記基
礎データを記憶し、指令信号に基づき記憶データをプロ
セッサユニットに出力するメモリユニットと、プロセッ
サエレメントを複数個備え、これら複数個のエレメント
を同時に動作させて入力データを用いて画像処理演算を
行う前記プロセッサユニットと、該プロセッサユニット
の演算結果と第３のポートを介して入力されるデータを
入力し、リンケージ演算を行なって第４のポートへ結果
を出力するリンケージユニットと、リンケージユニット
の出力および第３のポートの出力を入力とし、評価処理
を行なって第４のポートへ出力するエバリュエーション
ユニットと、入力されるデータを外部に出力する第４の
ポートとを有することを特徴とする画像処理プロセッ
サ。