JPH0769955B2

JPH0769955B2 - 画像処理プロセッサ

Info

Publication number: JPH0769955B2
Application number: JP6884593A
Authority: JP
Inventors: 忠福島; 小林　　芳樹; 良幸奥山; 猛加藤; 誠治柏岡
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1993-03-26
Filing date: 1993-03-26
Publication date: 1995-07-31
Anticipated expiration: 2010-07-31
Also published as: JPH0668244A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、画像処理を行う画像処
理プロセッサに関する。

【０００２】

【従来の技術】画像データを処理する画像処理は、前処
理，特徴抽出処理，判定処理等に大別できる。この発明
における画像処理プロセッサは、主に前処理を行うに適
したものである。

【０００３】この種の画像処理装置として、汎用性があ
り、しかも繰り返し処理が多い種々の前処理手法が対象
に応じて選択実行できることなどを目的として開発され
たものに、通常の計算機を用いたものがある。しかし、
画像データをメモリに記憶し、この記憶されたデータを
読出して必要な演算を実行し、その結果を再びメモリに
記憶するという一連の手順において、それらを高速に実
現し得ないという問題がある。これは、本来数値データ
の演算に適するように設計されたものを用いて、２次元
的な画像データを処理しようとしているところにその問
題の本質がある。画像データは、個々の絵素の状態より
も２次元的な広がりをもった各画素と密接なつながりを
有するという特徴がある。このような情報をメモリから
読出して局所２次元的な広がりの中で演算処理を行う場
合、データの格納状態が空間的でないため、互いに隣接
する画素データ単位の処理の場合、画素データをアクセ
スするためにその都度番地計算が必要となる。また、画
像データの一画素の情報量自体は１ビットから数ビット
の場合がほとんどであり、このような場合にも通常の数
値情報と同じ処理が必要となり、無駄が多い。つまり、
この方法は高速性に欠ける。

【０００４】これを解決するものとして、画像処理の装
置化によって純粋なハードウエアで実行することが考え
られてきた。しかし、処理対象の多様化，処理内容の複
雑化に伴い、その都度適合するよう設計製作することに
は、自ずと限界がある。

【０００５】したがって、汎用性があり、かつ高速処理
のできる画像処理手段が望まれる訳である。従来におい
ても、このような目的を達成する各種試みがなされてい
る。例えば、特公昭56ー22025 号公報に開示された発明
もその一つである。この発明では、２次元的な広がりを
有する画像データをシフトレジスタで構成される２次元
図形記憶部に記憶し、これを順次読出して演算すること
により高速化を計り、またプログラム記憶部に各種画像
処理プログラムを内蔵しておき、このプログラムに基づ
いて画像処理演算させることによって処理の汎用化を計
っている。この方法は、確かに２次元画像データを処理
する場合有効である。

【０００６】しかし、ここで示されている平面図形処理
装置は、本質的にはプログラムに基づいて処理を行う汎
用計算機の手法と同じであり、この装置自体はかなり大
規模なものとなることは必至である。つまり、画像デー
タのアドレス計算を必要としないようにするため、シフ
トレジスタをメモリとして用いた点を除いては、汎用計
算機と同じ処理手順を必要とする。そして、特に、これ
ら画像データの処理機能を汎用化し、しかもそれらを少
ないハードウエアで実現しようとすると、この開示され
た発明のままではその実現は不可能である。高速で、汎
用性があって、しかもそれらを少ないハードウエアで実
現しようとする場合、通常、ＬＳＩ化（大規模集積化）
が考えられる。

【０００７】また、画像データ処理において、ある画像
データに対し何回かの演算を繰り返して結果を得ること
がある。このような処理にはエッジの方向を決めるもの
がある。これは画像データに何方向（通常４又は８）か
のエッジに対応した荷重係数を掛け、最も一致（最大）
している係数がその画像のエッジ方向とするものであ
る。これをマルチマスク処理という。従来、このマルチ
マスク処理をプログラムで実行するかあるいは、そのま
まハード回路化していた。

【０００８】上述した発明では、ＬＳＩ化に適したアー
キテクチャについて触れておらず、これらをＬＳＩ化す
る場合、更に多くの検討が必要である。

【０００９】

【発明が解決しようとする課題】しかし、上記従来技術
では、マルチマスク処理をプログラムで実行する場合に
は処理時間が膨大となり、また、単にそのままハード回
路化しただけでは、ハード物量が膨大なものとなってし
まうという問題があった。

【００１０】本発明の目的は、小さなハード物量で、エ
ッジ検出などのマルチマスク処理を可能とする画像処理
プロセッサを提供することにある。

【００１１】

【課題を解決するための手段】本発明は、直列に画像デ
ータを入力し、この画像データを並列の画像データに変
換してプロセッサユニットに転送するデータユニット
と、データユニットからの画像データとこの画像データ
に対する調整データをそれぞれ入力するプロセッサエレ
メントを複数個並列に設けたプロセッサユニットと、こ
の複数のプロセッサエレメントの演算機能を可変に設定
するコントロールユニットと、複数のプロセッサエレメ
ントからの並列処理データを入力し、リンケージ演算を
行うリンケージユニットと、リンケージユニットからの
出力データを入力し、入力された出力データの最大値抽
出又は最小値抽出の評価演算を行うエバリュエーション
ユニットとから画像処理プロセッサを構成し、プロセッ
サユニットは同一の並列画像データに対し複数回調整デ
ータを切り替えて並列演算を実行し、前記エバリュエー
ションユニットは、切り替えられた各調整データに対す
るリンケージ演算結果に対し最大値抽出又は最小値抽出
の評価演算を実行し、その最大値又は最小値をとる調整
データを特定する情報を出力するようにした点に特徴が
ある。

【００１２】なお具体的には、前記調整データとは、画
像処理演算にて必要となる荷重係数を指すものであり、
また、エバリュエーションユニットから出力される最大
値又は最小値をとる調整データを特定する情報とは、最
大値又は最小値をとる荷重係数の番号を表すものであ
る。

【００１３】

【作用】本発明によれば、プロセッサユニットにより、
複数の荷重係数が時分割で切り替えられ、各荷重係数に
対する演算が並列に実行される。これら各演算結果に対
し、リンケージユニットにより最大値または最小値抽出
の評価演算が実行され、エバリュエーションユニットに
よりこの最大値または最小値をとる荷重係数の番号が決
定され出力される。これにより、小さなハード物量で、
エッジ検出などのマルチマスク処理が可能となる。

【００１４】

【実施例】次に、この発明の実施例を図面を用いて説明
する。この発明の実施される好ましい態様としての画像
処理プロセッサは、それ自体をＬＳＩにすることであ
る。それゆえ、以下の実施例はＬＳＩ化された画像処理
プロセッサについて説明される。

【００１５】〈画像処理プロセッサの外観〉図１は、本
発明の一実施例における画像処理プロセッサ１００の外
観を示す。総ピン数は６４である。

【００１６】・データバスＡ（ピン番号１〜９）Ａ₀〜Ａ₇の端子は多値画像の１画素データもくしは２値
画像の８画素データの入力のために用いられる。多値画
素データの場合、８ビットの画素データには絶対値表
示、２つの補数表示のいずれかが使用できる。

【００１７】端子Ａ_bは端子Ａ₀〜Ａ₇から入力される画
像データの有効処理領域を示すマスク用２値データの入
力に使用される。

【００１８】端子Ａ₀〜Ａ₇およびＡ_bは、後述する第１
のポートに属する。

【００１９】・データバスＢ（ピン番号５６〜６４）Ｂ₀〜Ｂ₇の端子は双方向性のバスで、多値画像の１画素
データもしくは２値画像の８画素データの入出力に使用
される。多値画像を入力する場合は、データバスＡとは
独立に絶対値表示，２の補数表示のいずれかが使用でき
る。

【００２０】端子Ｂ_bは端子Ａ_bから入力された２値デ
ータの出力に使用される。

【００２１】Ｂ₀〜Ｂ₇およびＢ_bの端子は、後述する第
２のポートに属する。

【００２２】・リンケージデータ入力バス（ピン番号１
７〜３２）。

【００２３】ＬＩ₀〜ＬＩ₁₅は、演算用のデータ，メモ
リユニットおよびコントロールユニットなどへのデータ
の入力のために使用される。

【００２４】端子ＬＩ₀〜ＬＩ₁₅は、後述する第３のポ
ートに属する。

【００２５】・リンケージデータ出力バス（ピン番号３
３〜４０および４２〜４９）端子ＬＯ₀〜ＬＯ₁₅は、演算結果の出力、他のプロセッ
サのメモリユニットおよびコントロールユニットなどへ
データを与えるための出力に使用される。演算結果は１
６ビット２の補数表示で出力される。

【００２６】端子ＬＯ₀〜ＬＯ₁₅は、後述する第４のポ
ートに属する。

【００２７】・２値データ出力（ピン番号５０）端子ＢＮＲは、２値データの演算結果の出力，多値画像
を２値化した場合の２値データ出力，多値画像と２値画
像のパターンマッチングを実行した場合の一致度を２値
化した場合の出力に使用される。

【００２８】この端子ＢＮＲも第４のポートに属する。

【００２９】・オペレーションセレクト（ピン番号５
３）端子ＯＰＳは選択信号のためのものであり、この信号が
“Low ”レベルのときセットアップモードになり、“Hi
gh”レベルのとき演算を実行する演算実行モードにな
る。コントロールユニットへのデータのレジスト、およ
びメモリユニットへのデータの記憶は、ＯＰＳをセット
アップモードにしておいて行う。

【００３０】端子ＯＰＳはコントロールユニットに属す
る。

【００３１】・クロック（ピン番号５４）端子ＣＬＫに入力されるクロック信号は、セットアップ
モード時におけるメモリユニット，コントロールユニッ
トへのデータの書込みあるいは書替え、及び演算実行モ
ード時におけるデータの入出力と演算に用いられる。こ
れらの処理は、すべてこのクロック信号に同期して実行
される。

【００３２】ＣＬＫはコントロールユニットに属する。

【００３３】・ライトイネーブル（ピン番号５１）端子ＷＥはライトイネーブル信号入力に利用される。オ
ペレーションセレクト信号（ＯＰＳ）が“Low ”レベル
のときに限り、このライトイネーブル信号を“Low ”レ
ベルとすることにより、メモリユニットへのデータ書込
み，コントロールユニットへのデータ書込みが可能とな
る。

【００３４】端子ＷＥは、コントロールユニットに属す
る。

【００３５】・メモリレジスタアドレス（ピン番号１０
〜１３）端子ＭＲＡ₀〜ＭＲＡ₃はメモリレジスタアドレス入力用
に使用される。セットアップモード時においては内容を
書替えるレジスタをアドレスするために用いられ、演算
実行モード時においてはメモリユニットから読出すデー
タの番地をアドレスするために用いられる。

【００３６】端子ＭＲＡ₀〜ＭＲＡ₃は、コントロールユ
ニットに属する。

【００３７】・リセット（ピン番号５２）端子ＲＥＳ（図１中ピン番号５２に対応する。本実施例
ではＲＥＳ端子と記載するものとする。）はリセット信
号入力に用いられる。端子ＯＰＳの入力であるオペレー
ションセレクト信号がセットアップモードであり、クロ
ック信号が“Low ”レベルのとき、リセット信号を“Lo
w ”レベルにすると、コントロールユニット内の制御レ
ジスタがリセットされる。このリセットした状態におい
て、積和演算（画像処理演算のうちの１つ）が実行でき
るように初期設定される。

【００３８】端子ＲＥＳは、コントロールユニットに属
する。

【００３９】・バスディレクション（ピン番号５５）端子ＢＤはバスディレクション信号入力に用いられる。
すなわち、データバスＢのうちＢ₀〜Ｂ₇の入出力方向を
決定するために用いられる。この信号が“Low"レベルの
ときＢ₀〜Ｂ₇は出力端子となり、“High”レベルのとき
Ｂ₀〜Ｂ₇は入力端子となる。

【００４０】端子ＢＤはポートＰ２に属する。

【００４１】・演算同期信号（ピン番号１４，１５）端子ＳＹＮＣ₀〜ＳＹＮＣ₁は演算同期信号入力に用いら
れる。この信号は、各ユニット間の演算の同期をとる信
号で、画像データに同期して入力される。ただし、画像
データの入力方式により演算同期信号の入力パターンは
異なる。

【００４２】端子ＳＹＮＣ₀〜ＳＹＮＣ₁もコントロール
ユニットに属する。

【００４３】・電源（ピン番号４１）端子Ｖ_ccは電源供給のために用いられる。

【００４４】・グランド（ピン番号１６）端子Ｖ_ssはグランドとして使用される。

【００４５】〈全体システム構成〉図２に本発明の実施
例における全体システム構成を示す。図２において、図
１と同一記号のものは同一のものを示す。この画像処理
プロセッサ１００は、Ｐ１〜Ｐ４で示される第１のポー
ト〜第４のポートと、データユニット１０１と、メモリ
ユニット１０２と、プロセッサユニット１０３と、リン
ケージユニット１０４と、エバリュエーションユニット
１０５と、コントロールユニット１０６で構成される。

【００４６】第１のポートＰ１は、演算対象である画像
データを入力する機能を有するものであり、データバス
Ａ（Ａ_０〜Ａ₇およびＡ_bの入力端子）と入力バッファ
装置１０７と、バス（線８００１〜８００８および８０
０９）とで構成される。入力バッファ装置１０７には、
端子Ａ₀〜Ａ₇およびＡ_bから画像データがバス（線８０
０１〜８００８および８００９）を介して入力され、デ
ータユニット１０１とプロセッサユニット１０３に夫々
バス（線７１１１〜７１１８と７１０１〜７１０９）を
介してバッファされたデータが転送される。このバッフ
ァレジスタ１０７は、データユニット１０１へのデータ
転送に際しては、データの遅延時間を制御するための可
変段数シフトレジスタを介して行うようになっており、
これによってデータのタイミングの不一致がなくなるよ
うに調整できる。この遅延時間の可調整は、画像処理プ
ロセッサ１００を複数個使用してパイプライン処理を実
行させる場合に問題となるデータの演算部への到着不一
致という問題を解決する。入力バッファ装置１０７の詳
細は、図４に示されており、この詳細な説明は後述す
る。

【００４７】第２のポートＰ２は、画像データを入力す
る機能と出力する機能とを併せ持つものであり、いずれ
か一方の機能が選択される。入出力バッファ装置１０８
と、入出力用のデータバスＢ（Ｂ₀〜Ｂ₇，Ｂ_b)と、バス
を入力用とするか出力用とするかの方向を決めるバスデ
ィレクションＢＤと、バス（線８０５５，８０５６，８
０５７〜８０６４）とで第２のポートＰ２が構成され
る。このうち、入出力バッファ装置１０８は、入力バッ
ファとしても出力バッファとしても機能し、この機能の
切替えは端子ＢＤからの信号による。入出力バッファ装
置１０８は、入力バッファとして機能する場合、端子Ｂ
₀〜Ｂ₇から画像データを取込み、データユニット１０１
とプロセッサユニット１０３にそのデータを転送する。
前述の入力バッファ１０７と同様に、この入出力バッフ
ァ装置１０８もデータユニット101にデータ転送するに
際してはデータの遅延段数を変更可能なシフトレジスタ
を介して転送する。入出力バッファ１０８のデータ転送
遅延サイクル変更機構を入力バッファ１０７のそれと組
合せることにより、種々の画像処理演算を可能にしてい
る。一方、入出力バッファ装置１０８が出力バッファと
して機能する場合は、データユニット１０１からの画像
データがバス（線８０５７〜８０６４，8056）を介して
端子Ｂ₀〜Ｂ₇，Ｂ_bに出力される。この出力の機能によ
り、複数個の画像処理プロセッサ（ＬＳＩ）を直列に接
続して（端子Ｂ₀〜Ｂ₇およびＢ_bを別のＬＳＩの端子Ａ
₀〜Ａ₇およびＡ_bに夫々接続して）使用することが可能
となり、大規模な画像演算を並列に実行することができ
る。入出力バッファ装置１０８の詳細は、図５に示され
ており、この詳細な説明は後述する。

【００４８】第３のポートＰ３は、データを入力する機
能を有しており、ＬＩ₀〜ＬＩ₁₅の端子と、入力バッフ
ァ装置１０９と、バス（線８０１７〜８０３２）とを含
む。このポートＰ３は、セットアップモード時にはメモ
リユニット１０２に記憶させるためのデータ（画像処理
演算のための基礎データ）や、コントロールユニット１
０６の制御を規定するためのデータ（コントロールに必
要なデータ）を入力するために、また第４のポートへデ
ータを与えるために用いられる。また、演算実行モード
時には、プロセッサユニット１０３，リンケージユニッ
ト１０４，エバリュエーションユニット１０５，第４の
ポートＰ４に対してデータを供給するために用いられ
る。入力バッフア装置１０９の詳細は、図６に示されて
おり、この詳細な説明は後述する。

【００４９】第４のポートＰ４は、入力されるデータを
外部へ出力する機能を有し、出力バッファ装置１１０と
ＬＯ₀〜ＬＯ₁₅の端子と、ＢＮＲの端子と、バス（線80
50，８０３３〜８０４０，８０４２〜８０４９）とを含
む。出力バッファ装置１１０は、コントロールユニット
１０６からの切替指令により、リンケージユニット１０
４の出力データ，第３のポートＰ３内のバッファ装置１
０９に貯蔵されたデータ，エバリュエーションユニット
１０５の出力データ、およびコントロールユニット１０
６の出力のうちのいずれかを選択して、ＬＯ₀〜ＬＯ₁₅
の端子やBNR端子に出力する。出力バッファ装置１１０
の詳細は図７に示されており、この詳細な説明は後述す
る。

【００５０】データユニット１０１は、入力バッファ装
置１０７からバス（線７１０１〜７１０９）を介して入
力される画像データを第２のポートＰ２の入出力バッフ
ァ装置１０８にバス（線１４０１〜１４０９）を介して
転送するとともに、シフトされる画像データの各段のデ
ータを並列に出力し、プロセッサユニット１０３に転送
する。プロセッサユニットに転送されるデータは、合計
８バイトであり、これらはバス（線１１２１〜１１２
８，１１３１〜１１３８，１２２１〜１２２８，１２３
１〜１２３８，１３２１〜１３２８，１３３１〜１３３
８，１４２１〜１４２８、および１４３１〜１４３８）
を介して行われる。また、データユニット１０１は、入
出力バッファ装置１０８からバス（線７２０１〜７２０
８）を介して送られてくるデータを同様に並列的に出力
してプロセッサユニット１０３に転送する。これらは、
どちらか一方が選択される。このデータユニット１０１
は、プロセッサユニット１０３において実行される並列
演算にうまく合致するようにデータを供給する。この実
施例におけるデータユニット１０１は、プロセッサユニ
ット１０３に対して、１マシンサイクル毎に合計８バイ
トのデータを供給する。このようなデータユニット１０
１の並列データ供給機能により、プロセッサ内での種々
の画像処理の並列演算が可能となる。このデータユニッ
ト１０１の詳細は、図８に示されており、この詳細な説
明は後述する。

【００５１】メモリユニット１０２は、画像処理演算に
必要な基礎となるデータ（積和演算における重みづけ係
数などのコンスタントデータ）をプロセッサユニット１
０３に供給するためのものである。このコンスタントデ
ータは、画像処理演算の実行に先立って（つまりセット
アップモード時）、第３のポートＰ３を介して書込まれ
る。具体的には、入力端子ＬＩ₀〜ＬＩ₁₅、バス（線８
０１７〜８０３２）を介して入力バッファ装置１０９に
レジストされたコンスタントデータを、コントロールユ
ニット１０６からの指令（図示せず）によって、バス
（線７３０１〜７３１６）を介してメモリユニット１０
２に記憶する。メモリユニット１０２は、書替え可能な
ランダムアクセスメモリであり、データを書替えること
によって種々の画像処理演算が実行できる。このメモリ
ユニット１０２からは、１マシンサイクル毎に８バイト
のデータがバス（図示した線２１０１〜２１０８，2111
〜２１１８，…，２４１１〜２４１８）を介してプロセ
ッサユニット１０３に供給される。これは、データユニ
ット１０１からの並列に供給されるデータ量に対応す
る。このメモリユニット１０２の詳細は、図９に示され
ており、この詳細な説明は後述する。

【００５２】プロセッサユニット１０３は、画像処理演
算を実行するためのものである。この例では、データユ
ニット１０１，メモリユニット１０２，第１のポートＰ
１（入力バッファ１０７），第２のポートＰ２（入出力
バッファ１０８）、および第３のポートＰ３（入力バッ
ファ１０９）から夫々のバスを介して合計の２０バイト
のデータ供給を受け、並列演算を実行して２バイト長の
演算結果を４語出力する。この出力は、バス（線３１７
１〜３１８６，３２７１〜３２８６，…，３４７１〜３
４８６）を介してすべてリンケージユニット１０４に入
力される。このプロセッサユニット１０３の詳細は、図
１０に示されており、この詳細な説明は後述する。

【００５３】リンケージユニット１０４は、プロセッサ
ユニット１０３の演算結果を入力するとともに、第３の
ポートＰ３から入力されてくるデータをバス（線７３０
１〜７３１６）を介して入力し、コントロールユニット
１０６からの演算指令（図示せず）に基づきリンケージ
演算を実行する。この実施例では、プロセッサユニット
１０３からの４ワード（１６ビット長）の各データ間の
演算、およびその結果と入力バッファ装置１０９からの
データとの演算を実行する。このリンケージ演算結果
は、バス（線４２２１〜４２３６）を介してエバリュエ
ーションユニット１０５，バス（線４１６１〜４１７
６）を介して出力バッファ装置１１０に出力する。この
リンケージユニット１０４の詳細は、図１１に示されて
おり、この詳細な説明については後述する。

【００５４】エバリュエーションユニット１０５は、夫
々のバスを介して、リンケージユニット１０４の出力デ
ータ、第３ポートＰ３に貯蔵されたデータを入力し、こ
れらに対し２値化処理，クラスタリング処理などを行
い、結果をバス（線５００１〜５０１６，５０２１〜５
０３６，…，５３０１）を介して第４のポートＰ４内の
出力バッファ装置１１０に出力する。２値化およびクラ
スタリング処理を実行するに必要な比較データは、演算
実行に先立って（つまりセットアップモード時におい
て）、入力バッファ装置１０９を介してエバリュエーシ
ョンユニット内のレジスタに書込まれる。この書込みの
指令は、直接的にはコントロールユニット１０６から発
せられる。このエバリュエーションユニット１０５のこ
れらの機能により、画像演算の評価処理も実行可能とな
る。エバリュエーションユニット１０５の詳細は、図１
２に示されており、この詳細な説明は後述する。

【００５５】コントロールユニット１０６は、画像処理
プロセッサ１００内の各ポートや各ユニットを制御す
る。このユニット１０６内には、制御指令を規定するた
めの複数のレジスタ（ここでは、コントロールレジスタ
と名付ける）があり、セットアップモード時において、
第３のポートＰ３およびバスを介して必要なデータが入
力され、そのデータは内部のコントロールレジスタに記
憶される。このコントロールレジスタの内容により、各
ユニット内のデータフローおよび機能が決定されるの
で、コントロールレジスタの内容を書替えることにより
種々の画像データの画像処理演算が実行できる。また、
コントロールユニット１０６は、メモリやレジスタのア
ドレス指定のためのアドレスデータをＭＲＡ₀〜ＭＲＡ₃
とバス（線８０１０〜８０１３）を介して、同期信号を
ＳＹＮＣ₀〜ＳＹＮＣ₁と線８０１４〜８０１５を介し
て、クロックをＣＬＫと線８０５４を介して、オペレー
ションセレクト信号をＯＰＳと線８０５３を介して、リ
セット信号をＲＥＳと線8052を介して、ライトイネーブ
ル信号をＷＥと線８０５１を介して入力する。これらの
信号，タイミング，データを入力し、制御に必要な指令
が作られ、夫々のユニットやポートに与えられる。コン
トロールユニット１０６の詳細は図１３に示されてお
り、この詳細な説明は後述する。

【００５６】図２に示した画像処理プロセッサ１００に
おけるプロセッサユニット１０３，リンケージユニット
１０４，エバリュエーションユニット１０５は、パイプ
ライン処理を実行する構成をとっており、非常に高速に
画像処理演算を実行できる。この例では、データ入力か
ら演算結果出力までの実行時間を１６７ナノセカンドで
終了させるため、最大動作サイクルは６ＭＨｚとなって
いる。この高速演算によって、２５６×２５６画素から
なるノンインターレーステレビ画像の画像データは実時
間で処理される。

【００５７】図２における「⇒」はデータバスを示し、
矢印の方向はそのデータの流れを示す。斜線が付された
矢印はアドレスバスを示し、矢印の方向はアドレスデー
タが与えられる方向を示す。また、これら太線の線で示
されたバスの中の数字（例えば数字１６）は、そのバス
の本数を示す。そして、夫々のバスに対して付された４
桁の数字は線の番号を示す。したがって、どの線がどの
ユニットと結ばれているかは容易に理解できよう。な
お、ここで、上述の説明で記述されていないバスを簡単
に説明する。線７２１１〜７２１８で示されている８ビ
ットのバスは、入出力バッファ装置１０８からプロセッ
サユニットデータを供給するためのデータバスである。
線６００１〜６０１６，６０２１〜６０３６，…，６１
０１〜6107で示される１６×４＋７本のバスは、コント
ロールユニット１０６から出力バッファ装置１１０にデ
ータを転送するためのものである。また、コントロール
ユニット１０６から出力される２３本のアドレスバス
は、線６２２１〜６２２２，６２２５，６２２７〜６２
２８，６３５１〜６３５２，６３５４〜６３６５，６３
２１〜６３２４で示されており、これらの線は１０２，
１０５のユニットと１１０の装置にその一部が供給され
る。これらの信号線，データ線の番号は、他の図面にお
ける番号と統一的に用いられている。

【００５８】入力バッファ１０７，入出力バッファ１０
８を介して入力される画像データおよび入力バッファ１
０９を介してプロセッサユニット１０３に供給される画
像データは、各８ビットで、絶対値表示もしくは２の補
数表示いずれかで使用できる。一方、入力バッファ１０
９を介してリンケージユニット１０４に入力される演算
データおよび出力バッファ１１０から出力される演算デ
ータは１６ビット２の補数表示である。なお、リンケー
ジユニット１０４内で、最大８桁までのトランケイショ
ン（切捨て）ができるので、本LSI100は実質有効桁数，
ダイナミックレンジ２４桁の演算精度を有することにな
る。

【００５９】なお、本LSI100内のプロセッサユニット１
０３は、４つのプロセッサエレメントを有しているた
め、８ビット／画素の濃淡画像なら４画素を、１ビット
／画素の２値画像なら３２画素を同時に演算することが
可能である。また、演算実行中発生するオーバーフロ
ー，アンダーフローに対しては、有効桁数内の近似演算
を実行し、オーバーフロー，アンダーフローの発生は、
コントロールユニット106内のステータスレジスタに記
憶される。ステータスレジスタの内容は、演算終了後、
出力バッファ１１０を介して端子ＬＯ₀_₆に読み出すこ
とができる。

【００６０】図２において、画像処理演算は次のように
行われる。まず、画像処理演算に先立って、処理の種類
の中から実行したい処理を選択（例えば、積和演算）
し、外部の計算機やキーボード等からその処理に必要な
データを画像処理プロセッサ１００に与える。この場
合、ＯＰＳ端子の電圧レベルを“Low ”とし、セットア
ップモードにする。そして、端子ＬＩ₀〜ＬＩ₁₅に制御
データを供給し、そのデータを入力バッファ装置１０９
に貯蔵する。貯蔵後、コントロールレジスタのどのレジ
スタにデータを書込むかを示すアドレスをＭＲＡ₀〜Ｍ
ＲＡ₃に与え、また、ＷＥ端子（図１中のピン番号５１
に対応する。本実施例ではＷＥ端子と記載するものとす
る。）にライトイネーブル信号を与えることによって、
貯蔵されたデータがコントロールユニット１０６内のコ
ントロールレジスタにセットされる。このコントロール
レジスタに対するデータの確立により、プロセッサユニ
ット１０３，リンケージユニット１０４，エバリュエー
ションユニット１０５の夫々に対し、図示しない信号線
を介してコントロール信号を伝達し、夫々のユニットに
おける演算機能を規定する。また、入力バッファ装置１
０９に入力されるメモリユニット１０２に対する基礎デ
ータを順次ユニット１０２に記憶させる。また、４つの
ポートＰ１〜Ｐ４内の各バッファ装置に対してもコント
ロール信号を伝達し、機能を規定する。このような一連
のセットアップが終了した段階で、今度はＯＰＳ端子に
与えるモードを演算実行モードにし、演算実行に入る。

【００６１】この演算は、例えば次のように行われる。
いま、コントロールユニット１０６は次のように各機器
の機能を規定したものとする。すなわち、第１のポート
Ｐ１は多値画像データを入力する機能が規定され、デー
タユニット１０１はＰ１から入力される画像データをポ
ートＰ２に転送すると共に、並列的に画像データをプロ
セッサユニット１０３に供給する機能が規定される。ポ
ートＰ２はデータユニット１０１から転送されるデータ
を外部に出力する機能が規定されている。プロセッサユ
ニット１０３は、データユニット１０１から転送される
８バイト画像データと、メモリユニット１０２から読出
された８バイトの基礎データとを用いて、それらの積を
演算する機能が規定されているものとする。リンケージ
ユニット１０４は、プロセッサユニット１０３から出力
される４ワード（４×１６）の演算結果を加算（和の演
算）し、さらにそれと第３のポートＰ３から入力される
データ（画像処理データ）を更に加算する演算を行う機
能が規定されているものとする。また、第４のポートＰ
４は、入力データのうち、リンケージユニットの演算結
果データを選択し、それを外部に出力する機能が規定さ
れているものとする。そして、この場合においては、エ
バリュエーションユニット１０５については何等の機能
が規定されていないものとする。このような各機器の規
定は、コントロールユニット１０６内のコントロールレ
ジスタにより指令される。

【００６２】画像データはポートＰ１に与えられ、さら
にこのＰ１からタイミングに同期してデータユニット１
０１に転送される。データユニット１０１では、内部の
レジスタをやはりタイミングに同期して順次シフトし、
ポート２にデータを転送する。ポート２では入力された
データを外部に出力する。データユニット１０１では、
タイミングに同期して、内部のレジスタの各ブロックの
データを並列的に出力する。プロセッサユニット１０３
では、入力される画像データとメモリユニットからの基
礎データとの積の演算を瞬時に実行し、リンケージユニ
ット１０４に出力する。リンケージユニット１０４で
は、プロセッサユニット１０３の出力の和の演算を実行
すると共に、その実行結果とポート３から画像処理デー
タとの和の演算を実行し、ポート４に出力する。ポート
４は、この演算結果を外部に出力する。これら一連のス
テップは、タイミングがとられ、順次実行される。した
がって、画像データをポートＰ１に順次供給すれば、瞬
時にポートＰ４から演算結果の出力が得られることとな
る。

【００６３】上述の演算実行の説明は、図２に示すプロ
セッサの演算機能のうちの１つを選択して行ったもので
あり、プロセッサの演算機能はこれに限定されない。コ
ントロールレジスタの内容を書替えることにより、更に
多くの処理（例えば、パターンマッチング，フィルタリ
ング，２値化，濃度変換，スムージング，輪郭強調，特
徴抽出，４点線形補間演算，キューピック補間演算，色
彩系変換，色彩距離分類などの処理）が実現できる。

【００６４】また、この実施例では、８ビット／画素の
データの場合４画素の演算を並列的に行うものを示して
いるが、このようなプロセッサを複数個接続することに
より任意のＮ画素の演算を高速に実行でき、拡張性に富
む構成となっている。

【００６５】〈各部分の構成〉次に、図２に示した各ユ
ニットおよびバッファ装置に詳細について説明する。な
お、図４以下の図面において、レジスタやカウンタ等の
ブロックにおいて、右上隅が図３（Ａ）のように示され
ているものは、コントロールユニット１０６からのタイ
ミング信号φ₁（線６４１１），φ₂（線６４１２）に
より動作する。また、レジスタ等で左下隅が図３（Ｂ）
のように示されているものは、コントロールユニット１
０６からのタイミング信号τ₁（線６４２１），τ₂(線
６４２２)により動作する。更に、レジスタやカウンタ
等のブロックにおいて、右上隅と左下隅が図３（Ｃ）の
ように示されているものは、φ₁，φ₂によって、またτ
₁，τ₂によっても動作する。φ₁，φ₂，τ₁，τ₂
については図１４に示されている。φ₁，φ₂は演算実
行モードのとき出力されるタイミング信号であり、
τ₁，τ₂はセットアップモードのとき出力されるタイ
ミング信号である。φ₁，φ₂，τ₁，τ₂はクロック
信号に基づいて作成される。

【００６６】（ａ）入力バッファ装置１０７（ポート
Ｐ１）この装置１０７の具体例は、図４に示される。図４にお
いて、７１１は９ビットの可変段シフトレジスタであ
り、端子Ａ₀〜Ａ₇，Ａ_bからバス（線８００１〜８００
８，８００９）を介して入力される画像データをシフト
タイミング（コントロールユニットから供給されるが、
ここでは図示していない。）に従って順次シフトし、デ
ータユニット側に出力する機能を有する。この場合、そ
の名の通り、シフト段数は変更可能になっている。つま
り、このシフトレジスタ７１１が１６段のシフトレジス
タで構成されていると、１〜１６段の任意の段からデー
タを出力させることが可能となっている。どの段から出
力されるかは、バス（線７１２１〜７１３６）を介して
入力されるデコーダ出力信号により規定される。この構
成によりシフトタイミングを一定にした場合でも、どの
段から出力させるかによって遅延時間を制御できる。７
１２は８ビットのレジスタであり、端子Ａ₀〜Ａ₇に与え
られ、バス（線８００１〜８００８）を介して入力され
る画像データをレジストし、プロセッサユニット側に出
力させる。７１３はデコーダであり、コントロールユニ
ットからバス（線６０４１〜６０４４）を介して入力さ
れるシフトレジスタの出力段を規定するための４ビット
の指令（Ｐ１−ＳＫＥＷ−Ａ０〜Ｐ１−ＳＫＥＷ−Ａ
３）を入力し、４−ｔ₀−１６のデコードを行う。この
出力は、可変段シフトレジスタ７１１に与えられ、出力
段を制御する。可変段シフトレジスタ７１１は、コント
ロールユニット１０６からの信号φ₁，φ₂（線６４１
１と６４１２で転送されるタイミング信号）により動作
する。φ₁の立ち上がりにより信号線８００１〜８００
９上のデータ読込み，φ₂の立ち上がりでデータを線７
１０１〜７１０９上に出力する。レジスタ７１２はφ₁
の立ち下がりで線８００１〜８００８上のデータを読込
み、φ₂の立ち上がりで読込んだデータを線７１１１〜
７１１８上に出力する。シフトレジスタ７１１により、
画像処理プロセッサ１００を複数個使用する場合に発生
する演算データの到着不整合が補正できる。

【００６７】なお、図１６に、可変段シフトレジスタの
概略図を示す。シフトレジスタと、その各段のデータを
入力し、デコーダ出力によってその１つを選択するマル
チプレクサとで構成することができる。

【００６８】（ｂ）入出力バッファ装置１０８（ポー
トＰ２）この装置１０８の具体例は、図５に示される。図５にお
いて、７２１は８ビットの可変段シフトレジスタを示
し、入力される画像データを図示しないシフトタイミン
グに従って順次シフトし、それをバス（線７２０１〜７
２０８）を介してデータユニット側に出力する機能を有
する。７２２はトライステートバッファであり、端子Ｂ
Ｄから線８０５５を介して入力される信号（バスディレ
クション信号）が“Low ”レベルのとき、バス（線１４
０１〜１４０８）上のデータを通過させ、線８０５６〜
８０６４で構成されるバス上に出力させる。ＢＤからの
信号が“High”レベルのときは、データの通過は許可し
ない。つまり、“Low ”レベルのときゲートを開き、
“High”レベルのときゲートを閉じる機能を有する。７
２３は、８ビットのレジスタである。７２４はコントロ
ールユニット１０６からの指令（線６０４５〜６０４７
上に出力される。）を入力し、バス（線7221〜７２２
８）にデコードした結果を出力する。

【００６９】いま、ＢＤに与えられる信号が“Low ”レ
ベルのとき、この装置１０８はデータ出力として使用さ
れる。すなわち、データユニットからの画像データは、
トライステートバッファ７２２を通過し、信号線８０５
７〜８０６４を介して端子Ｂ₀〜Ｂ₇に出力される。ＢＤ
に与えられる信号が“High”レベルのとき、トライステ
ートバッファ７２２はハイインピーダンスとなる。デー
タユニット１０１から信号線１４０９に出力されたデー
タは、ＢＤの信号とは関係なく、出力バッファ７２５，
信号線８０５６を介して端子Ｂ_bに出力される。

【００７０】可変段シフトレジスタ（ＶＳＲ−Ｂ）７２
１は、最小１段から最大８段まで任意の遅延段数をとる
ことができる。この構成は、図１６に示された如きもの
である。遅延段数は、コントロールユニット１０６から
線６０４５〜６０４７に出力された信号Ｐ１−ＳＫＥＷ
−Ｂ０〜Ｐ１−ＳＫＥＷ−Ｂ２を入力するデコーダ７２
４の出力で規定される。デコーダ７２４では、入力信号
に応じて線７２２１〜７２２８のうち１本の線を選択し
てその線のみを付勢する。これによって、可変段シフト
レジスタ７２１内のマルチプレクサの該当するゲートが
開き、対応の段のデータが選択され出力される。このシ
フトレジスタ７２１は、コントロールユニット１０６か
らのタイミング信号φ₁，φ₂（夫々、線６４１１，６
４１２で供給される信号）により動作する。すなわち、
信号φ₁の立ち下がりで線8057〜８０６４上のデータを
読込み、信号φ₂の立ち上りで線７２０１〜７２０８上
にデータを出力する。この線７２０１〜７２０８上に出
力されたデータは、データユニット１０１の入力データ
となる。

【００７１】レジスタ(Ｒ)７２３は、線８０５７〜８０
６４上に出力されたデータを信号φ₁の立ち上りで読込
み、そのデータをφ₂の立下りで信号線７２１１〜７２
１８上に出力する。この線７２１１〜７２１８上のデー
タは、プロセッサユニット１０３に供給される。

【００７２】このように、ＢＤ端に与えられるバスディ
レクション信号により動作するトライステートバッファ
７２３のゲート制御により、入出力バッファ装置１０８
を入力用あるいは出力用として使用できる。また、シフ
トレジスタ７２１は、入力バッファ装置１０７内のシフ
トレジスタ７１１と共に、データユニット１０３へのデ
ータ供給タイミングを任意に設定できるため、種々のデ
ータの組合せを可能とする。その結果、多様な画像処理
演算が可能となっている。

【００７３】（ｃ）入力バッファ装置１０９（ポート
Ｐ３）この装置１０９の具体例は、図６に示される。図６にお
いて、７３１は１６ビットのレジスタ（ＬＫＲ）であ
る。このレジスタ７３１は、コントロールユニット１０
６からのタイミング信号によって動作する。すなわち、
セットアップモード時には、信号τ₁とτ₂（線６４２１
と６４２２上に出力されている信号）によって動作し、
演算実行モード時には信号φ₁とφ₂（線６４１１と６
４１２上に出力されている信号）によって動作する。セ
ットアップモード時には、信号τ_１の立ち下がりによっ
て信号線８０１７〜８０３２上のデータがレジスタ７３
１に読込まれ、信号τ_２の立ち上がりによって線７３
０１〜７３１６上にデータが出力される。演算実行モー
ド時においては、信号φ₁の立ち下がりによって線8017
〜８０３２上のデータがレジスタ７３１に読込まれ、信
号φ₂の立ち上がりによって線７３０１〜７３１６上に
データが出力される。線７３０１〜７３１６上に出力さ
れたデータは、プロセッサユニット１０３，リンケージ
ユニット１０４，エバリュエーションユニット１０５，
コントロールユニット１０６，メモリユニット１０７、
および出力バッファ装置１１０（ポートＰ４）に供給さ
れている。データをどのユニットに供給するかの制御
は、コントロールユニット１０６からの指令によって決
定される。

【００７４】（ｄ）出力バッファ装置１１０（ポート
Ｐ４）この装置１１０の具体例は、図７に示される。図７にお
いて、７４１はセレクタであり、１６ビット×１２の入
力データの中から１６ビットのデータを出力させる１２
−ｔ₀−１セレクタ（ＳＥＬ）である。このセレクタ７
４１のどのデータをセレクタするかは、線６３５１〜６
３５２，６３５４〜６３５８，６３６１〜６３６５，６
２２１〜６２２２，６２２５、および６２２７〜６２２
８で構成されるバス（１７本）上のデータによって規定
される。このデータは、コントロールユニット１０６か
ら供給される。７４２は線５３０１上のデータ（エバリ
ュエーションユニット１０５から出力された１ビットデ
ータ）を入力して、線8050を介してＢＮＲ端子に出力す
るための出力バッファである。この図７において、セレ
クタ７４１によって出力信号線８０３３〜８０４０，８
０４２〜８０４９上に選択出力される入力信号線と、コ
ントロールユニット１０６からの選択信号線との関連は
下表の通りである。

【００７５】

【表１】

【００７６】なお、上記表の中で＊の印の付されている
ものは、コントロールユニット１０６からの信号ＳＹＮ
Ｃ−ENABLE(線６０７４上の信号)、および信号ＭＡＳＫ
−ＭＯＤＥ(線６０７６上の信号)が共に“High”レベル
であり、しかも信号ＥＵ−ＳＹＮＣ−Ｂ０（線６５５１
上の信号）もしくは信号ＥＵ−ＳＹＮＣ−Ｂ１（線６５
５２上の信号）のいずれかが“Low ”レベルのときは、
信号線５０６１〜５０７６上のデータが選択されるもの
であることを示す。また、＊＊印の付されているもの、
すなわち信号線６１０１〜６１０７上のデータは、信号
線８０３３〜８０３９上に出力され、信号線８０４０，
８０４２〜８０４９上には“Low ”レベルが出力され
る。

【００７７】（ｅ）データユニット（ＤＵ）１０１このユニット１０１の具体例は、図８に示される。デー
タユニット１０１は、図８から明らかなように、４つの
レジスタブロック（ＲＢ０〜ＲＢ３）１２１〜１２４
と、デコーダ１２５とで構成される。各レジスタブロッ
ク内の構成は、同一構成であり、その詳細はレジスタブ
ロック１２１と１２２で示される如きものである。１２
１と１２２において、１３１と１４１は１〜４ステップ
に遅延ステップ数を変更できる９ビット可変シフトレジ
スタ（ＶＳＲ−Ｒ）である。１３２と１４２は８ビット
のレジスタである。１３３〜１３５、および１４３〜１
４５は２入力のうちの１つを選択して出力するセレクタ
である。

【００７８】データユニット１０１は、ポートＰ１から
入力される画像データを順次シフトし、ポートＰ２側に
出力する機能と、複数（この例では４個）のレジスタブ
ロックにレジストされている画像データをプロセッサユ
ニット１０３に並列的に転送する機能を有する。また、
ポートＰ２から入力される画像データを順次シフトしな
がら、４個のレジスタブロックにレジストされている画
像データをプロセッサユニット１０３に並列的に転送す
る機能も有している。

【００７９】レジスタブロックは夫々同一の機能，構成
を有しており、以下の説明は主にレジスタブロック１２
１を例にとって説明する。ポートＰ１からの画像データ
は、線７１０１〜７１０９上に出力され、セレクタ１３
３，線１１４１〜１１４９を介して可変段シフトレジス
タ１３１に入力される。もっとも、これはＰ１からの画
像データをセレクタ１３３が選択した場合である。この
セレクタ１３３は、コントロールユニット１０６から線
６５１２を介して入力される信号ＤＵ−ＳＥＬ−Ａによ
り制御される。この信号が“High”レベルのとき、線１
１０１〜1109上のデータ（シフトレジスタ１３１の出
力）が選択され、“Low ”レベルのとき、線７１０１〜
７１０９（Ｐ１から送られる画像データ）が選択され
る。セレクタ１３３の出力は、シフトレジスタ１３１へ
送られると同時にセレクタ１３５へも送られる。シフト
レジスタ１３１の出力は、セレクタ１３３へ転送すると
同時にレジスタブロック１２２のセレクタ１４３へも転
送される。レジスタブロック１２２の可変段シフトレジ
スタ１４１はこのとき線１２０１〜１２０９を介して次
のレジスタブロック１２３にデータ出力する。同様に、
レジスタブロック123も線１３０１〜１３０９を介して
レジスタブロック１２４にデータ出力し、レジスタブロ
ック１２４は線１４０１〜１４０９を介してポートＰ２
にデータ出力する。このデータの書込み（読込み），読
出しは、信号φ₁，φ₂に同期して行われる。つまり、
φ₁の立下がりによってデータの書込みが行われ、φ₂
の立上りによってデータの読出しが行われる。これによ
って、順次データがシフトされる。さて、セレクタ１３
５の制御は、信号線１１４９上に出力された信号と、コ
ントロールユニット１０６から信号線６０５４と６０５
５に出力された信号ＤＵ−ＥＮＡ−ｂ，ＤＵ−ＦＵＮＣ
−ｂによってなされる。ＤＵ−ＥＮＡ−ｂが“１”，Ｄ
Ｕ−ＦＵＮＣ−ｂが“０”，信号線１１４９の信号
“０”のとき、信号線１１２１〜１１２８上にはすべて
“０”が選択される。つまり、プロセッサユニット１０
３へのデータ供給はされない。上記３つの信号が、それ
以外のとき、信号線１１４１〜１１４８上に出力された
データが選択される。なお、線１１４１〜１１４８のデ
ータは、端子Ａ₀〜Ａ₇の入力データに対応し、線１１４
９は端子Ａ_bに対応している。入出力バッファ装置１０
８（ポートＰ２）から線７２０１〜７２０８を介して転
送されたデータは、レジスタブロック１２１内のレジス
タ１３２とセレクタ（ＳＥＬ−Ｂ）１３４に供給され
る。そして、まずレジスタ１３２に供給されたデータ
は、レジスタブロック１２２内のレジスタ１４２とセレ
クタ１４４に与えられる。このレジスタ１４２のデータ
は、次のレジスタブロック１２３に与えられ、更にレジ
スタブロック１２４に与えられる。このデータの転送
は、タイミングに応じて順次行われる。この場合のレジ
スタ１３２などへのデータの書込みは信号φ₁の立下が
りに同期して行われ、データの読出し（転送）は信号φ
₂の立上りに同期して行われる。さて、セレクタ１３４
に供給されたデータは、セレクタ１３４を介して、プロ
セッサユニット１０３に出力される。セレクタ１３４
は、コントロールユニット１０６から信号線６０５３に
出力された信号ＤＵ−ＳＥＬ−Ｂにより制御される。セ
レクタ１３４の出力は、信号線１１３１〜１１３８上に
現われ、セレクタ１３５の出力と共にプロセッサユニッ
ト１０３に転送される。セレクタ１３４の場合、２つの
入力データが同じものとなるので信号ＤＵ−ＳＥＬ−Ｂ
が“High”レベルか“Low ”レベルかによる差異はな
い。しかし、他のレジスタブロック１２２〜１２４内の
同様のセレクタにおいてはこれが意味のあるものとな
る。例えば、レジスタブロック１２２内の同様のセレク
タ１４４では、線６０５２上の信号ＤＵ−ＳＥＬ−Ｂが
“High”レベルのとき、線７２０１〜７２０８上のデー
タが選択され、線１１３１〜１１３８上へ出力される。
これが“Low ”レベルのとき、線１１１１〜１１１８上
のデータが選択され、線１２３１〜１２３８上に出力さ
れる。つまり、線６０５２上の信号が“High”レベルの
ときには、信号線１１３１〜１１３８，１２３１〜123
8，１３３１〜１３３８，１４３１〜１４３８上には全
く同じ８ビットのデータが現われる。そして、これが
“Low ”レベルのときには、信号線１１３１〜１１３
８，１２３１〜１２３８，１３３１〜１３３８，１４３
１〜１４３８上には、１つ手前のレジスタブロックから
のデータ（例えばレジスタブロック１２２においては、
レジスタブロック１２１内のレジスタ１３２の出力デー
タ）が現われる。

【００８０】このように、各レジスタブロック１２１〜
１２４からは、夫々８×２ビットのデータがプロセッサ
ユニット１０３に供給される。この場合、夫々のブロッ
クにおける可変段シフトレジスタ(１３１，１４１)およ
びレジスタ(１３２，１４２)はタイミング信号φ₁，φ
₂によって動作しており、プロセッサユニット１０３に
対して、各レジスタブロックから同時並列的にデータが
出力される。

【００８１】再びレジスタブロック１２１を例にとっ
て、実施例の効果について説明する。シフトレジスタ１
３１が、１〜４ステップまで遅延ステップ数を変化させ
得ることにより、ラスタスキャン入力モード並びにステ
ィックスキャン入力モード（共に後述する）の両方の入
力モードにおける画像処理を可能にしている。また、シ
フトレジスタ１３１，信号線１１０１〜１１０９，セレ
クタ１３３，信号線１１４１〜１１４９で構成されるフ
ィードバック機構は、最大４ワード（１ワード９ビッ
ト）から成るデータストリングを２回以上連続してプロ
セッサユニット１０３へ送り込むことができる。これに
よりシングルマスク処理とマルチマスク処理（共に後述
する）の両方が可能になっている。又、レジスタ１３
２，セレクタ１３４により、いろいろなデータの組合せ
を可能にし、各種の画像演算の実現に貢献している。一
方、セレクタ１３５により、入力された画像データを一
部分だけキャンセルして任意の画像データだけを演算に
用いることができる。

【００８２】デコーダ１２５は、コントロールユニット
１０６からの信号線ＵＤ−ＳＴＥＰ−Ｒ０−１，６０４
９〜６０５０をデコードして、レジスタブロック１２１
〜１２４内のシフトレジスタ１３１，１４１他に供給す
る。

【００８３】(ｆ) メモリユニット（ＭＵ）１０２このユニット１０２の具体例は、図９に示される。図か
ら明らかなように、この例で示されるメモリユニット１
０２は、２０１〜２０４で示される４個のメモリブロッ
ク（ＭＢ０〜ＭＢ３）と、セレクタ２０５と、セレクタ
２０５の出力をデコードするデコーダ２０６とで構成さ
れる。各メモリブロックは同一の構成を採っており、以
下主にメモリブロック２０１を例にとって説明する。メ
モリユニットは、データを記憶する機能と、記憶したデ
ータを読出し指令によりプロセッサユニット１０３に読
出す機能を有している。

【００８４】メモリブロック２０１は、１６ワード×８
ビット、すなわち合計１２８ビットのメモリセルからな
っており、８ビット並列書込み，１６ビット並列読出し
のＲＡＭ（ランダムアクセスメモリ）である。

【００８５】メモリブロック２０１への書込みは、セッ
トアップモード時に行われ、以下の手順で実施される。
まず、コントロールユニット１０６から信号線６５１
３，６３５９上に出力される信号REGWEN，REGADR８を共
に、“High”レベルにする。さらに、ポートＰ３におけ
る入力バッファ装置１０９からのライトイネーブル信号
線７３０９上の信号が“High”レベルの状態において、
コントロールユニット１０６から信号線６４２１に出力
されるタイミングτ₁を“Low ”→“High”→“Low ”
と変化させることにより、入力バッファ装置１０９から
線７３０１〜７３０８上に出力されたデータを書込むこ
とができる。この場合、線２０１１〜２０２６上に出力
されデコードされたデータで規定されるアドレスに書込
まれる。デコーダ２０６は、線２００１〜２００４上の
４ビットのデータを入力して、デコード結果を出力す
る。書込みの場合、コントロールユニットから線６４３
１上に出力された信号は、セレクタ２０５がポートＰ３
からのアドレスを選択するようになっている。この例で
は、“Low ”レベルのとき、セレクタ２０５が線７３１
３〜７３１６上に出力されたアドレスデータを選択す
る。“High”レベルのときは、セレクタ２０５が線６３
２１〜６３２４上のアドレスデータを選択する。このよ
うに、第３のポートＰ３によって入力されたメモリユニ
ットへのデータ（線７３０１〜７３０８上のデータ）
は、同時に入力されているアドレスデータ（線７３１３
〜７３１６上のデータ）によって指定されたアドレスに
記憶される。

【００８６】一方、メモリブロック２０１の内容（他の
ブロックも同じ）は、出力データ線（Ａ，Ｂ）２４０１
〜２４０８，２４１１〜２４１８上に常に出力されてい
る。アドレス線２０１１〜２０１６の内ｘ番が“High”
レベルとすると、線２４１１〜２４１８にはメモリブロ
ック２０１のｘ番地に記憶されている８ビットの内容
が、また線２４０１〜２４０８には（ｘ＋８）mod １６
番地の内容が読出される。他のメモリブロックの場合も
同様である。この読出されたデータは、プロセッサユニ
ット１０３に与えられる。

【００８７】各メモリブロックのアドレス線２０１１〜
２０２６は、デコーダ２０６の出力信号線であり、信号
線２００１〜２００４が符号化されたもので、線２０１
１〜２０２６の内１本だけが常に“High”レベルであ
る。信号線２００１〜２００４は、セレクタ２０５の出
力信号線であり、コントロールユニットからの信号EXEC
（線６４３１）により選択を実行する。２０５は、６４
３１が“High”のときＭＵ−ＡＤＲ０〜ＭＵ−ＡＤＲ３
（線６３２１〜６３２４上のデータ）を、“Low ”のと
き入力バッファ装置１０９（ポートＰ３）からのアドレ
ス（線7313〜７３１６）を、線２００１〜２００４に出
力する。すなわち、セットアップモード時（ＥＸＥＣ＝
“Low ”）、入力バッファ装置からの信号によりアドレ
スしてデータを書込み、演算実行モード時（ＥＸＥＣ＝
“High”）、コントロールユニット１０６からの信号に
よりアドレスしてデータを読出す。

【００８８】図９において、線７３０９〜７３１２は、
各メモリブロックに対するライトイネーブル信号を与え
るためのものである。したがって、このライトイネーブ
ル信号を７３０９〜７３１２にすべて与えると、各メモ
リブロックのｘ番地に同時に同一データを書込むことも
可能である。もちろん、個々のメモリブロックのｘ番地
に異なるデータを書込むことができる。これは、各メモ
リブロックのライトイネーブル信号を独立させているた
めである。

【００８９】なお、入力バッファ装置１０９からの信号
線７３０１〜７３１６は、整理すると、次の表のように
なる。

【００９０】

【表２】

【００９１】（ｇ）プロセッサユニット（ＰＵ）１０
３このユニット１０３の具体例は、図１０に示される。こ
のユニット１０３は、画像処理プロセッサにおける画像
処理演算の中枢をなすものである。図１０から明らかな
ように、このユニット１０３は、複数（この例では４
個）のプロセッサエレメント(ＰＥ０〜ＰＥ３)３０１〜
３０４と、コントロールユニットからの信号をデコード
する２つのデコーダ３０５，３０６とで構成される。各
プロセッサエレメント３０１〜３０４には、データユニ
ット１０１から１６本，メモリユニット１０２から１６
本、さらに入力バッファ装置１０７(ポートＰ１)，入出
力バッファ装置１０８(ポートＰ２)、あるいは入力バッ
ファ装置１０９(ポートＰ３)から８本の信号線が接続さ
れており、合計４０本の信号線からのデータが供給され
ている。そして、各プロセッサユニットは、１６ビット
の演算結果を夫々リンケージユニット１０４に出力す
る。また、コントロールユニット１０６からの信号は、
信号線６０６１〜６０６８を除いて、各プロセッサエレ
メント３０１〜３０４に共通に直接またはデコードされ
て供給される。各プロセッサエレメント３０１〜３０４
は同一構成であり、以下の説明では主にプロセッサエレ
メント３０１を例にとって説明する。

【００９２】プロセッサエレメント３０１は、ビット単
位に論理積を演算する８ビット並列アンド回路（ＡＮ
Ｄ）３１１，加算減算等を実行するアリスメテックロジ
ックユニット（ＡＬＵ−Ａ）３１２，乗算等を実行する
アリスメテックロジックユニット（ＡＬＵ−Ｂ）３１
３，３つの８ビットセレクタ（ＳＥＬ−Ａ，ＳＥＬ−
Ｂ，ＳＥＬ−Ｃ）３２１〜３２３，４つの８ビットレジ
スタ（Ｒ１〜Ｒ４）３２４〜３２７、および１６ビット
レジスタ（Ｒ５）３２８から構成されている。

【００９３】セレクタ（ＳＥＬ−Ａ）３２１は、コント
ロールユニット１０６からの信号ＰＵ−ＳＥＬ−Ａ（線
６０３２）が“High”レベルの時メモリユニット１０２
内のメモリブロック２０１からの信号線２１０１〜２１
０８上のデータが選択され、“Low ”レベルの時信号線
３１０１〜３１０８上のランク即ちオール“１”が信号
線３１１１〜３１１８上に選択され、アンド回路３１１
に供給される。

【００９４】セレクタ（ＳＥＬ−Ｂ）３２２は、コント
ロールユニット１０６からの信号線ＰＵ−ＳＥＬ−Ｂ
（線６０３３）が“High”レベルの時メモリユニット１
０２内のメモリブロック２０１からの信号線２１１１〜
２１１８上のデータが選択され、“Low ”レベルの時デ
ータユニット１０１内のレジスタブロック１２１からの
信号線１１３１〜１１３８上のデータが信号線３１４１
〜３１４８上に選択され、レジスタ（Ｒ２）３２５に供
給される。

【００９５】セレクタ（ＳＥＬ−Ｃ）３２３は、コント
ロールユニット１０６からの信号線ＰＵ−ＳＥＬ−Ｃ
（線６０３４）が“High”レベルの時、入力バッファ装
置109からの信号線７３０９〜７３１６上のデータが、
“Low ”レベルの時はアンド回路３１１からの信号線３
１２１〜３１２８上のデータが信号線３１３１〜3138上
に選択され、レジスタ（Ｒ１）３２４に供給される。

【００９６】アリスメティックロジックユニット３１２
は、レジスタ（Ｒ１，Ｒ２）３２４，３２５の内容を入
力データとして演算結果をレジスタ（Ｒ３，Ｒ４）３２
６，３２７に出力する。ＡＬＵ−Ａ３１２の機能はコン
トロールユニットからの信号ＰＵ−ＦＵＮＣ−Ａ０〜Ｐ
Ｕ−ＦＵＮＣ−Ａ２（線６００１〜６００３）により選
定される。信号線６００１〜６００３と、ＡＬＵ−Ａ３
１２の機能及びその内容については表３に示す。

【００９７】

【表３】

【００９８】実際には、コントロールユニットからの信
号線６００１〜６００３上のデータはプロセッサユニッ
ト１０３内のデコーダ３０５でデコードされ、デコード
信号が、信号線３５３１〜３５３８を介して、各プロセ
ッサエレメント内のＡＬＵ−Ａに供給されている。

【００９９】アリスメティック・ロジック・ユニット
（ＡＬＵ−Ｂ）３１３は、レジスタ（Ｒ３，Ｒ４）３２
６，３２７の内容を入力して、レジスタ（Ｒ５）３２８
に出力する。ＡＬＵ−Ｂ３１３の機能は、コントロール
ユニット１０６からの信号ＰＵ−ＦＵＮＣ−Ｂ０〜ＰＵ
−ＦＵＮＣ−Ｂ２（６００４〜６００６）により選定さ
れる。信号線６００４〜６００６とＡＬＵ−Ｂ３１３の
機能及びその内容について表４に示す。

【０１００】

【表４】

【０１０１】実際には、コントロールユニット１０６か
らの信号線６００４〜６００６上のデータはプロセッサ
ユニット１０３内のデコーダ３０６でデコードされ、デ
コード信号が、信号線３５４１〜３５４８を介して各プ
ロセッサエレメント内のALU−Ｂに供給される。

【０１０２】ＡＬＵ−Ａ３１２，ＡＬＵ−Ｂ３１３に
は、絶対値表示および２の補数表示の２つの表示形式が
許されている。演算実行に際して、いずれの表示形式の
データが入力されるのかは、コントロールユニット１０
６から線６０３０と６０３１上に出力された信号ＰＵ−
ＴＹＰＥ−ＡとＰＵ−ＴＹＰＥ−Ｂによって指定され
る。セレクタ（ＳＥＬ−Ｃ）３２３の出力（線３１３１
〜３１３８上のデータ）は、線６０３０上の信号が“Hi
gh”レベルのとき絶対値表示であり、“Low ”レベルの
とき２の補数表示である。同様に、セレクタ（ＳＥＬ−
Ｂ）３２２の出力（線３１４１〜３１４８上のデータ）
は、線６０３１上の信号が“High”レベルのとき絶対値
表示であり、“Low ”レベルのとき２の補数表示であ
る。なお、２値画像データを処理するときは、線６０３
０，６０３１上の信号はいずれであっても問題とならな
い。また、ＡＬＵ−Ａ３１２，ＡＬＵ−Ｂ３１３の出力
は、常に２つの補数表示で示される。

【０１０３】ＡＬＵ−Ａ３１２において、加算あるいは
減算を実行してオーバーフロー，アンダーフローが発生
した場合（すなわち、８ビット２の補数表示の範囲を超
える場合）、オーバーフロー信号線３５１１（ＣＵ−Ｏ
ＶＦ−Ａ）、あるいはアンダーフロー信号線３５２１
（ＣＵ−ＵＤＦ−Ａ）が“High”レベルとなる。また、
セレクタ（ＳＥＬ−Ｂ）３２２の出力が絶対値表示で、
ＡＬＵ−Ａ３１２の機能がＮＯＰであり、ＡＬＵ−Ｂ３
１３の機能がＭＵＬＴ(乗算)の場合、線３１４１〜３１
４８上のデータが２⁸−１を越えているときはレジスタ
（Ｒ４）３２７に２⁸−１の値が出力されると共に、オ
ーバースケール信号線３５０１上に出力される信号ＣＵ
−ＯＶＳ−Ｂ０が“High”レベルとなる。なお、信号線
３５０１，３５１１，３５２１上のデータはコントロー
ルユニット１０６に供給される。オーバーフロー，オー
バースケール発生時には２⁷−１を出力し、アンダーフ
ロー発生時には−２⁷を出力する。

【０１０４】また、ＡＬＵ−Ｂ３１３には、コントロー
ルユニット１０６から線６０６１〜６０６２を介して信
号ＰＵ−ＰＥ０−００〜ＰＵ−ＰＥ０−０１が供給され
ている。これによって、ＡＬＵ−Ｂの出力が制御される
が、この制御は下記表５の通りである。

【０１０５】

【表５】

【０１０６】これによって、任意の位置のプロセッサエ
レメントを動作させることが可能となる。

【０１０７】さらに、ＡＬＵ−Ｂ３１３は、コントロー
ルユニット１０６から線６００７を介して供給される信
号ＰＵ−ＦＵＮＣ−Ｂ３により、下記表６のように制御
される。

【０１０８】

【表６】

【０１０９】このことにより、他の制御機能との組合せ
で、線３１７１〜３１８６上に任意のデータを容易に設
定することができる。

【０１１０】（ｈ）リンケージユニット（ＬＵ）１０
４このユニット１０４の具体例は、図１１に示される。リ
ンケージユニット104は、６つの１６ビットアリスメテ
ィックユニット（ＡＵ−Ｃ０，ＡＵ−Ｃ１，ＡＵ−Ｃ
２，ＡＵ−Ｄ，ＡＵ−Ｅ，ＡＵ−Ｆ）４０１〜４０６
と、３つの１６ビット２−ｔｏ−１セレクタ（ＳＥＬ−
Ａ，ＳＥＬ−Ｂ，ＳＥＬ−Ｃ）４１１〜４１３と、７つ
の１６ビットレジスタ（Ｒ６〜Ｒ１０，ＲＲＡ，ＲＲ
Ｂ）４２１〜４２７と、２つの２−ｔｏ−４デコーダ４
３１〜４３２とから構成されている。

【０１１１】プロセッサユニット１０３の演算結果は、
線３１７１〜３１８６，３２７１〜３２８６，３３７１
〜３３８６，３４７１〜３４８６を介して、リンケージ
ユニット１０４に転送される。ＰＥ０，ＰＥ１からの演
算結果データはＡＵ−Ｃ０（４０１）に供給され、ここ
で更に演算統合され、レジスタ４２１，線４００１〜４
０１６を介して、ＡＵ−Ｃ２（４０３）に供給される。
ＰＥ２，ＰＥ３からの演算結果データはＡＵ−Ｃ１（４
０２）に供給され、ここで演算統合されて、レジスタ４
２２，線４０２１〜４０３６を介して、ＡＵ−Ｃ２（４
０３）に供給される。そして、ＡＵ−Ｃ２では、これら
入力データを更に演算統合し、レジスタ４２３，線４０
４１〜４０５６を介して、ＡＵ−Ｄ（４０４）に送られ
る。４０１〜４０３での演算機能は、コントロールユニ
ット１０６から線６００８〜６００９に出力される信号
ＬＵ−ＦＵＮＣ−Ｃ０〜ＬＵ−ＦＵＮＣ−Ｃ１により規
定される。この信号は、デコーダ４３１によりデコード
され、線４３０１〜４３０４を介して夫々のユニット４
０１〜４０３に供給される。この信号とユニット４０１
〜４０３の機能と内容については次表に示される。

【０１１２】

【表７】

【０１１３】ＡＵ−Ｃ０〜ＡＵ−Ｃ２(４０１〜４０３)
において、オーバーフローもしくはアンダーフローが発
生した場合、それぞれオーバーフロー信号線４４０１
（ＣＵ−ＯＶＦ−Ｃ）、アンダーフロー信号線４４０２
(ＣＵ−ＵＤＦ−Ｃ)が“High”レベルとなる。この信号
は、コントロールユニットへ供給されている。オーバー
フロー発生時は２¹⁵−１をアンダーフロー発生時は−２
¹⁵を出力する。

【０１１４】ＡＵ−Ｃ２（４０３）の演算結果は、ＡＵ
−Ｄ（４０４）転送される。ＡＵ−Ｄ（４０４）では、
コントロールユニットから信号線６０１０〜６０１４に
出力された信号ＬＵ−ＦＵＮＣ−Ｄ０〜ＬＵ−ＦＵＮＣ
−Ｄ４に従って、次表のように機能する。

【０１１５】

【表８】

【０１１６】ＡＵ−Ｄ４０４の出力はレジスタ（Ｒ９）
４２４，レジスタ（Ｒ１０）４２５及びセレクタ(ＳＥ
Ｌ−Ａ,ＳＥＬ−Ｂ)４１１,４１２を介して、ＡＵ−Ｅ
４０５へ供給されます。レジスタ（Ｒ１０）４２５やセ
レクタ４１１，４１２により、以下の事が可能である。

【０１１７】入力バッファ１０９からのデータ（信
号線７３０１〜７３１６上のデータ）と、レジスタ（Ｒ
１０）４２５内のデータとの演算入力バッファ１０９からのデータとレジスタ（ＲＲ
Ａ）４２６内のデータとの演算レジスタ（Ｒ９）４２４内のデータとレジスタ（Ｒ
１０）４２５内のデータとの演算レジスタ（Ｒ９）４２４内のデータとレジスタ（Ｒ
ＲＡ）４２６内のデータとの演算これらの事から複数個の本LSI100を用いて、ラスタスキ
ャン入力モード，スティックスキャン入力モード（共に
後述する）の２つの入力モードによる画像処理が可能に
なっている。上記４つのデータセレクションは、コント
ロールユニットからの信号線６０７４，６０７５，６５
２１，６５２２により制御される。信号線６０７４上の
信号ＳＹＮＣ−ENABLEは、信号線６５２１，６５２２上
の信号ＬＵ−ＳＹＮＣ０〜ＬＵ−ＳＹＮＣ１のアクティ
ブ，ノンアクティブの状態を示し、信号線６０７５上の
信号ＩＮＰＵＴ−ＭＯＤＥは、入力モードを示す。信号
線６５２１，６５２２は信号線６０７４が“High”の時
アクティブで、“Low ”の時アクティブではない。又、
信号線６０７５が“High”レベルの時スティックスキャ
ン入力モードで“Low ”の時ラスタスキャン入力モード
である。信号線６０７４，６０７５,６５２１,６５２２
とセレクタ（ＳＥＬ−Ａ，ＳＥＬ−Ｂ）４１１，４１２
のセレクションの関連を下表に示す。

【０１１８】

【表９】

【０１１９】ただしPort３（第３のポート）が選択され
たときは、コントロールユニットからの信号ＬＵ−ＶＡ
Ｌ−Ｉ０〜ＬＵ−ＶＡＬ−Ｉ１（６０６９，６０７０）
により、ＡＵ−Ｅ４０５に入力されるデータは、次の表
のように制御される。

【０１２０】

【表１０】

【０１２１】ＡＵ−Ｅ４０５の機能は、コントロールユ
ニット１０６からの信号ＬＵ−FUNC−Ｅ０〜ＬＵ−ＦＵ
ＮＣ−Ｅ１(線６０１５〜６０１６上の信号)により選択
される。この信号は、デコーダ４３２においてデコード
され、線４３１１〜４３１４を介してＡＵ−Ｅ（４０
５）に入力される。この信号とＡＵ−Ｅ（４０５）の機
能および内容を次の表に示す。

【０１２２】

【表１１】

【０１２３】ＡＵ−Ｅ４０５において、オーバーフロー
もしくはアンダーフローが発生した場合、それぞれオー
バーフロー信号ＣＵ−ＯＶＥ−Ｅ，アンダーフロー信号
ＣＵ−ＵＤＦ−Ｅ（線４４０３，４４０４）が“High”
レベルになる。この信号は、コントロールユニットに送
られる。ＡＵ−Ｅ４０５の演算結果は、レジスタ（ＲＲ
Ａ）４２６を介してセレクタ（ＳＥＬ−Ｃ）４１３へ送
られると共に、出力バッファ装置１１０へも出力され
る。

【０１２４】セレクタ４１３は、入力バッファ装置１０
９からのデータもしくはレジスタ４２６内のデータのい
ずれかを選択してＡＵ−Ｆ４０６に転送する。この選択
は、コントロールユニットからの信号ＬＵ−ＳＥＬ−Ｃ
（線６０３５）によりなされる。６０３５が“High”レ
ベルのとき入力バッファ装置１０９からのデータを、
“Low ”レベルのときレジスタ４２６内のデータを選択
する。

【０１２５】ＡＵ−Ｆ４０６は、ＡＵ−Ｄ４０４と同様
の機能をもっていて、コントロールユニット１０６から
線６０２１〜６０２５を介して入力される信号LU−FUNC
−Ｆ０〜ＬＵ−ＦＵＮＣ〜Ｆ４により制御される。この
信号とＡＵ−Ｆ４０６の機能および内容を次の表１２に
示す。

【０１２６】

【表１２】

【０１２７】AUF406の出力は、レジスタ（ＲＲＢ）４２
７，線４２２１〜４２３６を介して、エバリュエーショ
ンユニット１０５へ出力されると共に、出力バッファ装
置１１０へも出力される。

【０１２８】（ｉ）エバリュエーションユニット１０
５このユニット１０５の具体例は、図１２に示される。エ
バリュエーションユニット(ＥＵ)１０５は、２つの１６
ビットコンパレータ（ＣＯＭＰ−Ａ，ＣＯＭＰ−Ｂ）５
０１，５０２と、４ビットのバイナリーカウンタ（ＣＮ
Ｔ）５０３と、４つの１６ビット２−ｔｏ−１セレクタ
（ＳＥＬ−Ａ，ＳＥＬ−Ｂ，ＳＥＬ−Ｃ，ＳＥＬ−Ｄ)
５１１〜５１４と、３つの１６ビットレジスタ(ＩＮ
Ｒ，ＭＡＸＲ，ＭＩＮＲ）５２１〜５２３と、２つの５
ビットレジスタ（ＴＰＲ，ＣＬＲ）５２４，５２５と、
１ビットレジスタ（ＢＩＲ）５２６とで構成される。

【０１２９】コンパレータ（ＣＯＭＰ−Ａ）５０１は、
ＬＵ１０４から出力される信号線４２２１〜４２３６上
のデータと、セレクタ（ＳＥＬ−Ｃ）５１３から出力さ
れる信号線５１４１〜５１５６上のデータとを比較し、
大きい方の値を信号線5181〜５１９６上に出力する。
又、信号線４２２１〜４２３６上のデータが信号線５１
４１〜５１５６上のデータより大きいとき、信号線５３
１１を“High”レベルにし、等しいか小さいとき、信号
線５３１１を“Low ”レベルにする。

【０１３０】コンパレータ（ＣＯＭＰ−Ｂ）５０２は、
ＬＵ１０４から出力される信号線４２２１〜４２３６上
のデータと、セレクタ（ＳＥＬ−Ｄ）５１４から出力さ
れる信号線５１６１〜５１７６上のデータとを比較し、
小さい方の値を信号線5201〜５２１６上に出力する。
又、信号線４２２１〜４２３６上のデータが信号線５１
６１〜５１７６上のデータより大きいとき、信号線５３
１２を“Low ”レベルにし、等しいか小さいとき、信号
線５３１２を“High”レベルにする。

【０１３１】セレクタ（ＳＥＬ−Ａ）５１１，セレクタ
（ＳＥＬ−Ｂ）５１２はコントロールユニット１０６か
らの信号ＥＸＥＣ（線６４３１）が“High”レベルのと
き、それぞれ、信号線５１８１〜５１９６，５２０１〜
５２１６上のデータを信号線５１０１〜５１１６，５１
２１〜５１３６上に選択出力する。又、信号ＥＸＥＣ
（６４３１）が“Low ”レベルのとき、入力バッファ装
置１０９からの信号線７３０１〜７３１６上のデータを
信号線５１０１〜５１１６及び５１２１〜5136上に選択
出力する。

【０１３２】セレクタ（ＳＥＬ−Ｃ）５１３及びセレク
タ（ＳＥＬ−Ｄ）５１４は、コントロールユニット１０
６からの信号ＳＹＮＣ−ENABLE（線６０７４）ＭＡＳＫ
−ＭＯＤＥ（線６０７６），ＥＵ−ＳＹＮＣ−Ｂ０（線
６５５１），ＥＵ−SYNC−Ｂ１（線６５５２）のすべて
が“High”レベルのとき、それぞれ信号線５００１〜５
０１６上のデータを信号線５１４１〜５１５６及び信号
線５１６１〜5176上に選択出力する。上記４つの信号の
内少なくとも１つが“Low ”レベルのときは、それぞれ
信号線５０２１〜５０３６，５０４１〜５０５６上のデ
ータを信号線５１４１〜５１５６，５１６１〜５１７６
上に選択出力する。

【０１３３】イニシャルレジスタ（ＩＮＲ）５２１は、
セットアップモード時（信号線EXEC（６４３１）が“Lo
w ”レベルの時）において、コントロールユニット１０
６からの信号REGWEN（線６５１３）及びＲＥＧ−ＡＤＲ
３（線６３５４）が共に“High”レベルのとき、コント
ロールユニット１０６からの信号τ₁(６４２１)の立ち
下がりで、入力バッファ装置１０９から信号線７３０１
〜７３１６上に出力されたデータがイニシャルレジスタ
５２１に書き込まれる。又、コントロールユニット１０
６からの信号ＲＥＳＥＴ（線６５１４）が“High”レベ
ルになると、イニシャルレジスタは“０”にリセットさ
れる。一方、イニシャルレジスタ５２１は演算実行モー
ド時（信号EXEC6431が“High”レベルの時）には、動作
せず、記憶されているデータが、常に信号線５００１〜
５０１６上に出力される。ＭＡＸレジスタ（ＭＡＸＲ）
５２２は、セットアップモード時は、コントロールユニ
ット１０６からの信号REGWEN（線６５１３）及びＲＥＧ
−ＡＤＲ６（線６３５７）が共に“High”レベルのと
き、コントロールユニット１０６からの信号τ₁（線６
４２１）の立ち下がりで、信号線５１０１〜５１１６上
のデータを取り込み、コントロールユニット１０６から
の信号τ₂（線６４２２）の立ち上がりで取り込んだデ
ータを信号線５０２１〜５０３６上に出力する。一方、
演算実行モード時（ＥＸＥＣが“High”レベルの時）
は、レジスタ５２２の動作はコントロールユニット１０
６からの信号ＳＹＮＣ−ENABLE（線６０７４）により２
分され、ＳＹＮＣ−ENABLEが“Low ”レベルのときは、
コントロールユニット１０６からの信号ＥＵ−ＦＵＮＣ
−Ｇ３（線６０２９）及びＥＵ−REGWEN（線６５５３）
が共に“High”ならば、コントロールユニット１０６か
らの信号φ₁（線６４１１）の立ち下がりで信号線５１
０１〜５１１６上のデータが取り込まれ、φ₂（線６４
１２）の立ち下がりで、取り込んだデータを信号線５０
２１〜５０３６上に出力する。ＳＹＮＣ−ENABLEが“Hi
gh”レベルのときは、コントロールユニット１０６から
の信号ＥＵ−ＳＹＮＣ−Ｂ１（線６５５２）及び、先の
２つの信号（ＥＵ−ＦＵＮＣ−Ｇ３，ＥＵ−REGWEN）の
すべてが“High”レベルのとき、ＳＹＮＣ−ENABLEが
“Low ”レベルの場合と同様に動作する。

【０１３４】レジスタ(ＭＩＮＲ)５２３は、レジスタ５
２２と同様の動作をする。異なるのは、レジスタ５２２
におけるコントロールユニットからの信号ＲＥＧ−ＡＤ
Ｒ６（線６３５７）の代わりを、コントロールユニット
からの信号ＲＥＧ−ＡＤＲ７（線６３５８）がすること
と、入出信号線が、レジスタ５２３においては信号線５
１２１〜５１３６，５０４１〜５０５６であることであ
る。

【０１３５】なお、レジスタ５２２，レジスタ５２３
は、セットアップモード時、コントロールユニットから
の信号ＲＥＳＥＴ（線６５１４）が“High”レベルにな
ると各々−２¹⁵，２¹⁵−１にリセットされる。

【０１３６】バイナリイレジスタ（ＢＩＲ）５２６は、
２値化回路を１ビットのレジスタとから構成されてい
る。２値化回路では、コンパレータ（ＣＯＭＰ−Ａ，Ｃ
ＯＭＰ−Ｂ）５０１，５０２からの信号（５３１１，５
３１２）と、コントロールユニットからの信号、ＥＵ−
ＦＵＮＣ−Ｇ０〜ＥＵ−ＦＵＮＣ−Ｇ１（６０２６〜６
０２７）とにより、２値データを作成し、１ビットレジ
スタの入力とする。レジスタの出力値は、信号線５３０
１により出力バッファ装置１１０に出力される。

【０１３７】２値化回路の機能を下表に示す。

【０１３８】

【表１３】

【０１３９】バイナリイカウンタ(ＣＮＴ)５０３は、セ
ットアップモード時（信号ＥＸＥＣ（６４３１）が“Lo
w ”レベルの時）、コントロールユニットからの信号RE
SET（線６５１４）が“High”レベルの時信号τ₁（６
４２１）の立ち上がりで０にリセットされる。又、演算
実行モード時（信号ＥＸＥＣが“High”レベルの時）に
おいては、コントロールユニットからの４つの信号ＳＹ
ＮＣ−ENABLE(線6074)、ＭＡＳＫ−ＭＯＤＥ（線６０７
６）ＥＵ−ＳＹＮＣ−Ａ０（線６５４１），ＥＵ−ＳＹ
ＮＣ−Ａ１（線６５４２）のすべてが“High”レベルの
とき、信号φ₁（線６４１１）の立ち上がりで０にリセ
ットされる。そして、演算実行モード時、コントロール
ユニットからの信号ＳＹＮＣ−ENABLE，ＭＡＳＫ−ＭＯ
ＤＥ，ＥＵ−ＳＹＮＣ−Ａ１が“High”レベルで、かつ
ＥＵ−ＳＹＮＣ−Ａ０が“Low ”レベルのとき、信号φ
₁の立ち上がりでカウントアップされ、信号φ₂の立ち
上がりでカウントアップされた値は信号線５２２１〜５
２２４上に出力される。

【０１４０】テンポラル・レジスタ（ＴＰＲ）５２４
は、演算実行モード時において、コントロールユニッ
トからの５つの信号ＥＵ−ＦＵＮＣ−Ｇ２（線６０２
８），ＳＹＮＣ−ENABLE（線６０７４），ＭＡＳＫ−Ｍ
ＯＤＥ（線６０７６），ＥＵ−ＳＹＮＣ−Ｂ０(線６５
５１)，ＥＵ−ＳＹＮＣ−Ｂ１（線６５５２）のすべて
が“High”レベルで、かつ、コンパレータ５０２からの
信号線５３１２が“Low"レベルのとき、ＳＹＮＣ−EN
ABLE，ＭＡＳＫ−ＭＯＤＥ，ＥＵ−ＳＹＮＣ−Ｂ０,Ｅ
Ｕ−ＳＹＮＣ−Ｂ１のすべてが“High"レベルで、かつ
ＥＵ−ＦＵＮＣ−Ｇ２及びコンパレータ５０１からの信
号線５３１１が共に“Low ”レベルのとき、，いず
れかが満足されるとき信号φ₁（６４１１）の立ち下が
りで５ビットとも“High”レベルにセットされ、信号φ
₂（６４１２）の立ち上がりでセットされたデータは信
号線５２３１〜５２３５上に出力される。さらに演算実
行時、コントロールユニットからの信号ＥＵ−ＦＵＮ
Ｃ−Ｇ２（６０２８），ＳＹＮＣ−ENABLE（６０７
４），ＭＡＳＫ−ＭＯＤＥ（６０７６），ＥＵ−ＳＹＮ
Ｃ−Ｂ１（６５５２）及びコンパレータ５０２からの信
号すべてが“High”レベルのとき、ＥＵ−ＦＵＮＣ−
Ｇ２が“Low ”レベルでかつＳＹＮＣ−ENABLE，MASK−
ＭＯＤＥ，ＥＵ−ＳＹＮＣ−Ｂ１及びコンパレータ５０
１からの信号すべてが“High”レベルのとき、，い
ずれかが満足されるとき信号φ₁の立ち下がりで、最上
位ビットは“Low ”レベルに、下位４ビットは、信号線
５２２１〜5224上のデータを読み込む。そして、信号φ
₂６４１２の立ち下がりで５ビットのデータを信号線５
２３１〜５２３５上に出力する。

【０１４１】クラスタ・レジスタ（ＣＬＲ）５２５は、
演算実行モード時、コントロールユニットからの信号Ｓ
ＹＮＣ−ENABLE（線６０７４），ＭＡＳＫ−ＭＯＤＥ
（線６０７６），ＥＵ−ＳＹＮＣ−Ｂ０（線６５５
１），ＥＵ−ＳＹＮＣ−Ｂ１（線６５５２）すべてが
“High”レベルのとき、信号φ₁の立ち下がりで信号線
5231〜５２３５上のデータを読み込み、信号φ₂の立ち
上がりで読み込んだデータを信号線５０６１〜５０６５
に出力する。信号線５０６１〜５０６５の最上位ビット
信号線５０６５上のデータは、信号線５０６６〜５０７
６上に拡張され、信号線５０６１〜５０７６上のデータ
は出力バッファ装置１１０に転送される。

【０１４２】エバリュエーションユニット１０５におい
ては、コンパレータ５０１，５０２が２個用いられてお
り、それぞれ最大値，最小値の選択を並列にする為、４
通りの選択が高速に処理できる。即ち、表１３に示す４
通りの２値化が実時間で処理できる。又、カウンタ５０
３，レジスタ５２４，５２５と組合わせることにより、
最大値又は最小値の選択を活用したクラスタリング処理
も可能である。

【０１４３】ＭＡＸＲ，ＭＩＮＲは、最初の設定値を演
算実行中、保持させることもでき、ＣＯＭＰの出力であ
る最大値及び最小値で更新させることもできる。

【０１４４】また、ひとつの局所画像を成す画素データ
セットに対して、複数の標準データを用いて行うクラス
タリング処理において（所望のクラスタ番号をＣＮＴに
より作り出し、ＣＬＲに書き込ませる処理において）、
ＣＯＭＰは、以下のいずれかの条件の下で、所望のクラ
スタ番号をＣＬＲに書き込ませる。

【０１４５】演算結果の最大値をもってクラスタリ
ングする。

【０１４６】演算結果の最小値をもってクラスタリ
ングする。

【０１４７】クラスタリング処理において、最初のクラ
スタの演算値の比較には、ＩＮＲ（イニシャルレジス
タ）とＲＲＢを用いる。上記，いずれかの場合にお
いても、ＩＮＲに設定された値に達しない場合は、クラ
スタ番号０がＣＬＲに書き込まれる。

【０１４８】エバリュエーションユニット１０５は、演
算の最終段において、評価的機能を果す。その主な機能
は、固定２値化，浮動２値化，最大値クラスタリング，
最小値クラスタリング等である。また１０５は、ひとつ
の画素データセットに対し、複数の標準データを用いる
マルチマスクモード演算、ひとつのプロセッサ１００を
用いて多値画像の４画素を超える（２値画像の３２画素
を超える）画素の演算を２〜４マシンサイクルで実行す
るスティックスキャン入力モード演算においても、すべ
ての回路は、同期信号（ＳＹＮＣ０−１）により同期が
とられている。（ｊ）コントロールユニット（ＣＵ）１０６このユニット１０６の具体例は、図１３に示される。こ
のＣＵ１０６は、４個のコントロールレジスタ（ＣＲ０
〜ＣＲ３）６０１〜６０４，論理回路６０７，ステータ
レジスタ（ＳＴＲ）６０６，セレクタ６１１，デコーダ
６１２，可変段シフトレジスタ（ＶＳＲ−Ｍ）６２１，
デコーダ６２２，セレクタ６２３，デコーダ６２４，ク
ロックパルスジェネレータ（ＣＰＧ）６３１，クロック
パルスジェネレータ（ＣＰＧ）６３１，バッファ６３２
〜６３４，デコーダ６３５，可変段シフトレジスタ（Ｖ
ＳＲ−Ｓ）６４１，Ｒ／Ｓフリップフロップ（Ｆ／Ｆ）
６４２，ファーストインファーストアウトレジスタ（Ｆ
ＩＦＯ）６４３，デコーダ６４４，可変段シフトレジス
タ（ＶＳＲ−Ｌ）６４５，レジスタ６４６，アンドゲー
ト６５１〜６５４などで構成される。

【０１４９】コントロールレジスタ６０１〜６０４は、
夫々１６ビットのレジスタで、セットアップモード時
（線６４３１上の信号ＥＸＥＣが“Low ”のとき）のみ
書き替えが可能である。そして、一度書き込まれたデー
タは、Ｖ_CC端から供給される電源がオフになるまで保
持，出力される。４つのコントロールレジスタ６０１〜
６０４は、各ユニットの構成及び機能を決定する。６０
１〜６０４は、セットアップモード時、線６５１４に出
力された信号ＲＥＳＥＴが“High”レベルになるとき、
夫々下記の表のようにリセットされる。

【０１５０】

【表１４】

【０１５１】なお、図１３における＊印の付されている
信号は、コントロールユニット106内で作られ、出力さ
れている信号を使用していることを示す。

【０１５２】コントロールレジスタ（ＣＲ０）６０１
は、セットアップモード時において、アドレス線６３６
２が選択されているとき、ポートＰ３を介して入力され
るデータ（コントロールデータ）が書込まれる。そし
て、書込まれたデータは、信号線６００１〜６０１６上
に出力される。

【０１５３】コントロールレジスタ（ＣＲ１）６０２
は、同様に、アドレス線６３６３が選択されていると
き、ポートＰ３を介して入力されるデータを書込む。そ
のデータは、線６０２１〜６０３６上に出力される。

【０１５４】コントロールレジスタ(ＣＲ２)６０３は、
やはり同様に、アドレス線６３６４が選択されていると
き、ポートＰ３を介して入力されるデータを書込む。そ
のデータは、線６０４１〜６０５６上に出力される。

【０１５５】コントロールレジスタ（ＣＲ３）６０４
は、他と同様に、アドレス線６３６５が選択されている
とき、ポートＰ３を介して入力されるデータを書込む。
そのデータは、線６０６１〜６０７６上に出力される。

【０１５６】論理回路（ＬＯＧＩＣ）６０７は、３つの
４入力オア回路からなり、信号線３５０１〜３５０４の
論理和（ＯＲ），３５１１〜３５１４のＯＲ，３５２１
〜３５２４のＯＲを信号線６０９１〜６０９３上に出力
する。

【０１５７】ステータレジスタ（ＳＴＲ）６０６は、演
算実行モード時（信号ＥＸＥＣが“High”レベルの
時）、線６０９１〜６０９３，４４０１〜４４０４上の
データを信号φ₁（線６４１１）の立ち上がりで読み込
む。ただし、一度“High”レベルを読み込むと、“Low
”レベルには戻らない。セットアップモード時、線636
1上の信号ＲＥＧ−ＡＤＲＡおよび線６５１３上の信号R
EGWENが共に“High”レベルの時、信号τ₁（線６４２
１）が“High”の期間、レジスタ６０６の内容が線６１
０１〜６１０７上に出力される。そして、τ₁が“Low
”になると、レジスタ６０６は、すべてのビットが“L
ow ”レベルにクリアされる。セットアップモード時、
ＲＥＳＥＴ（線６５１４）を“High”レベルにすること
によっても、ステータスレジスタ６０６は“Low ”レベ
ルにクリアされる。

【０１５８】セレクタ（ＳＥＬ）６１１は、３ビットの
２−ｔｏ−１セレクタで、演算実行モード時、コントロ
ールレジスタ(ＣＲ３)６０４の出力信号であるＰ４−Ｓ
ＥＬ−００〜Ｐ４−ＳＥＬ−０３（線６０７１〜６０７
３）を線６２１１〜６２１３上に選択する。セットアッ
プモード時、線６２０１〜６２０３上のデータ“110"が
線６２１１〜６２１３上に選択される。

【０１５９】線６２１１〜６２１３上のデータは、デコ
ーダ（ＤＥＣ）６１２でデコードされて、ポートＰ４の
出力バッファ装置１１０に出力される。すなわち、セッ
トアップモード時は、デコーダ６１２の出力信号線６２
２１（信号Ｐ４−ＡＤＲ０），６２２２(信号Ｐ４−Ａ
ＤＲ１)，６２２５（信号Ｐ４−ＡＤＲ４），６２２７
（信号Ｐ４−ＡＤＲ６），６２２８（信号Ｐ４−ＡＤＲ
７）はすべて“Low ”レベルになる。

【０１６０】４ビット可変段シフトレジスタ（ＶＳＲ−
Ｍ）６２１は、コントロールレジスタ（ＣＲ２）６０３
からの信号Ｐ１−ＳＫＥＷ−Ａ０〜Ｐ１−ＳＫＥＷ−Ａ
３（線６０４１〜６０４４）により、１〜１６段までの
任意の遅延段数をとり得る。この信号は、デコーダ６２
２によりデコードされ、シフトレジスタ６２１に供給さ
れる。ＶＳＲ−Ｍ（６２１）は、信号φ₁の立ち下がり
でデータを読込み、信号φ₂の立ち上がりで信号線６３
２１〜６３２４上にデータ（ＭＵ−ＡＤＲ０〜ＭＵ−Ａ
ＤＲ３）を出力する。

【０１６１】４ビットの２−ｔｏ−１セレクタ（ＳＥ
Ｌ）６２３は、セットアップモード時（ＥＸＥＣが“Lo
w ”の時）、端子ＭＲＡ０〜ＭＲＡ３からの信号（線８
０１０〜８０１３）を線６３４１〜６３４４上に選択す
る。線６３４１〜６３４４に出力されたデータは、デコ
ーダ６２４によってデコードされる。その結果は線6351
〜６３５２，６３５４〜６３５９，６３６１〜６３６５
上に出力される。演算実行モード時（ＥＸＥＣが“Hig
h”）は、セレクタ６２３は線６３３１〜６３３４
（“１１１１”）を選択し、その結果、デコーダ６２４
は出力をすべて“Low ”とする。

【０１６２】クロックパルスジェネレータ（ＣＰＧ）６
３１は、ＣＬＫ端から入力されるクロックを取込んで動
作信号を発生する。この発生された信号は、セットアッ
プモード時（ＥＸＥＣが“Low ”）にはバッファ６３３
を介してタイミングτ₁，τ₂として線６４２１，６４２
２上に出力される。演算実行モード時（ＥＸＥＣが“Hi
gh”）には、その発生された信号はバッファ６３２を介
してタイミングφ₁，φ₂として線６４１１，６４１２
上に出力される。このφ₁，φ₂（あるいはτ₁，τ₂）
は、図１４に示されるように、線８０５４上のクロック
信号を用いて、“High”レベルが重ならない２つの信号
である。線６４０１，６４０２上の信号は、バッファ６
３２，６３３に入力され、ＥＸＥＣにより制御される。
CPG631内での動作の様子は図１５に示される。〜の
データの流れが１サイクル毎にくり返される。

【０１６３】端子ＯＰＳからのオペレーションセクレタ
信号は、線８０５３を介してバッファ６３４に入力さ
れ、信号ＥＸＥＣ（モード切替信号）となって、線６４
３１上に出力される。すなわち、ＥＸＥＣが“Low ”レ
ベルのとき、この画像処理プロセッサ１００はセットア
ップモードとして動作し、“High”レベルのとき、演算
実行モードとして動作する。

【０１６４】可変段シフトレジスタ（ＶＳＲ−Ｓ）６４
１は、１段から１６段まで任意の遅延段数をとり得る。
この段数の制御は、コントロールレジスタ(ＣＲ３)６０
４からの信号Ｐ１−ＳＫＥＷ−Ａ０〜Ｐ１−ＳＫＥＷ−
Ａ３(線６０４１〜６０４４)により決定される。この信
号は、デコーダ６４７によりデコードされ、ＶＳＲ−Ｓ
６４１にその出力が供給される。ＶＳＲ−Ｓ６４１は、
信号φ₁の立ち下がりで端子ＳＹＮＣ０，ＳＹＮＣ１か
ら線８０１４，８０１５上に出力されたデータを読込
み、信号φ₂の立ち上がりで線６５０１，６５０２上に
出力される。

【０１６５】ＶＳＲ−Ｓ６４１は、ＶＳＲ−Ｍ６２１、
及び入力バッファ装置１０７内の可変段シフトレジスタ
（ＶＳＲ−Ａ）７１１と同一信号Ｐ１−ＳＫＥＷ−Ａ０
〜Ｐ１−ＳＫＥＷ−Ａ３により遅延段数（遅延時間）が
決定される。このため、画像処理プロセッサ１００への
入力信号である端子Ａ₀〜Ａ₇，Ａ_b，ＭＲＡ〜MRA3，Ｓ
ＹＮＣ０，ＳＹＮＣ１に与えられる信号，データは、常
に同一タイミングで入力される。

【０１６６】ＲＳフリップフロップ（Ｆ／Ｆ）６４２
は、ＶＳＲ−Ｓ６４１から出力される信号が共に“Hig
h”レベルのときリセットされて、線６５１１は“Low
”レベルとなる。線６５０２が“High”で６５１１が
“Low ”レベルのとき、６５１１は“High”レベルにセ
ットされる。線６５１１上の信号は、コントロールレジ
スタ（ＣＲ３）６０４からの信号ＳＹＮＣ−ENABLE（線
６０７４）およびＭＡＳＫ−ＭＯＤＥ（線６０７６）が
共に“High”レベルのとき、線６５１２上に信号ＤＵ−
ＳＥＬ−Ａとして出力される。

【０１６７】端子ＷＥ，線８０５１からの信号は、ＥＸ
ＥＣが“Low ”レベルのとき、ゲート６５４によって、
線６５１３上に信号REGWENとして反転出力される。ＥＸ
ＥＣが“High”のときは、信号REGWENは常に“Low ”レ
ベルである。

【０１６８】端子ＲＥＳ、線８０５２からの信号は、Ｅ
ＸＥＣが“Low ”レベルのとき、ゲート６５３によっ
て、線６５１４上に信号ＲＥＳＥＴとして反転出力され
る。ＥＸＥＣが“High”のときは、ＲＥＳＥＴは常に
“Low ”レベルである。

【０１６９】ファーストインファーストアウトレジスタ
（ＦＩＦＯ）６４３は、７段の遅延回路である。ＦＩＦ
Ｏの入力信号は、ＶＳＲ−Ｓ６４１の出力信号と、アン
ド回路６５４の出力信号（線６５１５）の合計３本であ
る。FIFO643 は、信号φ₁の立ち下がりでデータを読込
み、φ₂の立上りでデータを線６５２１〜６５２３上に
出力する。アンド回路６５４の出力信号は、コントロー
ルレジスタ（ＣＲ２）６０３からの信号ＤＵ−ＥＮＡ−
ｂ（線６０５４）およびＤＵ−ＦＵＮＣ−ｂ（線６０５
５）が共に、“High”レベルのとき、線７１０９上の信
号と同レベルであるが、６０５４，６０５５のうちのい
ずれかの信号レベルが“Low ”のときは、出力は常に
“Low ”レベルとなる。

【０１７０】３ビットの可変段シフトレジスタ（ＶＳＲ
−Ｌ）６４５は、１〜４段の任意の段数をとることがで
きる。この制御は、コントロールレジスタ(ＣＲ２)６０
３からの信号ＤＵ−ＳＴＥＰ−Ｒ０（線６０４９），Ｄ
Ｕ−ＳＴＥＰ−Ｒ１(線6050)により決定される。デコー
ダ６４４は、この信号を入力し、デコード結果を線６５
３１〜６５３４を介してＶＳＲ−Ｌ６４５に供給する。
ＶＳＲ−Ｌ６４５は、信号φ₁の立ち下がりでデータを
読込み、φ₂の立ち上がりでデータを線6541〜６５４３
上に出力する。

【０１７１】レジスタ６４６は、６ビットのレジスタ
で、信号φ₁の立ち下がりでデータを読込み、そのデー
タをφ₂の立ち上がりで線６５５１〜６５５３上に出力
する。なお、FIFO643 ，ＶＳＲ−Ｌ６４５，レジスタ６
４６は、線６５１４上の信号ＲＥＳＥＴが“High”レベ
ルになると、それらの内容はすべて“Low ”レベルにク
リアされる。

【０１７２】表１５ないし表２０にコントロールユニッ
ト１０６における信号と線番号との対応を示す。

【０１７３】

【表１５】

【０１７４】

【表１６】

【０１７５】

【表１７】

【０１７６】

【表１８】

【０１７７】

【表１９】

【０１７８】

【表２０】

【０１７９】〈画像処理プロセッサの使い方〉画像処理
プロセッサ１００を動作させて画像処理演算を実行させ
るには、OPS端に与えられるオペレーションセレクタ信
号を“High”レベルにすることが必要である。この場
合、演算に必要なデータ等は、セットアップモード時
（オペレーションセレクト信号を“Low ”とする。）に
セットアップする。演算実行モードは、画像データ入力
方式により、ラスタスキャン入力モード（Raster Scan
Input mode：ＲＳＩ）と、ステイックスキャン入力モー
ド（Stick Scan Inputmode：ＳＳＩ）とに分けられる。
さらに、夫々の入力モードは、処理マスク数から、シン
グルマスクモード（Single−Mask mode ：ＳＭ）と、マ
ルチマスクモード（Multi−Mask mode ：ＭＭ）に分け
られる。

【０１８０】・ＲＳＩモード多値画像をＲＳＩモードで入力する場合、入力画像の各
画素は、図１７に示すように、一列ずつ左から右へ、そ
して上から下へ走査される。例えば、入力画像が、縦横
各１００画素から成る場合、最初に１列目左端、つまり
入力画像の左上隅の画素が走査され、１００番目の１列
目右端、右上隅の画素が走査される。そして最後に入力
画像の右下隅の画素が入力される。この場合、各画素は
一度ずつしか走査されない。

【０１８１】２値画像をＲＳＩモードで入力する場合
は、常に縦８×横１、合計８つの画素が一度に走査され
る。つまり、図１８に示すように、まず、入力画像の１
〜８列目の画素が左から右へ走査され、次に、２〜９列
目の画素が再び左から右へ走査される。最後は、最終列
を含む８列の画素が左から右へ走査される。この場合、
上下７列を除くと、各画素は、８度ずつ走査されること
になる。なお、図１７（図１９も同様）において、○は
走査される１つの画素（データ）を示し、○内の数字は
走査の順序を示す。また、図１８（図２０も同様）にお
いて、□は１度に走査される８画素を示し、中の数字は
走査の順序を示す。

【０１８２】・ＳＳＩモードＳＳＩモードは、３段階から成る走査を行って画像を入
力する方式である。まず多値画像なら２，３，or４画
素，２値画像なら１６，２４，or３２画素から成るステ
イック内の画素が縦方向に走査される。そして、ステイ
ック単位で、入力画像の列方向に走査され、さらに、行
方向に走査が拡大される。これは、図１９に示される。
ここで、多値画像の場合は、ステイック内の画素数を、
２値画像の場合は（ステイック内の画素）／８をステイ
ックレングスと定義する。ＳＳＩモードにおいて、ステ
イックレングスは、２，３、もしくは４となる。（ステ
イックレングス１の場合がＲＳＩモードとなる。）縦横
各１００画素から成る多値画像を、ステイックレングス
３のＳＳＩモードに入力する場合を例にとると、図１９
に示すような順序で走査される。図１９においてと
（３０１）は同じ画素であり、また，（３０２），
（６０１）も同じ画素である。つまり、入力画像の上下
２列を除くと、各画素は、３度ずつ即ちステイックレン
グスと同一回数だけ走査されることになる。

【０１８３】縦横各１００画素から成る２値画像を、ス
テイックレングス３のＳＳＩモードで入力する場合は、
図２０のような走査になる。この場合、入力画素の上下
（８×３−１＝）２３画素を除くと、各画素は（８×３
＝）２４回ずつ走査されることになる。

【０１８４】・ＳＭモードとＭＭモードシングルマスク（ＳＭ）モードは、図２１に示すよう
に、入力画像から切り出した局所画像に対して、積和荷
重係数や、パターンマッチング用のテンプレートなどの
マスクを、１つだけ用いて演算するモードである。これ
に対して、マルチマスク（ＭＭ）モードは、図２２に示
すように、局所画像に対して、複数のマスクを用いて演
算するモードである。

【０１８５】ＳＭモードの場合、出力画像は一枚だけ作
成されるので、エバリュエーションユニット（ＥＵ）を
用いると、固定２値化や、最大値，最小値の抽出などが
できる。

【０１８６】固定２値化の場合には、コントロールユニ
ット（ＣＵ）からの制御信号ＥＵ−ＦＵＮＣ−Ｇ３（６
０２９）を０(“Low ”レベル)にしてＭＡＸＲやＭＩＮ
Ｒを固定させる。そしてＣＵからの制御信号ＥＵ−ＦＵ
ＮＣ−Ｇ０〜ＥＵ−ＦＵＮＣ−Ｇ１（６０２６〜６０２
７）により２値化条件を設定する。この条件を表２１に
示す。

【０１８７】

【表２１】

【０１８８】ＳＭモードで、最大値，最小値を抽出した
い場合は、ＥＵ−ＦＵＮＣ−Ｇ３を１（“High”レベ
ル）にするだけで、一画像の処理が終了した時点で、最
大値，最小値がそれぞれＭＡＸＲ，ＭＩＮＲに保持され
る（ただしＳＲ−ＥＮＡ−ｂ＝０あるいはＳＲ−ＦＵＮ
Ｃ−ｂ＝０の時）。

【０１８９】ＳＭモードで、出力画像のある一部分でだ
け、最大値や最小値を求めたい場合は、ＣＵの制御信号
ＳＲ−ＥＮＡ−ｂ、及びＳＲ−ＦＵＮＣ−ｂを共に１
（“High”レベル）にしておいて、最大値，最小値を求
めたい部分だけ１で、それ以外は０であるような２値画
像を、入力画像と共にデータパスＡの端子Ａ₀より入力
すればよい。

【０１９０】ＳＲ−ＥＮＡ−ｂ，ＳＲ−ＦＵＮＣ−ｂ
と、ＥＵ−ＦＵＮＣ−Ｂとを組み合わせることにより、
出力画像の中で最大値／最小値をもつ画素の位置も、Ｂ
ＮＲから求めることもできる。

【０１９１】ＭＭモードにおいては、同一２値化条件に
おける固定２値化はできるが、それ以外は、出力画像を
それぞれ単一に扱い得るＥＵの機能はない。ＭＭモード
におけるＥＵの最大の機能は、カウンタ（ＣＮＴ）を用
いたクラスタリングである。クラスタリング機能は、Ｃ
Ｕの制御信号ＥＵ−ＦＵＮＣ−Ｇ２（６０２８）により
選択される。ＥＵ−ＦＵＮＣ−Ｇ３（６０２９）は１
（“High”レベル）でなければならない（表２２参
照）。

【０１９２】

【表２２】

【０１９３】ＭＭモードにおいては、入力画像の局所画
像につき、マスク数に等しい演算結果（出力画像）が得
られますが、クラスタリングは、局所画像単位になされ
る。例えば、マスク数４のＭＭモードにおるマキシマム
クラスタリング処理の場合、一つの局所画像において４
つの演算結果を得て、その中の最大値と、そのクラスタ
番号（１，２，３、あるいは４）を時分割で端子ＬＯ₀_
₁₅に出力する。この処理をすべての局所画像に対し実行
する。マスク数は最大１６まで可能である。

【０１９４】マキシマムクラスタリングは、多値画像に
おける境界線（エツジ）の強さとその方向を算出した
り、２値画像のパターンマッチングなどに応用できる。

【０１９５】ミニマムクラスタリングは、多値画像のパ
ターンマッチングや色彩画像の色彩距離分類などに応用
できる。

【０１９６】クラスタリングにおいては、ある局所画像
と最初のマスクとの演算値は、常にＩＮＲと比較され、
大きい方の値がＭＡＸＲに、小さい方の値がＭＩＮＲに
書き込まれる。２枚目以後のマスクとの演算値は、ＭＡ
ＸＲ，ＭＩＮＲと比較され、ＭＡＸＲ，ＭＩＮＲは更新
される。すべての（マスクの）演算値との比較が終了し
た時点で、ＩＮＲの初期値を含めて演算値の最大値ＭＡ
ＸＲに、最小値がMINRに保持される。マキシマムクラス
タリングの場合は、ＣＬＲには、ＭＡＸＲに保持されて
いる値を作り出したマスクの番号（ＩＮＲなら０）がク
ラスタ番号として保持される。１枚目のマスクなら１、
２枚目のマスクならば２となる。同様に、ミニマムクラ
スタリングの場合は、ＭＩＮＲに保持されている値を作
り出したマスク番号（ＩＮＲなら０）がＣＬＲに保持さ
れる。ＣＬＲの内容は、ＭＡＸＲもしくはＭＩＮＲの内
容と時分割でＬＯ₀_₁₅に読み出される。

【０１９７】・ＳＹＮＣ信号の機能インプットモード及びマスクモードの組み合わせによ
り、演算実行モードは、４つの異なる動作を行う。特に
ＬＵ及びＥＵは、それぞれについて大きく動作が異な
る。この動作を制御する信号がＳＹＮＣ信号である。Ｓ
ＹＮＣ信号は、データバスＡと同時に読み込まれるが、
同時に読み込まれるデータバスＡの内容を表２３のよう
に規定する。

【０１９８】

【表２３】

【０１９９】つまり、ＲＳＩ／ＳＭモードでは、ステイ
ックレングス１のステイックを、連続して入力させるこ
とになるので、ＳＹＮＣ₀_₁は、常に（１１)₂を入力さ
せることになります。この操作の代わりにＣＵ内の制御
信号ＳＹＮＣ−ENABLEを０（“Low ”レベル）にさせる
ことにより、ＲＳＩ／ＳＭモードを実現することができ
る。ＲＳＩ／ＭＭモード，ＳＳＩ／ＳＭモード，ＳＳＩ
／ＭＭモードではＳＹＮＣ−ENABLEは１（“High”レベ
ル）でなければならない。各モードにおけるＳＹＮＣ信
号のタイミングは図２３のようになる。図２３におい
て、（ａ）はＲＳＩ／ＭＭモードの場合を示し、（ｂ）
はＳＳＩ／ＳＭモードの場合を示し、（ｃ）はＳＳＩ／
ＭＭモードの場合を示している。なお、図中の楕円で示
される部分は、画像データを表わしている。

【０２００】ＳＹＮＣ信号により、以下の制御が自動的
に実施される。

【０２０１】１）ＤＵ…各ＲＢ内のマルチプレクサＳＥ
Ｌ−Ａ２）ＬＵ…マルチプレクサＳＥＬ−Ａ及びＳＥＬ−Ｂ３）ＥＵ…ＭＡＸＲ，ＭＩＮＲの書き換えタイミングＣＮＴのカウンティングＣＬＲの書き換えタイミングＬＯにおけるＭＡＸＲ／ＣＬＲもしくはＭＩＮＲ／Ｃ
ＬＲのアルタネーション・ＭＡＸＲとＣＬＲ，ＭＩＮＲとＣＬＲは、演算実行中
は時分割でＬＯに出力される。

【０２０２】・ダイレクトデータサプライコントロールユニット(ＣＵ)の制御信号ＰＵ−ＳＥＬ−
Ｃを１、即ち“High”レベルにセットすると、ＤＵを使
用せず、ポートＰ１〜Ｐ３(Port１，２及び３)から、３
２ビットのデータをプロセッサユニット（ＰＵ）に供給
することができる。供給方式は以下の通りです。

【０２０３】Port３（上位８ビット）→ＰＥ０ Port３（下位８ビット）→ＰＥ１ Port１（８ビット） →ＰＥ２ Port２（８ビット） →ＰＥ３この時、データバスＢは、入力端子となるから、バスデ
イレクション（ＢＤ）には“High”レベル電圧を印加し
なければならない。また、Port１及びPort２のスキュー
レジスタ（ＶＳＲ−Ａ，ＶＳＲ−Ｂ）は使用されない。
Port３と同様一段の入力レジスタがあるだけなので、入
出力のタイミングはＡ−ｔｏ−ＬＯ，Ｂ−ｔｏ−ＬＯ，
Ｌ１−ｔｏ−ＬＯ及びＡ−ｔｏ−ＢＮＲ，Ｂ−ｔｏ−Ｂ
ＮＲ，ＬＩ−ｔｏ−ＢＮＲが、それぞれａ＝１のＲＳＩ
／ＳＭモードのＡ−ｔｏ−ＬＯ及びＡ−ｔｏ−ＢＮＲと
同じになる。

【０２０４】〈画像処理システムの構成例〉上述した如
き画像処理プロセッサを複数個用いて、画像処理システ
ムを構成した例について説明する。図２４は、このＬＳ
Ｉを４個用いて構成したシステム例を示す。このシステ
ムをラスタスキャンインプットモード（ＲＳＩ）で動作
させる場合について以下述べる。

【０２０５】入力画像１０００は、１画素当たり８ビッ
トから成る濃淡画像である。入力画像部１０００からは
テレビ画像のスキャン方法と同じく、左上端から右下隅
へ（主走査方向は左から右，副走査方向は上から下）１
画素８ビットずつ順次メモリ、もしくはテレビカメラか
ら信号線２００１〜２００８上に取り出される。取り出
された画素データは、LSI1100 に与えられると共に８ビ
ットの遅延回路1002に入力される。遅延素子１００２
は、入力画像の１ラインに相当する画素数だけ画素デー
タを遅延させる。遅延回路１００２は信号線２０１１〜
２０１８上に画素データを出力し、２つ目のLSI1200 と
共に別の遅延回路１００３に入力される。同様に遅延回
路１００３は、LSI1300 と遅延回路１００４に画素デー
タを出力し、遅延回路１００４はLSI1400 に画素データ
を出力する。遅延回路１００３及び１００４も遅延回路
１００２と同様入力画像１０００の１行を走査するのに
要する時間だけ画素データを遅延させるため、信号線２
００１〜２００８，2011〜２０１８，２０２１〜２０２
８，２０３１〜２０３８上には走査の開始当初及び走査
終了前を除きどの時点においても入力画像１０００内で
垂直方向に連なった４つの画素データが読み出されるこ
とになる。これら４画素のデータは、それぞれのＬＳＩ
の端子Ａ０〜Ａ７（図１における端子番号１〜７）に入
力される。

【０２０６】LSI1100の端子ＬＯ０〜ＬＯ１５(図１にお
ける端子番号３３〜３９、及び４１〜４８）は、LSI120
0 の端子ＬＩ０〜ＬＩ１５（図１における端子番号１７
〜３２）に接続される。又LSI1200のＬＯ０〜ＬＯ１５
はLSI1300のＬＩ０〜LO15に、LSI1300 のＬＯ０〜ＬＯ
１５に接続される。LSI1400 の出力が出力画像1001の画
素データとなる。

【０２０７】図２４のシステムにおいては、それぞれの
ＬＳＩの入力バッファ１０７内の可変的シフトレジスタ
（ＶＳＲ−Ａ）７１１の遅延段数を、それぞれ、LSI110
0 は１段，LSI1200 は３段，LSI1300 は５段，LSI1400
は７段とすることにより、複数個の同一ＬＳＩを用いた
システムにおいてもパイプライン処理が可能となってい
る。

【０２０８】今各ＬＳＩ内のデータユニット１０１内の
各可変段シフトレジスタ（ＶＳＲ−Ｒ）１３１，１４
１，１５１，１６１の遅延段数を１段と設定することに
より４×４の近傍画素を用いた画像演算が実行できる。
又、動作サイクルを６ＭＨｚに設定すれば、２５６×２
５６画素からなるノンインターレースのテレビ画像を実
時間で処理することが可能になる。

【０２０９】

【発明の効果】以上説明したように本発明によれば、画
像処理を高速に実行できるのみならず、汎用例，拡張性
に秀れたものであり、ＬＳＩにするに最高なアーキテク
チャを実現できる。

【図面の簡単な説明】

【図１】画像処理プロセッサの外観図。

【図２】本発明の一実施例の全体構成図。

【図３】（Ａ）〜（Ｃ）は各機器ブロックの説明図。

【図４】図２に示す各機器の具体的実施例を示す図。

【図５】図２に示す各機器の具体的実施例を示す図。

【図６】図２に示す各機器の具体的実施例を示す図。

【図７】図２に示す各機器の具体的実施例を示す図。

【図８】図２に示す各機器の具体的実施例を示す図。

【図９】図２に示す各機器の具体的実施例を示す図。

【図１０】図２に示す各機器の具体的実施例を示す図。

【図１１】図２に示す各機器の具体的実施例を示す図。

【図１２】図２に示す各機器の具体的実施例を示す図。

【図１３】図２に示す各機器の具体的実施例を示す図。

【図１４】クロック信号とタイミング信号（φ₁，φ₂，
τ₁，τ₂）との関係を示す図。

【図１５】クロック信号とタイミング信号（φ₁，φ₂，
τ₁，τ₂）との関係を示す図。

【図１６】本発明の実施例における可変段シフトレジス
タの構成図。

【図１７】図２に示す画像処理プロセッサの使い方を説
明するための図。

【図１８】図２に示す画像処理プロセッサの使い方を説
明するための図。

【図１９】図２に示す画像処理プロセッサの使い方を説
明するための図。

【図２０】図２に示す画像処理プロセッサの使い方を説
明するための図。

【図２１】図２に示す画像処理プロセッサの使い方を説
明するための図。

【図２２】図２に示す画像処理プロセッサの使い方を説
明するための図。

【図２３】図２に示す画像処理プロセッサの使い方を説
明するための図。

【図２４】本発明における画像処理プロセッサを用いた
画像処理システム構成例を示す図。

【符号の説明】

Ｐ１〜Ｐ４…第１〜第４のポート、１０１…データユニ
ット、１０２…メモリユニット、１０３…プロセッサユ
ニット、１０４…リンケージユニット、１０５…エバリ
ュエーションユニット、１０６…コントロールユニッ
ト。

───────────────────────────────────────────────────── フロントページの続き (72)発明者加藤猛茨城県日立市大みか町５丁目２番１号株式会社日立製作所大みか工場内 (72)発明者柏岡誠治東京都国分寺市東恋ケ窪一丁目280番地株式会社日立製作所中央研究所内 (56)参考文献特開昭57−209564（ＪＰ，Ａ) 特開昭52−22406（ＪＰ，Ａ) 特開昭57−100573（ＪＰ，Ａ) 特開昭56−82967（ＪＰ，Ａ) 特開昭54−87151（ＪＰ，Ａ) 特開昭51−147149（ＪＰ，Ａ) 特開昭54−66727（ＪＰ，Ａ)

Claims

【特許請求の範囲】

【請求項１】直列の画像データを入力し、当該画像デー
タを並列の画像データに変換してプロセッサユニットに
転送するデータユニットと、前記データユニットからの
画像データ及び前記画像データに対する調整データをそ
れぞれ入力するプロセッサエレメントを複数個並列設置
してなるプロセッサユニットと、前記プロセッサユニッ
トを構成する複数のプロセッサエレメントの演算機能を
可変に設定するコントロールユニットと、前記複数のプ
ロセッサエレメントからの並列処理データを入力し、リ
ンケージ演算を行うリンケージユニットと、前記リンケ
ージユニットからの出力データを入力し、前記入力され
た出力データの最大値抽出又は最小値抽出の評価演算を
行うエバリュエーションユニットを有し、前記プロセッ
サユニットは同一の並列画像データに対し複数回調整デ
ータを切り替えて並列演算し、前記エバリュエーション
ユニットは、前記切り替えられた各調整データに対する
リンケージ演算結果に対し最大値抽出又は最小値抽出の
評価演算を実行し、その最大値又は最小値をとる調整デ
ータを特定する情報を出力することを特徴とする画像処
理プロセッサ。