JPH0595486A - 画像圧縮用二次元シフトアレイ - Google Patents
画像圧縮用二次元シフトアレイInfo
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Abstract
(57)【要約】
【目的】 必要なシリコン面積が小さく、画像圧縮用Ｖ
ＬＳＩ用に好適な画像画像圧縮用二次元シフトアレイを
提供する。 【構成】 二次元シフトアレイは６４個の内部エレメン
ト１００からなる。各内部エレメントは１２ビットのシ
フトレジスタを構成するフリップフロップと、各フリッ
プフロップの入力を切替るための２入力マルチプレクサ
を含み、２方向（上または左）から入力が可能であり、
また２方向（右または下）へ出力が可能である。 【効果】 この二次元シフトアレイは、従来の１２８エ
レメント・シフトアレイの半分のシリコン面積で実現で
きる。
ＬＳＩ用に好適な画像画像圧縮用二次元シフトアレイを
提供する。 【構成】 二次元シフトアレイは６４個の内部エレメン
ト１００からなる。各内部エレメントは１２ビットのシ
フトレジスタを構成するフリップフロップと、各フリッ
プフロップの入力を切替るための２入力マルチプレクサ
を含み、２方向（上または左）から入力が可能であり、
また２方向（右または下）へ出力が可能である。 【効果】 この二次元シフトアレイは、従来の１２８エ
レメント・シフトアレイの半分のシリコン面積で実現で
きる。
Description
【０００１】
【産業上の利用分野】本発明は、画像圧縮用二次元シフ
トアレイに係り、特に画像圧縮ＶＬＳＩに好適な二次元
シフトアレイに関する。
トアレイに係り、特に画像圧縮ＶＬＳＩに好適な二次元
シフトアレイに関する。
【０００２】
【従来の技術】連続的なデータ・スループットのある任
意機能の高速シリコン装置、例えば画像圧縮ＶＬＳＩに
おいては、スループットを最大するために全ステージを
常時ビジー状態に保つことが大切である。このために
「タンデム（tandem）」法がしばしば利用される。ある
機能は、二つの機能ブロック中の一方の機能ブロックが
データを処理している時刻（ｔ）に、他方の機能ブロッ
クが処理を終わっていて、時刻（ｔ−１）からデータを
入力中であるように、「二重化」される必要があろう。
意機能の高速シリコン装置、例えば画像圧縮ＶＬＳＩに
おいては、スループットを最大するために全ステージを
常時ビジー状態に保つことが大切である。このために
「タンデム（tandem）」法がしばしば利用される。ある
機能は、二つの機能ブロック中の一方の機能ブロックが
データを処理している時刻（ｔ）に、他方の機能ブロッ
クが処理を終わっていて、時刻（ｔ−１）からデータを
入力中であるように、「二重化」される必要があろう。
【０００３】本出願に関連した平成２年１１月２８日付
特許出願（特願平２−３２８７６２号、「静止画像圧縮
装置及び方法」）の明細書及び図面に、望ましい３色画
像圧縮技術が述べられているが、これにおいても、かか
る「二重化」がプロセスのある特定のステージで必要と
なる。
特許出願（特願平２−３２８７６２号、「静止画像圧縮
装置及び方法」）の明細書及び図面に、望ましい３色画
像圧縮技術が述べられているが、これにおいても、かか
る「二重化」がプロセスのある特定のステージで必要と
なる。
【０００４】ここで、前記関連出願の明細書及び図面に
詳細に説明されていることではあるが、本発明に関係す
る一般化チェン変換（ＧeneralizedＣhen Ｔransform：
ＧＣＴ変換）について簡単に説明する。
詳細に説明されていることではあるが、本発明に関係す
る一般化チェン変換（ＧeneralizedＣhen Ｔransform：
ＧＣＴ変換）について簡単に説明する。
【０００５】このＧＣＴ変換のための標準的方法は、８
×８画素のブロック毎に処理することである。このアル
ゴリズムの一つの作用は、変換プロセスを１６個の１×
８の大きさの変換（線形ベクトル形式）に分解すること
である。この１６という数は、実際には８が２組という
ことである。すなわち、８個の水平ベクトルの変換（垂
直変換）が行なわれ、次に８個の垂直ベクトルの変換
（水平変換）が行なわれ、最終的に一つの二次元ブロッ
クのＧＣＴ変換が達成される。
×８画素のブロック毎に処理することである。このアル
ゴリズムの一つの作用は、変換プロセスを１６個の１×
８の大きさの変換（線形ベクトル形式）に分解すること
である。この１６という数は、実際には８が２組という
ことである。すなわち、８個の水平ベクトルの変換（垂
直変換）が行なわれ、次に８個の垂直ベクトルの変換
（水平変換）が行なわれ、最終的に一つの二次元ブロッ
クのＧＣＴ変換が達成される。
【０００６】図４は、タンデム法を適用したＧＣＴ変換
プロセスのフロントエンドを示している。６４画素中の
８画素を１×８ベクトルの形で保持する８ポイント入力
シフトレジスタ２００から、ベクトルが第１の８ポイン
トＧＣＴ変換ユニット２０５（垂直変換用）へ送られ
る。この８ポイントＧＣＴ変換ユニット２０５の出力は
１２８個のエレメントすなわち１２ビットレジスタから
なるシフトアレイ２１０にラッチされる（このレジスタ
のビット数は１２ビットに限らない。例えば８から１６
ビットまでの範囲で任意に選ぶことができる）。この間
に、次の１×８ベクトルが入力シフトレジスタ２００よ
りシフトインされ変換されている。得られた変換後ベク
トルはシフトアレイ２１０にシフトされ、また先行のベ
クトルは一つだけ下へシフトされる。
プロセスのフロントエンドを示している。６４画素中の
８画素を１×８ベクトルの形で保持する８ポイント入力
シフトレジスタ２００から、ベクトルが第１の８ポイン
トＧＣＴ変換ユニット２０５（垂直変換用）へ送られ
る。この８ポイントＧＣＴ変換ユニット２０５の出力は
１２８個のエレメントすなわち１２ビットレジスタから
なるシフトアレイ２１０にラッチされる（このレジスタ
のビット数は１２ビットに限らない。例えば８から１６
ビットまでの範囲で任意に選ぶことができる）。この間
に、次の１×８ベクトルが入力シフトレジスタ２００よ
りシフトインされ変換されている。得られた変換後ベク
トルはシフトアレイ２１０にシフトされ、また先行のベ
クトルは一つだけ下へシフトされる。
【０００７】最初の８ベクトルが変換された時に、シフ
トアレイ２１０中の第１半分である６４個のレジスタ
（図６で説明する）が一杯になる。この時点で、この６
４個のレジスタの内容はシフトアレイ２１０中の第２半
分である６４個の「隣接（neighbor）」レジスタ（図６
で説明する）へシフトされる。この６４個の隣接レジス
タから、中間値が第２のＧＣＴ変換（水平変換）を行な
わせるために右から左へシフトアウトされて第２の８ポ
イントＧＣＴ変換ユニット２１５（水平変換用）へ送ら
れる。この８ポイントＧＣＴ変換ユニット２１５の出力
は画像圧縮プロセスの次のステージへ送られる。
トアレイ２１０中の第１半分である６４個のレジスタ
（図６で説明する）が一杯になる。この時点で、この６
４個のレジスタの内容はシフトアレイ２１０中の第２半
分である６４個の「隣接（neighbor）」レジスタ（図６
で説明する）へシフトされる。この６４個の隣接レジス
タから、中間値が第２のＧＣＴ変換（水平変換）を行な
わせるために右から左へシフトアウトされて第２の８ポ
イントＧＣＴ変換ユニット２１５（水平変換用）へ送ら
れる。この８ポイントＧＣＴ変換ユニット２１５の出力
は画像圧縮プロセスの次のステージへ送られる。
【０００８】このような一つの画像ブロックの変換プロ
セスの進行中に、次の画素ブロックによりシフトアレイ
２１０の第１半分（６４レジスタ）が満たされる。これ
が前記「タンデム」プロセスの動作説明であり、装置を
最高速度で動作させ続けることは可能である。しかしな
がら、シフトアレイ２１０のある行が利用されない期間
がある。
セスの進行中に、次の画素ブロックによりシフトアレイ
２１０の第１半分（６４レジスタ）が満たされる。これ
が前記「タンデム」プロセスの動作説明であり、装置を
最高速度で動作させ続けることは可能である。しかしな
がら、シフトアレイ２１０のある行が利用されない期間
がある。
【０００９】図５（ａ）は８×８画素ブロック２５０
と、それが前記ＧＣＴ変換のためにプロセッサに与えら
れる順番を示す。図５（Ｂ）は、プロセッサに各画素ブ
ロックより送られる画素スキャン方向すなわちベクトル
の順序を示している。
と、それが前記ＧＣＴ変換のためにプロセッサに与えら
れる順番を示す。図５（Ｂ）は、プロセッサに各画素ブ
ロックより送られる画素スキャン方向すなわちベクトル
の順序を示している。
【００１０】図６は、図４に示されている１２８ポイン
トのシフトアレイ２１０の概略構成図である。シフトア
レイ２１０の第１半分を構成する６４個の主要レジスタ
（１２ビット）２６０は、斜線が施されたボックスとし
て示されている。第２半分を構成する６４個の隣接レジ
スタ（１２ビット）２６５は無地のボックスとして示さ
れている。
トのシフトアレイ２１０の概略構成図である。シフトア
レイ２１０の第１半分を構成する６４個の主要レジスタ
（１２ビット）２６０は、斜線が施されたボックスとし
て示されている。第２半分を構成する６４個の隣接レジ
スタ（１２ビット）２６５は無地のボックスとして示さ
れている。
【００１１】１番目の変換係数（１×８ベクトル）はシ
フトアレイ２１０の最上部の８個の主要レジスタ２６０
より入力し、８個のベクトルがすべて入力されるまで下
へシフトされていく。それから、６４個の主要レジスタ
２６０に保持された８個のベクトルの組全体が、前述し
たように斜め下方向の隣接レジスタ２６５にラッチされ
左へシフトされる。
フトアレイ２１０の最上部の８個の主要レジスタ２６０
より入力し、８個のベクトルがすべて入力されるまで下
へシフトされていく。それから、６４個の主要レジスタ
２６０に保持された８個のベクトルの組全体が、前述し
たように斜め下方向の隣接レジスタ２６５にラッチされ
左へシフトされる。
【００１２】すなわち、このシフトアレイの構成によれ
ば、シフトアレイの各レジスタ２６０，２６５は一方向
にしか入力を受けることができない。主要レジスタ２６
０は、常に上から入力を受け取って下へシフトアウトす
る。隣接レジスタ２６５は、常に右側からデータを受け
取って左側へシフトアウトする。
ば、シフトアレイの各レジスタ２６０，２６５は一方向
にしか入力を受けることができない。主要レジスタ２６
０は、常に上から入力を受け取って下へシフトアウトす
る。隣接レジスタ２６５は、常に右側からデータを受け
取って左側へシフトアウトする。
【００１３】
【発明が解決しようとする課題】しかし、前記のような
大規模なシフトアレイはかなり大きなシリコン面積を占
有するものである。特に、高速カラー画像圧縮ＶＬＳＩ
の場合には、３組のシフトアレイを持つことが望まし
い。
大規模なシフトアレイはかなり大きなシリコン面積を占
有するものである。特に、高速カラー画像圧縮ＶＬＳＩ
の場合には、３組のシフトアレイを持つことが望まし
い。
【００１４】これは、カラーデータは三つのカラー成
分、例えばＹ，Ｉ，Ｑの成分に分解されるのが普通であ
り、また処理スループットを最大にするために３組の値
を同時に処理するのが有利であるからである（これにつ
いては前記関連出願の明細書及び図面に詳しい）。
分、例えばＹ，Ｉ，Ｑの成分に分解されるのが普通であ
り、また処理スループットを最大にするために３組の値
を同時に処理するのが有利であるからである（これにつ
いては前記関連出願の明細書及び図面に詳しい）。
【００１５】よって、画像圧縮ＶＬＳＩに利用可能で、
必要とするシリコン面積が少ない改良したシフトアレイ
が提供されることが望まれる。
必要とするシリコン面積が少ない改良したシフトアレイ
が提供されることが望まれる。
【００１６】本発明の主たる目的は、そのような改良し
た画像圧縮ＶＬＳＩ用に好適な二次元シフトアレイを提
供することにある。
た画像圧縮ＶＬＳＩ用に好適な二次元シフトアレイを提
供することにある。
【００１７】
【課題を解決するための手段】本発明により提供される
二次元シフトアレイは、複数のマルチ・ビットシフトレ
ジスタを含むシフトアレイ手段と、該シフトアレイ手段
の複数のシフトレジスタを通して少なくとも２つの方向
に画像画素データをシフトするための手段を具備するこ
とを主要な特徴とするものである。
二次元シフトアレイは、複数のマルチ・ビットシフトレ
ジスタを含むシフトアレイ手段と、該シフトアレイ手段
の複数のシフトレジスタを通して少なくとも２つの方向
に画像画素データをシフトするための手段を具備するこ
とを主要な特徴とするものである。
【００１８】
【作用】前述のように、図６に示した構造のシフトアレ
イを用いるとすると１２８個のレジスタが必要である
が、それに代えて本発明の二次元シフトアレイを用いる
ならば必要なレジスタ個数を半分の６４個に減らすこと
ができる。つまり、１２８ポイントのシフトアレイが６
４ポイントのシフトアレイとなり、これによるシリコン
面積の節約効果は非常に大きい。
イを用いるとすると１２８個のレジスタが必要である
が、それに代えて本発明の二次元シフトアレイを用いる
ならば必要なレジスタ個数を半分の６４個に減らすこと
ができる。つまり、１２８ポイントのシフトアレイが６
４ポイントのシフトアレイとなり、これによるシリコン
面積の節約効果は非常に大きい。
【００１９】前記したカラー画像圧縮のための３フォー
ルド（three-fold）方式ではシフトアレイが３組必要で
あるから、レジスタを１９２個分節約でき、その効果は
より大きい。ゲートレベルでみた場合、レジスタが１２
ビットであるとすると、レジスタ１個あたり約１００ゲ
ートが必要であるので、レジスタ１９２個分の節約量は
２００００ゲート近くになり、かなり大きいシリコン面
積に相当する。
ルド（three-fold）方式ではシフトアレイが３組必要で
あるから、レジスタを１９２個分節約でき、その効果は
より大きい。ゲートレベルでみた場合、レジスタが１２
ビットであるとすると、レジスタ１個あたり約１００ゲ
ートが必要であるので、レジスタ１９２個分の節約量は
２００００ゲート近くになり、かなり大きいシリコン面
積に相当する。
【００２０】なお、本発明の他の目的、特徴及び利点
は、添付図面とともに以下の詳細な説明を読むことによ
って明らかになろう。
は、添付図面とともに以下の詳細な説明を読むことによ
って明らかになろう。
【００２１】
【実施例】以下、シリコンを用いて実現する場合に、必
要なシリコン面積を従来より約５０パーセント節約でき
る本発明の二次元シフトアレイについて、添付図面を用
い説明する。
要なシリコン面積を従来より約５０パーセント節約でき
る本発明の二次元シフトアレイについて、添付図面を用
い説明する。
【００２２】図１に、本発明による二次元シフトアレイ
の概略構成図である。この二次元シフトアレイは、６４
個のエレメント（１２ビットのシフトレジスタ）１００
のみからなるが、図６に示された１２８個のエレメント
からなるシフトアレイと全く同じ機能を実現できる。
の概略構成図である。この二次元シフトアレイは、６４
個のエレメント（１２ビットのシフトレジスタ）１００
のみからなるが、図６に示された１２８個のエレメント
からなるシフトアレイと全く同じ機能を実現できる。
【００２３】ここで非常に重要なことは、前述のよう
に、従来の１２８ポイント・シフトアレイにおいては、
各エレメントは一方向にしか入力を受けることができな
いことである。主要レジスタは常に最上部から入力を受
け取って下方向へシフトアウトし、隣接レジスタは常に
右側からデータを受け取って左側へシフトアウトする。
に、従来の１２８ポイント・シフトアレイにおいては、
各エレメントは一方向にしか入力を受けることができな
いことである。主要レジスタは常に最上部から入力を受
け取って下方向へシフトアウトし、隣接レジスタは常に
右側からデータを受け取って左側へシフトアウトする。
【００２４】これに対して、図１に示した二次元シフト
アレイでは、各エレメント１００が２方向（図中では左
または上）から入力を受け取ることができ、また入力を
２方向（右または下）へ出力できる。よって、この二次
元シフトアレイは２方向のシフトが可能である。これが
本発明のキーポイントである。
アレイでは、各エレメント１００が２方向（図中では左
または上）から入力を受け取ることができ、また入力を
２方向（右または下）へ出力できる。よって、この二次
元シフトアレイは２方向のシフトが可能である。これが
本発明のキーポイントである。
【００２５】この二次元シフトアレイを図４に説明した
ＧＣＴ変換プロセスに用いる場合の、ベクトル・フロー
を図３により説明する。
ＧＣＴ変換プロセスに用いる場合の、ベクトル・フロー
を図３により説明する。
【００２６】図３（ａ）は３個の画素ブロック（＃１，
＃２，＃３）を示している。ブロック＃１の画像画素デ
ータが最初に変換機構に入り、次にブロック＃２が入
り、次にブロック＃３が入る。画像画素データは１×８
の線形ベクトル形式である。
＃２，＃３）を示している。ブロック＃１の画像画素デ
ータが最初に変換機構に入り、次にブロック＃２が入
り、次にブロック＃３が入る。画像画素データは１×８
の線形ベクトル形式である。
【００２７】図３（ｂ）は最初のブロック＃１からの水
平ベクトルＨ０〜Ｈ７が上から二次元シフトアレイに順
次入力して満たす過程を示す。二次元シフトアレイが一
杯になった時に、二次元シフトアレイはシフト方向が９
０度回転され、その結果、図３（ｃ）に示すようにベク
トルは垂直ベクトルＶ０〜Ｖ７になる。そして、この垂
直ベクトルはＶ０から順に右方向へシフトアウトする
（図３（ｄ））。
平ベクトルＨ０〜Ｈ７が上から二次元シフトアレイに順
次入力して満たす過程を示す。二次元シフトアレイが一
杯になった時に、二次元シフトアレイはシフト方向が９
０度回転され、その結果、図３（ｃ）に示すようにベク
トルは垂直ベクトルＶ０〜Ｖ７になる。そして、この垂
直ベクトルはＶ０から順に右方向へシフトアウトする
（図３（ｄ））。
【００２８】この間に、ブロック＃２からの最初の垂直
ベクトルＶ′０が左側より到着し始める。最終的に図３
（ｄ）のＶ７がシフトアウトした時に、２番目のブロッ
ク＃２のベクトルＶ′０〜Ｖ′７によってアレイが満た
される。
ベクトルＶ′０が左側より到着し始める。最終的に図３
（ｄ）のＶ７がシフトアウトした時に、２番目のブロッ
ク＃２のベクトルＶ′０〜Ｖ′７によってアレイが満た
される。
【００２９】この時点でアレイは再び９０度回転し、こ
れにより、これらのベクトルは水平ベクトルＨ′０〜
Ｈ′７になる（図３（ｆ））。このベクトルＨ′０〜
Ｈ′７は最下部よりシフトアウトされ、またブロック＃
３からのベクトルＨ″０〜Ｈ″７の入力が始まる（図３
（ｆ），（ｇ））。
れにより、これらのベクトルは水平ベクトルＨ′０〜
Ｈ′７になる（図３（ｆ））。このベクトルＨ′０〜
Ｈ′７は最下部よりシフトアウトされ、またブロック＃
３からのベクトルＨ″０〜Ｈ″７の入力が始まる（図３
（ｆ），（ｇ））。
【００３０】ベクトルＨ′０〜Ｈ′７がシフトアウトさ
れてしまった時にアレイはベクトルＨ″０〜Ｈ″７で満
たされる。二次元シフトアレイが再び９０度回転し出発
点に戻る。
れてしまった時にアレイはベクトルＨ″０〜Ｈ″７で満
たされる。二次元シフトアレイが再び９０度回転し出発
点に戻る。
【００３１】シフト方向を９０度回転させて左から右へ
シフトすることによって、中間ベクトルを水平変換手段
（図４のＧＣＴ変換ユニット２１５）のために必要な次
元に変換できる。かくして、すべての偶数番号画素ブロ
ックの間にシフトアレイは左から右へシフトされ、奇数
番号画素ブロックについてシフトアレイは上から下へシ
フトされる。このような方法によって、シリコンを無駄
無く利用できる。
シフトすることによって、中間ベクトルを水平変換手段
（図４のＧＣＴ変換ユニット２１５）のために必要な次
元に変換できる。かくして、すべての偶数番号画素ブロ
ックの間にシフトアレイは左から右へシフトされ、奇数
番号画素ブロックについてシフトアレイは上から下へシ
フトされる。このような方法によって、シリコンを無駄
無く利用できる。
【００３２】図１に示した二次元シフトアレイ内のエレ
メント１００は、１２ビット・シフトレジスタを構成す
る８個のフリップフロップと８個の２入力マルチプレク
サからなる。このようなエレメント１００の内部構成を
簡略化して図２に示す。なお、図２に示された構成は、
隣接する４エレメント分であり、しかもシフトアレイの
１ビット面だけである。実際には同様構成が８ビット分
かつ１２面分だけ存在する。
メント１００は、１２ビット・シフトレジスタを構成す
る８個のフリップフロップと８個の２入力マルチプレク
サからなる。このようなエレメント１００の内部構成を
簡略化して図２に示す。なお、図２に示された構成は、
隣接する４エレメント分であり、しかもシフトアレイの
１ビット面だけである。実際には同様構成が８ビット分
かつ１２面分だけ存在する。
【００３３】図２において、１０５は１２ビット・シフ
トレジスタの１ビットを構成するフリップフロップであ
り、その入力に２入力のマルチプレクサ（２tol ＭＵ
Ｘ）１１０を有する。各エレメント１００のマルチプレ
クサ１１０に共通の制御線、各エレメント１００のフリ
ップフロップ１０５に共通のクロック線が存在するが、
図示されていない。すべてのフリップフロップ１０５は
連続して同時にクロッキングされる。フリップフロップ
１０５に入力データが上から入力するか、または左から
入力するかは、マルチプレクサ１１０によって制御され
る。
トレジスタの１ビットを構成するフリップフロップであ
り、その入力に２入力のマルチプレクサ（２tol ＭＵ
Ｘ）１１０を有する。各エレメント１００のマルチプレ
クサ１１０に共通の制御線、各エレメント１００のフリ
ップフロップ１０５に共通のクロック線が存在するが、
図示されていない。すべてのフリップフロップ１０５は
連続して同時にクロッキングされる。フリップフロップ
１０５に入力データが上から入力するか、または左から
入力するかは、マルチプレクサ１１０によって制御され
る。
【００３４】マルチプレクサ制御線が例えば左側入力の
極性にセットされ、クロック線に８個のクロックパルス
が与えられることで左側から８ベクトルがシフトアレイ
に入る。８×８の中間ベクトルがシフトアレイに入る
と、マルチプレクサ制御線が逆の極性にセットされる。
これで、フリップフロップ１０５は上からデータが入力
し、データを下へ出力するようになる。フリップフロッ
プ１０５に保持されたデータは次の８クロックで出力さ
れ、その後、マルチプレクサ制御線は最初の極性に戻
る。
極性にセットされ、クロック線に８個のクロックパルス
が与えられることで左側から８ベクトルがシフトアレイ
に入る。８×８の中間ベクトルがシフトアレイに入る
と、マルチプレクサ制御線が逆の極性にセットされる。
これで、フリップフロップ１０５は上からデータが入力
し、データを下へ出力するようになる。フリップフロッ
プ１０５に保持されたデータは次の８クロックで出力さ
れ、その後、マルチプレクサ制御線は最初の極性に戻
る。
【００３５】このように、二次元シフトアレイの各エレ
メント１００は遊ぶことがなく全くなく、ベクトルは画
素クロックレートの８分の１のクロックレートで並列に
処理される。
メント１００は遊ぶことがなく全くなく、ベクトルは画
素クロックレートの８分の１のクロックレートで並列に
処理される。
【００３６】以上、本発明の一実施例について説明した
が、これのみに本発明は限定されるものではない。以上
の説明に照らし、様々な修正変形が可能であることは明
かである。
が、これのみに本発明は限定されるものではない。以上
の説明に照らし、様々な修正変形が可能であることは明
かである。
【００３７】
【発明の効果】以上、詳細に説明した如く、本発明によ
れば、従来の画像圧縮用シフトアレイに比べ、必要なシ
リコン面積が半分程度でよい画像圧縮用二次元シフトア
レイを提供することができる。この画像圧縮用二次元ア
レイは画像圧縮ＶＬＳＩに好適であり、３色成分を同時
に処理する高速カラー画像圧縮ＶＬＳＩに用いるとシリ
コン節約効果が特に顕著である。
れば、従来の画像圧縮用シフトアレイに比べ、必要なシ
リコン面積が半分程度でよい画像圧縮用二次元シフトア
レイを提供することができる。この画像圧縮用二次元ア
レイは画像圧縮ＶＬＳＩに好適であり、３色成分を同時
に処理する高速カラー画像圧縮ＶＬＳＩに用いるとシリ
コン節約効果が特に顕著である。
【図１】本発明の二次元シフトアレイの概略構成図であ
る。
る。
【図２】本発明の二次元シフトアレイのエレメントの構
成図である。
成図である。
【図３】（ａ）画素ブロックとその入力順を示す。 （ｂ）最初の画素ブロックの水平ベクトルが二次元シフ
トアレイを満たす様子を示す。 （ｃ）シフト方向の９０度回転により垂直ベクトルにな
った様子を示す。 （ｄ）垂直ベクトルのシフトアウトと２番目画素ブロッ
クの垂直ベクトルのシフトインの様子を示す。 （ｅ）２番目画素ブロックの垂直ベクトルが二次元シフ
トアレイを満たす様子を示す。 （ｆ）シフト方向を９０度回転後、水平ベクトルのシフ
トアウトと３番目画素ブロックの水平ベクトルのシフト
インの様子を示す。 （ｇ）３番目画素ブロックの水平ベクトルが二次元シフ
トアレイを満たす様子を示す。
トアレイを満たす様子を示す。 （ｃ）シフト方向の９０度回転により垂直ベクトルにな
った様子を示す。 （ｄ）垂直ベクトルのシフトアウトと２番目画素ブロッ
クの垂直ベクトルのシフトインの様子を示す。 （ｅ）２番目画素ブロックの垂直ベクトルが二次元シフ
トアレイを満たす様子を示す。 （ｆ）シフト方向を９０度回転後、水平ベクトルのシフ
トアウトと３番目画素ブロックの水平ベクトルのシフト
インの様子を示す。 （ｇ）３番目画素ブロックの水平ベクトルが二次元シフ
トアレイを満たす様子を示す。
【図４】タンデム法によるＧＣＴ変換プロセスのデータ
フローを示す。
フローを示す。
【図５】（ａ）画素ブロックと処理順番を示す。 （ｂ）画素ブロックの画素スキャン方法を示す。
【図６】従来の１２８ポイント・シフトアレイの構成図
である。
である。
１００ シフトレジスタ １０５ フリップフロップ １１０ マルチプレクサ
Claims (4)
- 【請求項１】 複数のマルチビットのシフトレジスタを
含むシフトアレイ手段と、該シフトアレイ手段の複数の
シフトレジスタを通して少なくとも２つの方向に画像画
素データをシフトするための手段とを具備する、画像画
素データの画像圧縮用二次元シフトアレイ。 - 【請求項２】 請求項１記載の画像圧縮用二次元シフト
アレイにおいて、該シフトアレイ手段は、その左側入力
または上側入力から画像画素データをシフトするための
手段と、シフト後の画像画素データを右側出力または下
側出力へ出力するための手段を含むことを特徴とする画
像圧縮用二次元シフトアレイ。 - 【請求項３】 該シフトアレイ手段を通して画像画素デ
ータを水平方向にシフトし、次に垂直方向にシフトする
ことを特徴とする請求項１記載の二次元シフトアレイ。 - 【請求項４】 画像画素データは１×Ｎの線形ベクトル
形式であって、奇数番号の画素ブロックの画像画素デー
タを第１の方向にシフトし、偶数番号の画素ブロックの
画像画素データをそれと違う第２の方向にシフトするこ
とを特徴とする請求項１記載の画像圧縮用二次元シフト
アレイ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/686485 | 1991-03-29 | ||
| US07/686,485 US5305399A (en) | 1990-04-19 | 1991-03-29 | Two dimensional shift-array for use in image compression VLSI |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0595486A true JPH0595486A (ja) | 1993-04-16 |
Family
ID=24756483
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4053238A Pending JPH0595486A (ja) | 1991-03-29 | 1992-03-12 | 画像圧縮用二次元シフトアレイ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5305399A (ja) |
| JP (1) | JPH0595486A (ja) |
| DE (1) | DE4210086C2 (ja) |
| FR (1) | FR2674666B1 (ja) |
| GB (1) | GB2255845B (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3155383B2 (ja) * | 1992-02-28 | 2001-04-09 | 株式会社リコー | ２モード処理装置、２次元変換装置及び静止画像データの圧縮システム |
| US5535292A (en) * | 1993-12-30 | 1996-07-09 | University Of South Florida | VLSI architectures for polygon recognition |
| US5649150A (en) * | 1995-04-12 | 1997-07-15 | International Business Machines Corporation | Scannable last-in-first-out register stack |
| KR0175733B1 (ko) * | 1995-11-01 | 1999-04-15 | 이준 | 비트-시리얼 메트릭스 전치를 위한 초대규모 집적회로 |
| US6094453A (en) * | 1996-10-11 | 2000-07-25 | Digital Accelerator Corporation | Digital data compression with quad-tree coding of header file |
| EP1565100A4 (en) * | 2002-04-22 | 2008-11-19 | Marcio Marc Abreu | APPARATUS AND METHOD FOR MEASURING BIOLOGICAL PARAMETERS |
| US7355917B2 (en) * | 2003-03-14 | 2008-04-08 | Nxp B.V. | Two-dimensional data memory |
| US9268746B2 (en) * | 2008-03-07 | 2016-02-23 | St Ericsson Sa | Architecture for vector memory array transposition using a block transposition accelerator |
| US8189408B2 (en) * | 2009-11-17 | 2012-05-29 | Freescale Semiconductor, Inc. | Memory device having shifting capability and method thereof |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3629833A (en) * | 1969-11-24 | 1971-12-21 | Frederick M Demer | Character recognition system employing a plurality of character compression transforms |
| US3760368A (en) * | 1972-04-21 | 1973-09-18 | Ibm | Vector information shifting array |
| US3778773A (en) * | 1972-10-20 | 1973-12-11 | Bell Canada Northern Electric | Matrix of shift registers for manipulating data |
| US4020463A (en) * | 1976-02-27 | 1977-04-26 | Recognition Equipment Incorporated | Apparatus and a method for storage and retrieval of image patterns |
| US4215401A (en) * | 1978-09-28 | 1980-07-29 | Environmental Research Institute Of Michigan | Cellular digital array processor |
| DE2924526A1 (de) * | 1979-06-18 | 1981-01-08 | Siemens Ag | Monolithisch integrierter halbleiterspeicher |
| GB2183374A (en) * | 1985-11-23 | 1987-06-03 | Stc Plc | Sequential access memory |
| FR2617621B1 (fr) * | 1987-07-03 | 1989-12-01 | Thomson Semiconducteurs | Memoire de transposition pour circuit de traitement de donnees |
| GB2210229B (en) * | 1987-09-24 | 1991-11-20 | Matsushita Electric Works Ltd | Picture encoding system |
| US5054103A (en) * | 1987-09-24 | 1991-10-01 | Matsushita Electric Works, Ltd. | Picture encoding system |
| US5095374A (en) * | 1989-10-10 | 1992-03-10 | Unisys Corporation | Method and apparatus for lossless compression and decompression of image data |
| US5129015A (en) * | 1990-04-19 | 1992-07-07 | Ricoh Company Ltd. | Apparatus and method for compressing still images without multiplication |
-
1991
- 1991-03-29 US US07/686,485 patent/US5305399A/en not_active Expired - Lifetime
-
1992
- 1992-03-12 JP JP4053238A patent/JPH0595486A/ja active Pending
- 1992-03-27 DE DE4210086A patent/DE4210086C2/de not_active Expired - Fee Related
- 1992-03-27 GB GB9206774A patent/GB2255845B/en not_active Expired - Fee Related
- 1992-03-27 FR FR9203751A patent/FR2674666B1/fr not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE4210086C2 (de) | 1997-10-23 |
| FR2674666B1 (fr) | 1998-01-30 |
| DE4210086A1 (de) | 1992-10-01 |
| FR2674666A1 (fr) | 1992-10-02 |
| GB2255845A (en) | 1992-11-18 |
| US5305399A (en) | 1994-04-19 |
| GB9206774D0 (en) | 1992-05-13 |
| GB2255845B (en) | 1995-04-19 |
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