JPS6250870B2 - - Google Patents

Description

クサ制御回路９８ とを具備してなる事を特徴とする近傍変換装
置。

２ データマトリクス１２６に対し近傍変換を行
う装置であつて、該データマトリクスの各素子の
最終値は当該素子の値及び当該素子の近傍に於け
る素子夫々の値の関数である様な装置でつて、 各々がデータマトリクスの対応する次々の隣接
列部分を列毎、行毎の走査をなしこの走査に於い
て次々の素子の直列出力を作る複数の第１の直列
化手段であつて、該直列化手段の各々の直列出力
は１つ手前の直列化手段の直列出力とは１行分だ
け遅延せられている複数の第１の直列化手段、 複数個の直列シフトレジスタであつて、各々が
対応する直列化手段に接続され、次々の素子の上
記直列出力を受け、更に、第１、第２、第３窓レ
ジスタ128a，１２８ｂ，１２８ｃ、第１の多素子
シフトレジスタ１３０ａ、第４、第５、第６窓レ
ジスタ１２８ｄ，１２８ｅ，１２８ｆ、第２の多
素子シフトレジスタ１３０ｂ、及び第７、第８、
第９窓レジスタ１２８ｇ，１２８ｈ，１２８ｉの
直列接続体を含み、上記第１の窓レジスタ１２８
ａは次々の素子の上記直列出力を受け、素子は上
記走査速度で上記直列シフトレジスタを通じてシ
フトされ、上記第１、第２多素子シフトレジスタ
１３０ａ，１３０ｂの長さは上記第１、第２、第
３、第４、第６、第７、第８及び第９窓レジスタ
が上記第５窓レジスタの素子の近傍にある様に選
ばれた複数個の直列シフトレジスタ、 マルチプレクサの複数個の第１の組１３６ａ〜
１３６ｃであつて、各々は対応する直列シフトレ
ジスタに接続され、 第１マルチプレクサ１３６ａは対応する直列シ
フトレジスタ及び次に続く直列シフトレジスタの
上記第１窓レジスタ１２８ａに接続された入力及
び出力とを有し、 第２マルチプレクサ１３６ｂは対応する直列シ
フトレジスタ及び次に続く直列シフトレジスタの
上記第４窓レジスタ１２８ｄに接続された入力及
び出力とを有し、 第３マルチプレクサ１３６ｃは対応する直列シ
フトレジスタ及び次に続く直列シフトレジスタの
第７窓レジスタ１２８ｇに接続された入力及び出
力を有する複数個の第１の組のマルチプレクサ１
３６ａ〜１３６ｃ、 マルチプレクサの複数個の第２の組１３４ａ〜
１３４ｃであつて、各々は対応する直列シフトレ
ジスタに接続され、 第４マルチプレクサ１３４ａは対応する直列シ
フトレジスタ及び次に続く直列シフトレジスタの
上記第３窓レジスタ１２８ｃに接続された入力及
び出力とを有し、 第５マルチプレクサ１３４ｂは対応する直列シ
フトレジスタ及び次に続く直列シフトレジスタの
上記第６窓レジスタ８６f′に接続された入力及び
出力を有し、 第６マルチプレクサ１３４ｃは対応する直列シ
フトレジスタ及び次に続く直列シフトレジスタの
上記第９窓レジスタ１２８ｉに接続された入力及
び出力を有する複数個の第２の組のマルチプレク
サ１３４ａ〜１３４ｃ、 各々上記対応する直列シフトレジスタの上記第
２、第３、第５、及び第８窓レジスタ及び上記対
応する第１、第２の組のマルチプレクサの出力に
接続され、上記対応する直列シフトレジスタの上
記第５窓レジスタに於ける素子の最終値を形成す
るための複数個の近傍論理回路１３２、 上記第１、第２の複数個の組のマルチプレクサ
の選択された入力を別々に制御する様に接続され
たマルチプレクサ制御回路であつて、 上記対応する直列シフトレジスタの上記第５窓
レジスタに於ける素子の近傍が上記データマトリ
クスの次に続く列部分に於ける素子を含む時のみ
上記第１の組のマルチプレクサが制御されて上記
次に続く直列シフトレジスタの窓レジスタを選択
し、 上記対応する直列シフトレジスタの上記第５窓
レジスタに於ける素子の近傍が上記データマトリ
クスの次に続く列部分に於ける素子を含む時のみ
上記第２の組のマルチプレクサが制御されて上記
次に続く直列シフトレジスタの窓レジスタを選択
するマルチプレクサ制御回路１３８ とを具備してなる事を特徴とする近傍変換装
置。

【発明の詳細な説明】

本発明は、像処理等のためのデータ素子のマト
リクスに対して近傍変換を行なうためのプロセツ
サに係り、特に、１つのデータマトリクスの別々
の区分に対して同時に作動する複数個の区分を含
んだ高速プロツサに係る。

近傍プロセツサは、第１のデータ配列体即ちマ
トリクスに基いて作動して第２のマトリクスを作
り出すという種類の装置であり、この第２のマト
リクスに於ける第２マトリクスの各素子の値は第
１マトリクスに於けるそれと等価な素子の値と、
第１マトリクスに於けるその近傍素子の値とに基
くものである。本発明に於いては近傍とは直接隣
接すると云う意味で或る素子の近傍素子とはその
特定の或る素子に直接隣接している素子を称し、
これら素子が群となれば近傍を形成する事にな
る。これらの装置はパターン認識や、像の強調
や、領域の相関関係付けや、それと同様の像処理
機能に役立つ。或る形式の公知の近傍処理装置
は、各々のマトリクス素子即ちピクセル
（pixel）ごとに１つの計算素子を持つた並列の配
列体形態で構成される。この形式の並列配列体近
傍プロセツサがUnger氏の米国特許第3106698号
に開示されている。このプロセツサは同一の処理
セルのマトリクスを具備し、各セルは１つのデー
タ素子（ピクセル）の値を記憶するためのメモリ
レジスタを含み、そして更に上記プロセツサは近
傍論理トランスレータを具備し、これはそのピク
セルの変換値を、そのピクセルの現在値及びその
近傍ピクセルの値の関数として計算するためのも
のであり、そしてこのトランスレータと近傍メモ
リレジスタとは並列に接続されている。近傍論理
は同じ変換を無限に繰り返す様に固定されてもよ
いし、或いは像処理機構の遷移シーケンス中の必
要とされる時期に近傍変換機能を変更する様にプ
ログラムされてもよい。共通のクロツクが全ての
ピクセル値レジスタの状態を同時に遷移せしめ、
全マトリクスの変換を達成させる。

この様な並列配列体近傍プロセツサの主たる利
点はその速度にある。全ての像即ちマトリクスの
近傍変換を行なうのに１つのクロツクパルスイン
ターバルしか必要とせず、従つて１秒当たり何百
万という速度で変換を行なうことができる。然
し、この並列配列体近傍プロセツサの主たる欠点
は、各々のプロセツサセルごとに近傍論理を繰り
返さねばならないので複数であり、従つてデジタ
ル固像の妥当なサイズである1000×1000という様
な大きな配列体に対してプロセツサを非常に大き
なものにし然もコスト高にするということであ
る。

近傍処理に対する別の解決策が直列近傍プロセ
ツサであり、これは並列配列体に比べてプロセツ
サの構造を著しく簡単化するがその速度が犠性に
される。この様な装置がSheldan氏等の米国特許
第3339179号並びに本出願人の米国特許出願第
4167728号に開示されている。この装置は一連の
直列近傍プロセツサを用いており、各段は１つの
クロツクパルスインターバル内に１つのピクセル
の変換値を作り出すことができる。この直列近傍
プロセツサは前記並列近傍プロセツサの対応部分
と同一の近傍論理トランスレータと、遅延線メモ
リとを用いており、この遅延線メモリは入力マト
リクスの行ごとのラスタ走査から直列のピクセル
流を受け取りそして適当なマトリクス素子を近傍
論理トランスレータに与えることによつて近傍窓
を形成する。直列化された入力マトリクスは遅延
線メモリに与えられそしてデータビツトが遅延線
を介して直列にシフトされる。遅延線メモリが入
力データでいつぱいになると、この遅延線メモリ
は変換されるべき第１素子のための近傍系を含
む。遅延線メモリの適当な位置にあるタツプが近
傍にある素子の値を近傍論理トランスレータに与
える。タツプ付き遅延線メモリのこれらタツプ取
り出しされるメモリ素子は近傍窓レジスタを構成
する。

直列近傍プロセツサの出力はその入力と同じ速
度で生じそしてそれと同じフオーマツトを有して
いる。これは１つの段の出力を次の段の入力に与
えることができる様にし、これは同じ近傍論理変
換を達成することも別の近傍論理変換を達成する
こともできる。

直列近傍プロセツサ又は並列配列体プロセツサ
の最も複雑な区分は近傍論理トランスレータであ
る。直列近傍プロセツサは近傍論理トランスレー
タ回路の保守的なものであつて、１つの段当たり
１つのトランスレータ回路しか必要とせず、一方
並列配列体は近傍プロセツサはマトリクス素子ご
とに１つのトランスレータ回路を必要とする。

入力マトリクスが像を表わしている様な最も実
際的は構成の使用目的に於いては、分解能を上げ
るためにマトリクスのサイズが比較的大きくなけ
ればならない。例えば、現在のテレビ撮像管によ
つて入力マトリクスを作り出す時には、これが約
1000×1000ピクセルのマトリクスへとデジタル化
される。この像のプロセツサの設計者は、クロツ
ク時間当たり１回の変換を行なえるが1000000個
という比較的複雑なセル素子を有する様な並列配
列体プロセツサを選ぶか、或いは像処理アルゴリ
ズムの各近傍変換ごとに１段づつという一連の段
より成る直列近傍プロセツサを選ぶかという問題
に直面する。

並列配列体近傍プロセツサはクロツクパルスイ
ンターバル当たり１回の近傍像変換という最大速
度で像を変換し、一方繰り返し直列近傍プロセツ
サは別々の時間ステツプ当たりＫ／Ｐ回の像変換
という速度で像変換を行なう。但し、Ｐは像に於
ける全ピクセル数でありそしてＫは直列近傍に於
ける処理段の数である。大きな像については、並
列配列体近傍プロセツサ速度に対する直列配列体
プロセツサ速度の比率を非常にわずかに変えるこ
とができる。処理速度は、マトリクスの全データ
素子数に対する近傍論理モジユールの比率を増加
することによつて増大することしかできないの
で、直列近傍プロセツサ段当たり２つ以上の近傍
論理モジユールを組み込むことができるが、或い
はそれと同等のことであるが、各々の近傍論理モ
ジユールに組合わされる遅延線メモリ素子の数を
減少できるかということに関して問題が生じる。

又、集積回路技術を用いてプロセツサを形成す
るという要望から別の設計上の問題が生じる。一
連の直列像処理段を大規模な配列体に於いて作動
しなければならない時は、段の遅延線メモリに於
ける全素子数が禁止的なものとなつて、１つの大
規模集積チツプに処理段の回路を注文通りに一体
化することができなくなる。直列プロセツサを多
数の小さなチツプに分割する様に努力がなされた
が、この設計上の解決策はチツプ間の相互接続数
が多いことによつて失敗に終つた。

本発明は、並列配列体近傍プロセツサと直列近
傍プロセツサとによつて与えられる両極端間の広
範なレベルの変換速度を得ることができる独特な
近傍プロセツサに関するものである。又、本発明
は集積回路技術を用いて実現化するのにも充分な
ものであり、且つ本発明の装置はあまり相互接続
を必要としない多数の同一の集積回路モジユール
で形成することができる。

概して云えば、本発明は２つ或いはそれ以上の
直列近傍プロセツサの形態をとり、これらプロセ
ツサは、各プロセツサが、それに対向するプロセ
ツサに記憶された当該近傍情報を使用できる様
に、データマトリクスの別々の相接セグメントを
同時に処理する。

本発明の２つの実施例について説明する。第１
の実施例に於いては、２つの直列近傍プロセツサ
が用いられ、各々はデータマトリクスのデータの
半分づゝについて同時に作動する。特別なマルチ
プレクサが用いられ、データマトリクスの半分
づゝの間の境界を特定のデータ素子の近傍が横ぎ
る時に２つの直列近傍プロセツサ間のデータの交
換が出来る様にする。

その第１の実施例に於いては、以下で詳細に述
べる様に、本発明は１つのデータマトリクスを変
換するという作業を等分割する２つの直列近傍プ
ロセツサを用いている。データマトリクスの巾が
Ｎ素子であると仮定すれば、マトリクスの第１の
Ｎ／２列が第１の直列近傍プロセツサ段に供給さ
れ、そして第２のＮ／２列がそれと同時に第２の
直列近傍プロセツサに供給される。各々の場合
に、データは半行半行ベースでラスタスキヤンフ
オーマツトとして供給される。これらの逐次デー
タ流は、１方のプロセツサに送られるピクセル列
に対して１行遅らされたピクセル列を常に他方の
プロセツサが受け取る様にスタガ状に接続され
る。

この対形態の各直列近傍プロセツサは従来型の
直列近傍プロセツサに似ているが、片方の即ち
“外部”のプロセツサの或る窓レジスタへの接続
体を合体している。これらの接続体は“内部”プ
ロセツサのマルチプレクサ素子例えば２方ゲート
によつて与えられる。マルチプレクサ素子の各々
は内部プロセツサの１つの窓から第２の入力を得
る。マルチプレクサ素子の出力は内部近傍トラン
スレータモジユールへ送られる。マルチプレクサ
素子はトランスレータによつてその時変換体が作
り出されているピクセルのマトリクス内の位置に
基いて、内部又は外部の窓レジスタを近傍論理回
路へ効果的に切換える。そのピクセルが２つの半
マトリクスセグメントの仕切から離れていて、問
題とするピクセルの全ての近傍が内部の半マトリ
クスにある場合には、マルチプレクサが内部窓レ
ジスタ値を近傍論理モジユールへ切換える。然し
乍ら、変換体が作り出されているピクセルがマト
リクスの仕切線に隣接していてその当該近傍の或
るものが外部の半マトリクスにある場合には、マ
ルチプレクサ素子がこれらの外部窓レジスタ値を
内部プロセツサの近傍論理トランスレータへ切換
える様に制御される。

この様にして各々の直列近傍プロセツサは他方
のプロセツサに記憶された情報を効果的に使用す
る。２つの直列化されたピクセル流を２つの直列
近傍プロセツサへスタガ状に供給しそして２つの
プロセツサ間でマトリクスデータをマルチプレク
サ処理することにより、両方の直列近傍プロセツ
サを同時に利用することができる。本発明の第２
の実施例の方法を使用することにより、データマ
トリクスは所望の数のマトリクスセグメントにな
る様に横方向に仕切られ、そしてこれらマトリク
スセグメントは同じ数の直列近傍プロセツサセグ
メントによつて同時に処理される。

本発明の直列近傍プロセツサ段は従来型の直列
近傍プロセツサ段と同様にカスケードにつながれ
る。例えば、本発明によつて形成された１対の直
列近傍処理段セグメントの出力は第２の対の直列
近傍処理段セグメントに並列に与えられ、この第
２の対の処理段セグメントは第１の対の出力に対
して第２の変換を行なう。

本発明の直列近傍プロセツサ段は全て同じもの
であり、そして横方向のセグメント間に必要とさ
れる相互接続は比較的わずかな窓部分だけの接続
である。従つて本発明のモジユール、即ち直列近
傍プロセツサ段セグメントは、特殊な集積回路と
して便利に形成することができ、且つ本発明の仕
切られた直列近傍処理装置を形成する様に互いに
容易に相互接続できる。

本発明の他の目的、効果及び適用例は本発明の
多数の好ましい実施例の説明より明らかとなろ
う。

以下、添付図面を参照して本発明を詳細に説明
する。

さて第１Ａ図乃至１Ｆ図を参照すれば、本発明
を良く理解するための基礎を与えるため、公知の
直列近傍プロセツサ及びデータマトリクスに対す
るその作動方法が示されている。

第１Ａ図乃至第１Ｆ図に於いては、直列近傍プ
ロセツサ５０が５×４データマトリクス５２に対
して６つの逐次の作動状態で示されており、この
マトリクス５２は同じ巾の長いマトリクスの１部
であると考えられる。直列プロセツサ５０はいか
なるクロツク時間にも３×３の窓を検査しそして
その窓の中心ピクセルの変換体を作り出すのに用
いられ、特定のピクセルにじかに接触した８つの
ピクセルがその近傍系であると考えられる。

近傍プロセツサ５０は９個の窓記憶レジスタ５
４ａ乃至５４ｉを備えている。各レジスタはピク
セルの１つの値を記憶するのに用いられる。ピク
セルは２進値に限定することができ、この場合は
各レジスタ５４が２進レジスタであるか、或いは
これらのレジスタが１ビツトより高位のピクセル
値を記憶できる多ビツトレジスタである。

窓レジスタ５４は１対のシフトレジスタ５６ａ
及び５６ｂによつて相互接続される。各シフトレ
ジスタは２つの段を有し、そして各段はマトリク
スを形成するピクセルの性質に基いて２進でもよ
いしもつと高位のもでのもよい。

シフトレジスタ及び窓レジスタのこの構成は窓
の位置にタツプを持つた１つの遅延線と等価であ
ることが理解されよう。

プロセツサ５０は更に近傍論理トランスレータ
モジユール５８を備え、これは各々の窓レジスタ
５４の出力も受け取る。近傍論理モジユール５８
は１つの出力ライン６０を有し、これは全ての窓
レジスタ５４の状態に基いたレジスタ５４ｅのピ
クセルの変換を表わしている。トランスレータモ
ジユール５８は、全ての近傍ピクセル入力を受け
そしてそれらの状態に基いた出力を与える様に働
く論理回路（図示せず）を備えている。ゲートの
形態は、直列プロセツサ５０が常に同じ変換を行
なう様に氷久的に固定されるか、或いは又、本出
願人の米国特許出願第742127号に示された様に、
次々のマトリクスに対して次々の変換を行なう様
に中央制御器からプログラムされる。マトリクス
内に含まれた像の解析を行なつたりそれに関連し
た他の目的を果たしたりする様に積分幾何学の原
理に基いて変換がプログラムされる。

データマトリクス５２は、行ごとのラスタスキ
ヤンに基いてプロセツサ５０へピクセルを与える
ために、公知の適当な装置（図示せず）によつて
直列化される。マトリクスからのピクセルは窓レ
ジスタ５４ａに与えられ、そして次々のクロツク
周期に、窓レジスタ５４ｂ，５４ｃ、シフトレジ
スタ５６ａ（２段）、窓レジスタ５４ｄ，５４
ｅ，５４ｆ、シフトレジスタ５６ｂ（２段）、窓
レジスタ５４ｇ，５４ｈ、そして最後の窓レジス
タ５４ｉを経て直列に供給される。各々のクロツ
ク周期に、ラスタスキヤンの次のピクセルがその
手前のピクセルのすぐ後で供給される。いかなる
クロツク周期にも、近傍トランスレータモジユー
ルはレジスタ５４ｅにその時記憶されているピク
セルの変換体を出力としてライン６０に与える。
この出力は別の直列近傍プロセツサに送られる
か、又は装置の最終出力として累算される。シフ
トレジスタ５６ａ及び５６ｂは窓レジスタを配列
するために必要とされ、マトリクスの行の長さに
基いた長さを有している。

第１Ａ図はマトリクスの窓６２に対する窓レジ
スタ及びシフトラインの内容を示している。この
窓６２はピクセル８を中心とするものであり、こ
のピクセルはこの時にはレジスタ５４ｅに記憶さ
れている。次のクロツク周期には、第１Ｂ図に示
された様に、ピクセル１５がレジスタ５４ａに送
られ、そして全てのピクセルがシフトされて、ピ
クセル９を中心として窓が処理される。プロセツ
サを介して次々にシフトされた結果が第１図の
次々の段に示されている。

本発明を理解する上での更に別のステツプとし
て、第２Ａ図乃至第２Ｅ図に示された２つの直列
近傍処理段７０及び７２を考えることにする。こ
れら処理段はマトリクス７４及び７６から導出さ
れる２つの別々の直列化されたピクセル列に基い
て独立して作動する。処理窓の位置が第２Ａ図乃
至２Ｅ図に５つの逐次の個別の時間ステツプで示
されている。プロセツサ７２へ送られるピクセル
流はプロセツサ７０へ送られるピクセル流から１
走査線分だけ遅延されている。第２Ｃ図に示され
た様に、時間ステツプ３に於いては、各々の処理
段窓が分離され、窓を構成するピクセルの位置は
マトリクスの左縁及び右縁の位置を占める。第２
Ｄ図に示された時間ステツプ４に於いても同じ状
態が存在する。第２Ｅ図に示された時間ステツプ
５に於いては、個々の窓形態が再び結合されてい
る。

第２Ｃ図の時間ステツプ３に於いては、９，１
０，６′，１４，１５，１１′，１９，２０，１
６′と示されたピクセルが３×３の仮想窓を形成
し、これは２つの直列化ピクセル配列体間の境界
を横切つて延びる。第２Ｄ図の時間ステツプ４に
於いては、１０，６′，７′，１５，１１′，１
２′，２０，１６′，１７′と示されたピクセルが
３×３の仮想窓を形成する。この仮想窓はいずれ
の近傍論理モジユールによつても処理されず、論
理モジユールは時間ステツプ３及び４に於いては
分離窓形態に対する近傍変換を計算する。然し乍
ら、この仮想窓を構成するピクセルは２つの直列
近傍処理段の合成された近傍窓レジスタに存在す
る。この仮想窓形態に対して近傍変換を計算する
ための本発明による装置が第３Ａ図乃至第３Ｄ図
に示されている。参照番号８０で一般に示された
装置は１対の直列近傍プロセツサモジユール８２
及び８４より成り、これらは互いに同じものであ
りそして第１図に示された従来型の直列近傍段プ
ロセツサと同様のものである。各々のプロセツサ
区分８２及び８４は５つのピクセルという巾をし
たマトリクスに於いて３×３の窓に対して作動す
る様に用いられる。

プロセツサ８４の素子は、プロセツサ８２の対
応素子と同じ番号に’印を付して示されている。

プロセツサ８２は９個の窓レジスタ８６ａ乃至
８６ｉと、２つの２段シフトレジスタ８８ａ及び
８８ｂと、近傍論理トランスレータ９０とを備え
ている。これらは、窓レジスタ８６ａ，８６ｄ及
び８６ｇの出力が、論理トランスレータへ直接与
えられるのではなくて３つのマルチプレクサ素子
９２ａ，９２ｂ及び９２ｃへ各々与えられるとい
う点で、第１図に示した形式の従来型直列近傍プ
ロセツサとは異なる。これら３つのマルチプレク
サ素子の出力が各々近傍論理トランスレータ９０
に与えられる。各々のマルチプレクサユニツト９
２への第２の入力は近傍プロセツサの等価な窓レ
ジスタから与えられる。例えば、マルチプレクサ
素子９２ａはその“内部”プロセツサレジスタ８
６ａから１方の入力を受けそして“外部”プロセ
ツサレジスタ８６a′から第２の入力を受ける。
各々のマルチプレクサ素子は、マルチプレクサ制
御ユニツト９８から受け取つた信号の性質に基い
てそれらの入力の１方を出力する。マルチプレク
サ制御ユニツト９８は全てのマルチプレクサにそ
の出力信号を与える。制御信号が高レベルの時は
マルチプレクサは第１入力をその出力に与えそし
て制御信号が低レベルの時はその第２入力信号を
出力に与える、マルチプレクサ制御ユニツトは
各々のクロツク時間に１回循環される循環シフト
レジスタで構成されるに過ぎない。このレジスタ
は、所望の制御機能を達成する様にその出力に１
及び０が生じる様にロードされる。

データマトリクス１００の左側の５つの列は行
ごとのラスタスキヤンとして直列近傍プロセツサ
８２に送られそしてマトリクス１００の右側の５
つの列は１行だけ遅延されて同様のスキヤンとし
てプロセツサ８４に送られ、即ち行Ｎの左半分が
プロセツサ８２に送られた時に行Ｎ―１の右半分
がプロセツサ８４へ供給される。

第３Ａ図の時間ステツプ１に於いては、問題と
する窓がピクセル１３，１４，１５，１８，１
９，２０，２３，２４及び２５をカバーする。段
８２に対するマルチプレクサ選択入力がＡであ
り、これは現在変換されている窓に対するピクセ
ル値が内部プロセツサ段８２の近傍窓レジスタに
完全に含まれることを指示している。近傍論理ト
ランスレータの出力はピクセル１９の変換された
値である。第３Ｂ図の時間ステツプ２に於いて
は、仮想窓がデータ配列体１００の両半分間の境
界を横切つている。現在変換されているピクセル
はピクセル２０であり、これは配列体１００の左
半分に属しているが、その近傍系は部分的に右半
分にある。１４，１５，１９，２０，２４，２６
と示されたピクセルに対するピクセル値は段８２
に属する窓レジスタに含まれ、一方１１′，１
６′２１′と示されたピクセルのピクセル値は段８
４に属する窓レジスタに含まれる。それ故、段８
２のマルチプレクサ選択入力は位置Ｂにセツトさ
れ、ピクセル値１１′，１６′及び２１′を段８２
の近傍論理トランスレータへと横方向に転送せし
める。段８２の出力はピクセル２０の近傍変換さ
れた値である。

第３Ｃ図の時間ステツプ３に於いては、仮想窓
が配列体の境界を横切つており、変換されている
ピクセルは配列体の左側ではなくて右に属してい
る。それ故段８２の近傍論理トランスレータへの
入力は、ピクセル１１′，１２′，１６′，１７′，
２１，２２′に対する場合と同様に段８４の窓レ
ジスタから部分的に取り出され、且つ段８２の窓
レジスタ即ちピクセル１５，２０，２５から部分
的に横方向に転送される。この場合は段８４のマ
ルチプレクサ選択入力が位置Ａにセツトされる。
段８４の出力はピクセル１６′の変換された値で
ある。第３Ｄ図の時間ステツプ４は段内のマルチ
プレクサの通常の状態への復帰を表わしている。
仮想窓は今や真であり、段８４の近傍窓レジスタ
内に完全に含まれている。

マトリクスを、その列の数の等約数に仕切るこ
とができるということは当業者に明らかである。
この分割が３つ以上のプロセツサを含む場合は、
マトリクスの縁に対して作動するもの以外の全て
のプロセツサがそれらに隣接した両近傍プロセツ
サからの接続を必要とする。第４図は３つの同一
の仕切られた近傍プロセツサモジユール１２０，
１２２及び１２４を示しており、これらは全て15
ピクセル巾の１つのマトリクス１２６の区分に基
いて作動する。

プロセツサ１２０はマトリクス１２６の左側の
５つの列を受け、中央のプロセツサ１２２は中央
の５つの列を受け、そしてプロセツサ１２４は右
側の５つの列を受ける。マトリクスの列の各群の
ラスタは隣接プロセツサに対して互いに１行だけ
スタガ状にされる。プロセツサ１２２はプロセツ
サ１２０及び１２４の窓レジスタ段からの入力を
有し、そしてプロセツサ１２０及び１２４は各々
プロセツサ１２２からの入力を有する。３つのプ
ロセツサモジユールは同一のものであるが、プロ
セツサ１２０及び１２４の或るマルチプレクサは
使用されない。（これらはそれに隣接した左右の
プロセツサに接続される。） 各々の直列近傍プロセツサモジユールは、前記
例のプロセツサと同様に、３×３近傍窓に基いて
作動し、従つて９個の窓レジスタ区分１２８ａ乃
至１２８ｉを使用している。各々のプロセツサは
５つの列を取り扱うので、各プロセツサは１対の
２段シフトレジスタ１３０ａ及び１３０ｂを組み
込んでいなければならない。窓の３つの例のうち
の中央の列を形成する３つの窓レジスタ１２８
ｂ，１２８ｅ，１２８ｈの出力は近傍論理トラン
スレータ１３２へ直接与えられる。各窓の左側の
列を形成する３つの窓レジスタ１２８ｃ，１２８
ｆ，１２８ｉの出力は３つのマルチプレクサ１３
４ａ，１３４ｂ，１３４ｃに与えられる。これら
のマルチプレクサの各々はそれに隣接した左側の
プロセツサから第２入力を受ける。マトリクス１
２６の左縁で作動するプロセツサ１２０の場合
は、これらの入力が接続されない。各窓の右側の
列を形成する３つの窓レジスタ１２８ａ，１２８
ｄ，１２８ｇの出力は第２の組の３つのマルチプ
レクサ１３６ａ，１３６ｂ及び１３６ｃに与えら
れる。これらのマルチプレクサの各々は右側にあ
る次のプロセツサの窓レジスタから第２の入力を
得る。各プロセツサにはそれ自身のマルチプレク
サ制御ユニツト１３８が設けられている。

第４図に示されたセグメント化されたプロセツ
サの各区分には仕切られたマトリクスから直列ピ
クセル流が同時に供給され、各ピクセル流の位相
は左側の配列体セグメントから右側の配列体セグ
メントへと向つて１行ずつ遅延される。第４Ａ図
に示された時間ステツプ１に於いては、各段セグ
メントの窓レジスタの内容が、それらの各々の配
列体セグメント内に完全に含まれた近傍窓に相当
する。それ故、全てのマルチプレクサ入力信号は
零である。

第４Ｂ図の時間ステツプ２に於いては、窓が配
列体セグメントの境界を横切り、従つて仮想窓を
形成する。段１２０はセグメント出力６５′を計
算するため段１２２からピクセル５１，６６及び
８１を得、そして作動１としてMPX2制御入力を
得る。同様に、段１２２は段１２４からピクセル
４１，５６，７１を取り上げ、従つてそのMPX2
制御入力は作動１である。段１２４のMPX2制御
入力は常時不作動０に結合される。というのは、
右側の近傍セグメントを持たないからである。右
側のセグメントの窓は分離しており、縁状態を正
しく処理するために特殊な構成体を作らねばなら
ない。制御という観点から最も簡単に行なうこと
のできる調整はMPX2制御信号を段１２４の近傍
論理モジユールへと供給することあろう。これ
は、左側セグメントの近傍論理をして、切断され
たピクセル４１，５６及び７１を無視せしめると
いう作用を有することになる。

時間ステツプ３に於いては、時間ステツプ２に
示された状態でもつて左側の対称性が存在する。
それ故、マルチプレクサ制御入力MPX1は作動１
であり、一方MPX2は不作動０である。最後に、
第４Ｄ図の時間ステツプ４に於いては、再び通常
の作動状態が生じ、窓はそれらの各々の配列体セ
グメントに完全に含まれる。

セグメント化されたプロセツサを形成する様に
接続された各々の直列プロセツサの出力は、繰り
返し的に次の変換を実行する更に別のプロセツサ
段に与えることができる。この様にしていかなる
数のプロセツサをカスケード接続することもでき
る。

【図面の簡単な説明】

第１Ａ図乃至第１Ｆ図は公知の直列近傍プロセ
ツサ段の作動方法を示した図、第２Ａ図乃至第２
Ｅ図はデータマトリクスの個別のセグメントに対
して別々に然も同期して作動する１対の直列近傍
プロセツサ段を示した図、第３Ａ図乃至第３Ｄ図
は４つの連続した作動段として本発明により形成
された１対の横方向に接続された直列近傍プロセ
ツサ段セグメントを示す図、そして第４Ａ図乃至
第４Ｄ図は三重にセグメント化された入力データ
マトリクスに基いて４つの連続した作動状態で作
動する本発明により形成された３つの横方向に接
続された直列近傍プロセツサ段を示す図である。 ５０……直列近傍プロセツサ、５２……データ
マトリクス、５４……窓レジスタ、６５……シフ
トレジスタ、５８……近傍論理トランスレータモ
ジユール、６２……窓、７０，７２……直列近傍
処理段、７４，７６……マトリクス、８０……本
発明による装置、８２，８４……直列近傍プロセ
ツサモジユール、８６ａ，８６ｉ……窓レジス
タ、８８ａ，８８ｂ……シフトレジスタ、９０…
…近傍論理トランスレータ、９８……マルチプレ
クサ制御ユニツト、１００……データマトリク
ス、１２０，１２２，１２４……近傍プロセツサ
モジユール、１２６……マトリクス。

Claims (1)

1. 【特許請求の範囲】 １ データマトリクス１００に対し近傍変換を行
   う装置であつて、該データマトリクスの各素子の
   最終値は当該素子の値及び当該素子の近傍に於け
   る素子夫々の値の関数である様な装置であつて、 データマトリクスの左部分の列毎、行毎の走査
   をなしこの走査に於いて次々の素子の直列出力を
   作る第１の直列化手段、 データマトリクスの右部分の列毎、行毎の走査
   をなし、この走査に於いて次々のエレメントの直
   列出力を作るがこの直列出力は上記第１の直列化
   手段の直列出力とは１行分だけ遅延せられている
   第２の直列化手段、 第１、第２の直列シフトレジスタであつて、
   各々が対応する直列化手段に接続され、次々の素
   子の上記直列出力を受け、更に、第１、第２、第
   ３窓レジスタ８６ａ，８６ｂ，８６ｃ、第１の多
   素子シフトレジスタ８８ａ、第４、第５、第６窓
   レジスタ８６ｄ、８６ｅ、８６ｆ、第２の多素子
   シフトレジスタ８８ｂ、及び第７、第８、第９窓
   レジスタ８６ｇ，８６ｈ，８６ｉの直列接続体を
   含み、上記第１の窓ジスタ８６ａは次々の素子の
   上記直列出力を受け、素子は上記走査速度で上記
   直列シフトレジスタを通じてシフトされ、上記第
   １、第２多素子シフトレジスタ８８ａ，８８ｂの
   長さは上記第１、第２、第３、第４、第６、第
   ７、第８及び第９窓レジスタ８６ａ，８６ｂ，８
   ６ｃ，８６ｄ，８６ｆ，８６ｇ，８６ｈ，８６ｉ
   が上記第５窓レジスタ８６ｅの素子の近傍にある
   様に選ばれた第１、第２直列シフトレジスタ、 マルチプレクサの第１の組９２ａ〜９２ｃであ
   つて、上記第１、第２直列シフトレジスタの上記
   第１窓レジスタ８６ａに接続された入力及び出力
   とを有する第１マルチプレクサ９２ａ、上記第
   １、第２直列シフトレジスタの上記第４窓レジス
   タ８６ｄに接続された入力及び出力とを有する第
   ２マルチプレツサ９２ｂ及び上記第１、第２直列
   シフトレジスタの第７窓レジスタ８６ｇに接続さ
   れた入力及び出力を有する第３マルチプレクサ９
   ２ｃとより成る第１の組のマルチプレクサ、 マルチプレクサの第２の組９２a′〜９２c′であ
   つて、上記第１、第２直列シフトレジスタの上記
   第３窓レジスタ８６c′に接続された入力及び出力
   を有する第４マルチプレクサ９２a′、上記第１、
   第２直列シフトレジスタの上記第６窓レジスタ８
   ６f′に接続された入力及び出力とを有する第５マ
   ルチプレクサ９２b′、及び、上記第１、第２直列
   シフトレジスタの上記第９窓レジスタ８６c′に接
   続された入力及び出力を有する第６マルチプレク
   サ９２c′とより成る第２の組のマルチプレクサ、 上記第１の直列シフトレジスタの上記第２、第
   ３、第５、第６、第８及び第９窓レジスタ及び上
   記第１の組のマルチプレクサに接続され、上記第
   １直列シフトレジスタの上記第５窓レジスタに於
   ける素子の最終値を形成するための第１の近傍論
   理回路９６、 上記第２直列シフトレジスタの第１、第２、第
   ４、第５、第７及び第８窓レジスタ及び上記第２
   の組のマルチプレクサとに接続され、上記第２の
   直列シフトレジスタの第５窓レジスタの素子の最
   終値を形成する第２近傍論理回路９６′、 上記第１、第２の組のマルチプレクサの選択さ
   れた入力を別々に制御する様に接続されたマルチ
   プレクサ制御回路９８であつて、 上記第１直列シフトレジスタの上記第５窓レジ
   スタに於ける素子の近傍が上記データマトリクス
   の右部分に於ける素子を含む時のみ上記第１の組
   のマルチプレクサが制御されて上記第２の直列シ
   フトレジスタの窓レジスタを選択し、 上記第２直列シフトレジスタの上記第５窓レジ
   スタに於ける素子の近傍が上記データマトリクス
   の左部分に於ける素子を含む時のみ上記第２の組
   のマルチプレクサが制御されて上記第１の直列シ
   フトレジスタの窓レジスタを選択するマルチプレ