JPS59132067A - 画像処理装置 - Google Patents
画像処理装置Info
- Publication number
- JPS59132067A JPS59132067A JP570483A JP570483A JPS59132067A JP S59132067 A JPS59132067 A JP S59132067A JP 570483 A JP570483 A JP 570483A JP 570483 A JP570483 A JP 570483A JP S59132067 A JPS59132067 A JP S59132067A
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- JP
- Japan
- Prior art keywords
- buffers
- data
- bits
- data table
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T1/00—General purpose image data processing
- G06T1/20—Processor architectures; Processor configuration, e.g. pipelining
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Image Processing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、画像メモリーに2次元的に配列された画像デ
ータに対して3×3ビツトマトリツクスを基本とした2
次元演算を施す画像処理装置に関するものである。
ータに対して3×3ビツトマトリツクスを基本とした2
次元演算を施す画像処理装置に関するものである。
一般に、画像処理では、データが2次元的に配列されて
いることからその2次元構造を考慮したいわゆる2次元
演算が必要とされる。2次元演算としては、3X3ビツ
トマトリツクスを1単位とした演算がよく行われる。そ
の基本構成の一例を第1図に、またその演算原理を第2
図に示す。すなわち、2次元変換回路C0NVは画像メ
モリー(図示せず)から読み出された画像データを3×
3ビツトマトリツクスを1単位とした9ビツトの信号列
に変換するものである。この9ビツトの信号はデータ・
テーブル・メモリーDTMのアドレスとみなされる。デ
ータ・テーブル・メモリーDTMはそのアドレスの内容
に応じて、複数ピットよりなる′0″′または1′″の
信号(CO〜CIFF)を発生ずる。この信号を受けた
論理回路LCては各種演算の機能に応じてこれらの信号
を変換し、出力するものである。
いることからその2次元構造を考慮したいわゆる2次元
演算が必要とされる。2次元演算としては、3X3ビツ
トマトリツクスを1単位とした演算がよく行われる。そ
の基本構成の一例を第1図に、またその演算原理を第2
図に示す。すなわち、2次元変換回路C0NVは画像メ
モリー(図示せず)から読み出された画像データを3×
3ビツトマトリツクスを1単位とした9ビツトの信号列
に変換するものである。この9ビツトの信号はデータ・
テーブル・メモリーDTMのアドレスとみなされる。デ
ータ・テーブル・メモリーDTMはそのアドレスの内容
に応じて、複数ピットよりなる′0″′または1′″の
信号(CO〜CIFF)を発生ずる。この信号を受けた
論理回路LCては各種演算の機能に応じてこれらの信号
を変換し、出力するものである。
従来の2次元演算回路は、第3図に示すように、2次元
変換回路としてシフトレジスタSRI〜SR3を用い、
データバスDBを介して画像メモから読み出した矩形領
域RAの画像データ (第4図)の内、第1行目、第1
行目、第2行目、第3行目をそれぞれシフトレジスタS
RI、SR2゜SR3にセットし、シフトクロックSC
Pを与えることにより、3×3のマトリックスを1単位
として1単位毎にシリアルに処理していくものである。
変換回路としてシフトレジスタSRI〜SR3を用い、
データバスDBを介して画像メモから読み出した矩形領
域RAの画像データ (第4図)の内、第1行目、第1
行目、第2行目、第3行目をそれぞれシフトレジスタS
RI、SR2゜SR3にセットし、シフトクロックSC
Pを与えることにより、3×3のマトリックスを1単位
として1単位毎にシリアルに処理していくものである。
しかし、この方法では、画像データを3×3のマトリッ
クスを1単位としてシリアルに処理してゆくため、時間
がかかり、2次元演算を高速に行う乙とができないとい
う欠点があった。
クスを1単位としてシリアルに処理してゆくため、時間
がかかり、2次元演算を高速に行う乙とができないとい
う欠点があった。
本発明の目的は、このような欠点を解消し、画像メモリ
ーに2次元的に配列された画像データに対して3×3ピ
ツトマトリツクスを基本とした2次元演算を高速に実行
することができるような画像処理装置を提供することに
ある。
ーに2次元的に配列された画像データに対して3×3ピ
ツトマトリツクスを基本とした2次元演算を高速に実行
することができるような画像処理装置を提供することに
ある。
以下図面を用いて本発明の詳細な説明する。第5図は本
発明の実施例構成図で、3個のバッファBl、B2.B
3は画像データを一時保持するレジスタで、各ロードパ
ルスLDI、LD2.LD3を与えることによりデータ
バス経由で画像データがセットされる。バッファBl、
B2. R3の出力(ヨ画像データが3×3のマトリ
ックスを1単位とした9ビツトの信号列を形成するよう
にデータ・テーブル・メモリーDTMI、DTM2.
・・・。
発明の実施例構成図で、3個のバッファBl、B2.B
3は画像データを一時保持するレジスタで、各ロードパ
ルスLDI、LD2.LD3を与えることによりデータ
バス経由で画像データがセットされる。バッファBl、
B2. R3の出力(ヨ画像データが3×3のマトリ
ックスを1単位とした9ビツトの信号列を形成するよう
にデータ・テーブル・メモリーDTMI、DTM2.
・・・。
D T M 、tnのアドレスに3ビツトずつ入力され
る。
る。
データ・テーブル・メモリーDTMI−DTMmは2次
元空間で設定できる論理条件を2次元演算用のパターン
をメモリー空間上で表現したもので、与えられた9ビツ
トのアドレスの内容に応じて、複数ピット(mビット)
の“0″または1°°よりなる信号を出力する。データ
・テーブル・メモリーDTMI−DTMmの内容はすべ
て同一である。
元空間で設定できる論理条件を2次元演算用のパターン
をメモリー空間上で表現したもので、与えられた9ビツ
トのアドレスの内容に応じて、複数ピット(mビット)
の“0″または1°°よりなる信号を出力する。データ
・テーブル・メモリーDTMI−DTMmの内容はすべ
て同一である。
なお、データ・テーブル・メモリーとしては例えばRA
M、EPROM等を使用することができる。
M、EPROM等を使用することができる。
演算回路LCは、データ・テーブル・メモリーの出力を
受けこれを2次元演算の種類に応じて更に変換して出力
するようになっている。このような演算回路は、ゲート
、バッファ、カウンタ等より構成されている。
受けこれを2次元演算の種類に応じて更に変換して出力
するようになっている。このような演算回路は、ゲート
、バッファ、カウンタ等より構成されている。
このような構成における動作を次に説明する。
(1)画像メモリーから矩形領域の第1行目、第2行目
、第3行目の画像データを読み出し、バッファDI、B
2.B3にそれぞれセントする。
、第3行目の画像データを読み出し、バッファDI、B
2.B3にそれぞれセントする。
(2)データ・テーブル・メモリー〇TMIのアドレス
として、バッファBlの出力の上位の3ビツト、バッフ
ァB2の出力の上位の3ビツトおよびバッファB3の出
力の上位の3ビットを導く。
として、バッファBlの出力の上位の3ビツト、バッフ
ァB2の出力の上位の3ビツトおよびバッファB3の出
力の上位の3ビットを導く。
データ・テーブル・メモリー〇TM2のアドレスとして
は、バッファBlの出力の上位の1ビツトを除く次の適
宜な連続した3ビツト、バッファB2の出力の上位の1
ビツトを除く次の適宜な連続した3ビツトおよびバッフ
ァB3の出力の上位の1ビツトを除く次の適宜な連続し
た3ビツトを導く。
は、バッファBlの出力の上位の1ビツトを除く次の適
宜な連続した3ビツト、バッファB2の出力の上位の1
ビツトを除く次の適宜な連続した3ビツトおよびバッフ
ァB3の出力の上位の1ビツトを除く次の適宜な連続し
た3ビツトを導く。
以下各データ・テーブル・メモリーについても同様にし
、最後のデータ・テーブル・メモリーDTMmに対して
はバッファBlの出力の下位の3ビツト、バッファB2
の出力の下位の3ビツトおよびバッファB3の出力の下
位の3ビツトを与える。
、最後のデータ・テーブル・メモリーDTMmに対して
はバッファBlの出力の下位の3ビツト、バッファB2
の出力の下位の3ビツトおよびバッファB3の出力の下
位の3ビツトを与える。
これにより、バッファBl、B2.B3の出力よりm個
の3×3のマトリックスパターンがそれぞれデータ・テ
ーブル・メモリーDTMl〜DTMmに与えられたこと
になる。
の3×3のマトリックスパターンがそれぞれデータ・テ
ーブル・メモリーDTMl〜DTMmに与えられたこと
になる。
(3)データ・テーブル・メモリーに与えられた9ビツ
トのアドレスの内容に応じて各データ・テーブル・メモ
リーよりそれぞれの変換結果が同時に出力され、m個の
3×3のマトリックス情報が並列に処理されたことにな
る。
トのアドレスの内容に応じて各データ・テーブル・メモ
リーよりそれぞれの変換結果が同時に出力され、m個の
3×3のマトリックス情報が並列に処理されたことにな
る。
(4)各データ・テーブル・メモリーの出力は論理回路
LCに入力され、更にここで変換され、最終変換結果が
論理回路より出力される。つまり、m個の3X3のマト
リックス情報が並列かつ同時に変換された乙とになる。
LCに入力され、更にここで変換され、最終変換結果が
論理回路より出力される。つまり、m個の3X3のマト
リックス情報が並列かつ同時に変換された乙とになる。
以上説明したように、本発明によれば、2次元演算用の
パターンを予め格納したデータ・テーブル・メモリーを
複歓個用意することにより、複数の3×3のマトリック
ス・パターンが同時にm列処理できるため、2次元演算
をそれだけ高速に実行することができる。
パターンを予め格納したデータ・テーブル・メモリーを
複歓個用意することにより、複数の3×3のマトリック
ス・パターンが同時にm列処理できるため、2次元演算
をそれだけ高速に実行することができる。
第1図及び第3図は従来の画像処理装置の一例を示す構
成図、第2図は演算原理を示す図、第4図は画像メモリ
ー内のデータの配列を説明するための図、第5図は本発
明に係る画像処理装置の一実施例を示す要部構成図であ
る。 B l =83 ・−・/(ッ77、DTM l−DT
Mm・・・データ・テーブル・メモリー、LC・・・論
理回路。
成図、第2図は演算原理を示す図、第4図は画像メモリ
ー内のデータの配列を説明するための図、第5図は本発
明に係る画像処理装置の一実施例を示す要部構成図であ
る。 B l =83 ・−・/(ッ77、DTM l−DT
Mm・・・データ・テーブル・メモリー、LC・・・論
理回路。
Claims (1)
- 画像メモリーに2次元的に配列された画像データに3X
3ビツトのマトリックスを基本とした2次元演算を施す
画像処理装置において、画像メモリから読み出しな3×
3ビツトマトリツクスの第1行目、第2行目、第3行目
の各画像データをそれぞれセットする3個のバッファと
、同一内容の2次元演算用のパターンを予め格納したm
個のデータ・テーブル・メモリーを具備し、前記バッフ
ァの出力より3×3のマトリックスを構成するような9
ビツトの信号列をm個合成し、これらm個の信号列とm
個のデータ・テーブル・メモリーのアドレスとをそれぞ
れ1対1に対応させ、客データ・テーブル・メモリーよ
り出力結果を並列にかつ同時に戒り出して処理し得るよ
うにしたことを特徴とする画像処理装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP570483A JPS59132067A (ja) | 1983-01-17 | 1983-01-17 | 画像処理装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP570483A JPS59132067A (ja) | 1983-01-17 | 1983-01-17 | 画像処理装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS59132067A true JPS59132067A (ja) | 1984-07-30 |
Family
ID=11618497
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP570483A Pending JPS59132067A (ja) | 1983-01-17 | 1983-01-17 | 画像処理装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS59132067A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61231657A (ja) * | 1985-04-08 | 1986-10-15 | Agency Of Ind Science & Technol | 並列デ−タ処理装置 |
EP0201261A2 (en) * | 1985-04-30 | 1986-11-12 | International Business Machines Corporation | Processor for performing logical operations on picture element data bytes |
WO1987006741A1 (en) * | 1986-04-30 | 1987-11-05 | Fanuc Ltd | Image operating apparatus |
US5237656A (en) * | 1986-04-30 | 1993-08-17 | Fanuc Ltd. | Image processing apparatus using look-up tables |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS52343A (en) * | 1975-06-21 | 1977-01-05 | Shin Kobe Electric Machinery | Method of manufacturing negative plate for readyyforruse type storage battery |
JPS556699A (en) * | 1978-06-26 | 1980-01-18 | Environmental Res Inst | Near series processor devided in parallel |
JPS592164A (ja) * | 1982-06-29 | 1984-01-07 | Toshiba Corp | 画像入力装置 |
-
1983
- 1983-01-17 JP JP570483A patent/JPS59132067A/ja active Pending
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS52343A (en) * | 1975-06-21 | 1977-01-05 | Shin Kobe Electric Machinery | Method of manufacturing negative plate for readyyforruse type storage battery |
JPS556699A (en) * | 1978-06-26 | 1980-01-18 | Environmental Res Inst | Near series processor devided in parallel |
JPS592164A (ja) * | 1982-06-29 | 1984-01-07 | Toshiba Corp | 画像入力装置 |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61231657A (ja) * | 1985-04-08 | 1986-10-15 | Agency Of Ind Science & Technol | 並列デ−タ処理装置 |
EP0201261A2 (en) * | 1985-04-30 | 1986-11-12 | International Business Machines Corporation | Processor for performing logical operations on picture element data bytes |
WO1987006741A1 (en) * | 1986-04-30 | 1987-11-05 | Fanuc Ltd | Image operating apparatus |
JPS62256178A (ja) * | 1986-04-30 | 1987-11-07 | Fanuc Ltd | 画像演算装置 |
EP0265529A1 (en) * | 1986-04-30 | 1988-05-04 | Fanuc Ltd. | Image processing apparatus |
US5237656A (en) * | 1986-04-30 | 1993-08-17 | Fanuc Ltd. | Image processing apparatus using look-up tables |
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