JP2642970B2 - シフトレジスタ回路 - Google Patents
シフトレジスタ回路Info
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- JP2642970B2 JP2642970B2 JP63297836A JP29783688A JP2642970B2 JP 2642970 B2 JP2642970 B2 JP 2642970B2 JP 63297836 A JP63297836 A JP 63297836A JP 29783688 A JP29783688 A JP 29783688A JP 2642970 B2 JP2642970 B2 JP 2642970B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はシフトレジスタ回路に係り、特に、高速の画
像処理装置等で多段のシフトレジスタを同時に駆動する
場合に好適なシフトレジスタ回路に関する。
像処理装置等で多段のシフトレジスタを同時に駆動する
場合に好適なシフトレジスタ回路に関する。
画像処理装置等では多段のシフトレジスタを必要とす
るが、多段のシフトレジスタが同時に動作すると、電源
電圧の変動が大きくなり、極端な場合は誤動作を誘発す
ることゝなる。従来、これに対処する方法としては、例
えば特開昭61−50292号公報に記載のように、多段のシ
フトレジスタを所定クロック毎に順次切換えて動作し、
ある時刻に動作しているシフトレジスタを常に全体の一
部とすることにより、消費電流の瞬時値の低減を図る方
法がある。
るが、多段のシフトレジスタが同時に動作すると、電源
電圧の変動が大きくなり、極端な場合は誤動作を誘発す
ることゝなる。従来、これに対処する方法としては、例
えば特開昭61−50292号公報に記載のように、多段のシ
フトレジスタを所定クロック毎に順次切換えて動作し、
ある時刻に動作しているシフトレジスタを常に全体の一
部とすることにより、消費電流の瞬時値の低減を図る方
法がある。
上記従来技術は、あるクロックパルスにより電源電圧
が瞬間的に低下しても、次のクロックパルスまでの間に
電源電圧が元の正常状態に復帰するものと仮定してい
る。CMOS−IC等比較的低速の回路素子を使用する場合は
それでも良いが、ECL−IC等高速の回路素子を使用し、
高速のクロックパルスにより多段のシフトレジスタを駆
動すると、あるクロックパルスによる電源電圧の変動
が、次のクロックパルスまでの間に、元の正常状態に戻
らない状態が発生する。この場合、あるクロックパルス
による電源電圧の変動が、次のクロックパルスによる電
源電圧の変動と重なり合い、さらにまた次のクロックパ
ルスによる電源電圧の変動と重なり合うという具合に、
次々と悪い方向に電源電圧が変動する場合がある。この
ように、上記従来技術は、高速の回路素子を使用して高
速のクロックパルスで駆動した場合について配慮されて
おらず、高速動作の場合、電源電圧の変動の重なりによ
り、誤動作の防止が十分でない問題があった。
が瞬間的に低下しても、次のクロックパルスまでの間に
電源電圧が元の正常状態に復帰するものと仮定してい
る。CMOS−IC等比較的低速の回路素子を使用する場合は
それでも良いが、ECL−IC等高速の回路素子を使用し、
高速のクロックパルスにより多段のシフトレジスタを駆
動すると、あるクロックパルスによる電源電圧の変動
が、次のクロックパルスまでの間に、元の正常状態に戻
らない状態が発生する。この場合、あるクロックパルス
による電源電圧の変動が、次のクロックパルスによる電
源電圧の変動と重なり合い、さらにまた次のクロックパ
ルスによる電源電圧の変動と重なり合うという具合に、
次々と悪い方向に電源電圧が変動する場合がある。この
ように、上記従来技術は、高速の回路素子を使用して高
速のクロックパルスで駆動した場合について配慮されて
おらず、高速動作の場合、電源電圧の変動の重なりによ
り、誤動作の防止が十分でない問題があった。
本発明の目的は、高速の回路素子を使用して高速のク
ロックパルスで多段のシフトレジスタを同時駆動する場
合に、電源電圧の変動を極力低減することにある。
ロックパルスで多段のシフトレジスタを同時駆動する場
合に、電源電圧の変動を極力低減することにある。
上記目的を達成するため、本発明は一列あたりｍビッ
トでｎ列構成の多段シフトレジスタの直列方向および並
列方向の両方について、正論理、負論理を交互に割付け
るようにしたことである。
トでｎ列構成の多段シフトレジスタの直列方向および並
列方向の両方について、正論理、負論理を交互に割付け
るようにしたことである。
ここで、シフトレジスタの初段の回路素子（フリップ
フロップ）に入力されるデータと同一のデータが出力さ
れる場合を正論理といい、初段に入力されたデータと反
転されて出力される場合を負論理という。
フロップ）に入力されるデータと同一のデータが出力さ
れる場合を正論理といい、初段に入力されたデータと反
転されて出力される場合を負論理という。
並列に入力されるｎビットのデータが全て“High"か
ら“Low"へ変化した場合、約半数の回路素子の出力は、
“High"から“Low"へ変化し、残り約半数の回路素子の
出力は“Low"から“High"へ変化し、全体として“High"
から“Low"へ変化する回路素子の出力の数と“Low"から
“High"へ変化する回路素子の数とがほゞ等しくなる。
このため、電源に対する影響はほゞ零となり、電源電圧
の変動は無くなり、回路が誤動作することが無くなる。
ら“Low"へ変化した場合、約半数の回路素子の出力は、
“High"から“Low"へ変化し、残り約半数の回路素子の
出力は“Low"から“High"へ変化し、全体として“High"
から“Low"へ変化する回路素子の出力の数と“Low"から
“High"へ変化する回路素子の数とがほゞ等しくなる。
このため、電源に対する影響はほゞ零となり、電源電圧
の変動は無くなり、回路が誤動作することが無くなる。
以下、本発明の一実施例について図面により説明す
る。
る。
第１図は本発明の一実施例の回路図である。本実施例
は、クロツクパルスCLKによるデータのシフト方向にｍ
＋１行、入力データD(0)〜D(n)の数のｎ＋１列をそれぞ
れ偶数個、合計（ｍ＋１）×（ｎ＋１）個のフリップフ
ロップをマトリックス状に配列したシフトレジスタ回路
を示したものである。こゝで、第１行目のフリップフロ
ップF00,F10,…,Fn0および最終行である第ｍ＋１行目の
フリップフロップF0m,F1m,…,Fmmの内、偶数ビットであ
るフリップフロップF00,F20,…,Fn-10とF0m,F2m,…,F
n-1mは、入力データが反転して出力される端子より出
力をとり、奇数ビットであるフリップフロップF10,F30,
…,Fn0とF1m,F3m,…,Fnmは、入力データがそのまゝ出力
されるＱ端子より出力をとる。また、第２行目からの最
終行の前行である第ｍ行目までの各行のフリップフロッ
プでは、入力データが反転して出力される出力端子よ
り出力をとりだし、次段のフリップフロップの入力端子
Ｄへ接続する。
は、クロツクパルスCLKによるデータのシフト方向にｍ
＋１行、入力データD(0)〜D(n)の数のｎ＋１列をそれぞ
れ偶数個、合計（ｍ＋１）×（ｎ＋１）個のフリップフ
ロップをマトリックス状に配列したシフトレジスタ回路
を示したものである。こゝで、第１行目のフリップフロ
ップF00,F10,…,Fn0および最終行である第ｍ＋１行目の
フリップフロップF0m,F1m,…,Fmmの内、偶数ビットであ
るフリップフロップF00,F20,…,Fn-10とF0m,F2m,…,F
n-1mは、入力データが反転して出力される端子より出
力をとり、奇数ビットであるフリップフロップF10,F30,
…,Fn0とF1m,F3m,…,Fnmは、入力データがそのまゝ出力
されるＱ端子より出力をとる。また、第２行目からの最
終行の前行である第ｍ行目までの各行のフリップフロッ
プでは、入力データが反転して出力される出力端子よ
り出力をとりだし、次段のフリップフロップの入力端子
Ｄへ接続する。
いま、第１列目のフリップフロップF00,F01,…,F0mに
着目した場合、入力データD(0)として連続して“Low"が
入力された場合、第２図に示すように、“Low"と“Hig
h"（以下、“L",“H"と略記する）の差は、１である。
画像処理で扱うデータは、比較的“L"および“H"が連続
する。“L"が連続して入力された後、“H"が連続して入
力される場合、フリップフロップF00,F01,…,F0mの出力
▲▼，▲▼，…，▲▼は第３図に示
すように変化する。第３図において、（ａ）は、入力デ
ータD(0)として“L"が連続して入力された場合の、ある
時点の状態である。ここで、入力データD(0)が“H"に変
化した場合、（ｂ）のようになり、以後、入力データD
(0)として“H"が連続して入力されると、（ｂ）→
（ｃ）→（ｄ）・・・のように変化していく。この間、
“L"から“H"または“H"から“L"へ変化するフリプフロ
ップの数は常に１つである。奇数列のフリップフロップ
は全てこれと同じ動作を同時行う。また、偶数列のフリ
ップフロップに関しては、入力データが連続して“L"が
入力された場合の“L"と“H"の差は３になるが、“H"が
連続して入力された場合に“L"から“H"または、“H"か
ら“L"へ変化するフリップフロップの数は奇数列と同様
に常に１つである。
着目した場合、入力データD(0)として連続して“Low"が
入力された場合、第２図に示すように、“Low"と“Hig
h"（以下、“L",“H"と略記する）の差は、１である。
画像処理で扱うデータは、比較的“L"および“H"が連続
する。“L"が連続して入力された後、“H"が連続して入
力される場合、フリップフロップF00,F01,…,F0mの出力
▲▼，▲▼，…，▲▼は第３図に示
すように変化する。第３図において、（ａ）は、入力デ
ータD(0)として“L"が連続して入力された場合の、ある
時点の状態である。ここで、入力データD(0)が“H"に変
化した場合、（ｂ）のようになり、以後、入力データD
(0)として“H"が連続して入力されると、（ｂ）→
（ｃ）→（ｄ）・・・のように変化していく。この間、
“L"から“H"または“H"から“L"へ変化するフリプフロ
ップの数は常に１つである。奇数列のフリップフロップ
は全てこれと同じ動作を同時行う。また、偶数列のフリ
ップフロップに関しては、入力データが連続して“L"が
入力された場合の“L"と“H"の差は３になるが、“H"が
連続して入力された場合に“L"から“H"または、“H"か
ら“L"へ変化するフリップフロップの数は奇数列と同様
に常に１つである。
次に行方向に着目した場合、入力データD(0)〜D(n)が
全て“L"から“H"に変化した場合、第１行目のフリップ
フロップF00,F10,…,Fn0の出力は、第４図に示す様に変
化する。即ち、偶数列のフリップフロップF00,F20,…,F
n-10の出力▲▼，▲▼，…，▲
▼は“H"から“L"へ変化し、奇数列のフリップフロップ
F10,F20,…,Fn0の出力Q10,Q30…，…,Qn0は、“L"から
“H"へ変化する。こゝで、偶数列と奇数列が同数のた
め、第１行目は、変化する前と変化した後での“H"と
“L"との差は同じであり、電流値の変化による電圧の変
動はない。
全て“L"から“H"に変化した場合、第１行目のフリップ
フロップF00,F10,…,Fn0の出力は、第４図に示す様に変
化する。即ち、偶数列のフリップフロップF00,F20,…,F
n-10の出力▲▼，▲▼，…，▲
▼は“H"から“L"へ変化し、奇数列のフリップフロップ
F10,F20,…,Fn0の出力Q10,Q30…，…,Qn0は、“L"から
“H"へ変化する。こゝで、偶数列と奇数列が同数のた
め、第１行目は、変化する前と変化した後での“H"と
“L"との差は同じであり、電流値の変化による電圧の変
動はない。
次のクロックパルスCLKの入力に対して入力データD
(0)〜D(n)が“H"のまゝであれば、第１行目の出力デー
タQ10,Q20…,Qn0は変化せず、“L"に変化した場合で
も、上記“H"と“L"が逆になるだけで、“H"と“L"の差
は変化しない。この際、第２行目のフリップフロップF
01,F11,…,Fn1の出力Q01,▲▼，…，▲▼
は、入力データを反転したデータが出力されるため、
“H"であった出力は“L"へ、また、“L"であった出力は
“H"に変化し、第１行目と同様に“H"と“L"との差は生
じない。クロックパルスCLKの入力に従って、同様の処
理を繰返すが、“H"と“L"との差は急激に変化しない。
(0)〜D(n)が“H"のまゝであれば、第１行目の出力デー
タQ10,Q20…,Qn0は変化せず、“L"に変化した場合で
も、上記“H"と“L"が逆になるだけで、“H"と“L"の差
は変化しない。この際、第２行目のフリップフロップF
01,F11,…,Fn1の出力Q01,▲▼，…，▲▼
は、入力データを反転したデータが出力されるため、
“H"であった出力は“L"へ、また、“L"であった出力は
“H"に変化し、第１行目と同様に“H"と“L"との差は生
じない。クロックパルスCLKの入力に従って、同様の処
理を繰返すが、“H"と“L"との差は急激に変化しない。
第１図の実施例では、入力データがそのまゝ出力され
るＱ端子と、反転されて出力される端子双方を有する
ECL−ICを例にしているが、端子をもたない場合で
も、フリップフロップ間にインバータ等を使用して同様
の動作を行うことができる。また、第１行目に入力する
データD(0)〜D(n)を同じ極性としているが、奇数行のデ
ータD(1),D(3)…,D(n)をインバータ等により、反転され
て入力し、第１行目、偶数行のフリップフロップと同じ
にしても、同様の動作を行える。また、フリップフロッ
プを偶数個×偶数個のマトリックスにしてあるが、期待
する出力を得られる様にすれば、この限りではない。
るＱ端子と、反転されて出力される端子双方を有する
ECL−ICを例にしているが、端子をもたない場合で
も、フリップフロップ間にインバータ等を使用して同様
の動作を行うことができる。また、第１行目に入力する
データD(0)〜D(n)を同じ極性としているが、奇数行のデ
ータD(1),D(3)…,D(n)をインバータ等により、反転され
て入力し、第１行目、偶数行のフリップフロップと同じ
にしても、同様の動作を行える。また、フリップフロッ
プを偶数個×偶数個のマトリックスにしてあるが、期待
する出力を得られる様にすれば、この限りではない。
さらに、ECL−ICを例にしているが、たとえば、ECL−
LSI等でも同じことがいえる。
LSI等でも同じことがいえる。
本実施例によれば、第１図のフリップフロップF12を
例にとると、F12の出力端子の出力データ12と負論
理であり、前段のF11の出力素子の出力データが▲
▼と正論理、後段のF13出力の端子の出力データ
が▲▼と正論理、また、上段のF02の出力端子
の出力データが▲▼と正論理と、下段のF22の出
力端子の出力データが▲▼と正論理となるよう
に、正論理と負論理を割付けることにより、入力データ
が同時に“H"から“L"または“L"から“H"へ変化して
も、シフトレジスタ全体として、“H"と“L"の差はほと
んどなく、消費電流の急激な変化による電圧変動を防止
できる。
例にとると、F12の出力端子の出力データ12と負論
理であり、前段のF11の出力素子の出力データが▲
▼と正論理、後段のF13出力の端子の出力データ
が▲▼と正論理、また、上段のF02の出力端子
の出力データが▲▼と正論理と、下段のF22の出
力端子の出力データが▲▼と正論理となるよう
に、正論理と負論理を割付けることにより、入力データ
が同時に“H"から“L"または“L"から“H"へ変化して
も、シフトレジスタ全体として、“H"と“L"の差はほと
んどなく、消費電流の急激な変化による電圧変動を防止
できる。
以上説明したように、本発明は、多段のシフトレジス
タを構成するｍ行×ｎ列の回路素子（フリップフロツ
プ）を、初段の回路素子に入力されるデータと同一のデ
ータ（正論理）を出力するものと、前記データを反転し
たデータ（負論理）を出力するものとを、列方向（並列
方向）及び行方向（直列方向）に互いに交互に配置する
ことにより、パラレルに入力されるｎビットのデータが
全て“High"から“Low"へ、または“Low"から“High"へ
急激に変化しても、シフトレジスタを構成する約半数の
回路素子と残り半数の回路素子とが互いに電源電圧の変
動を打消し合う方向に働くことができるので、回路全体
としての電源電圧の変動が無くなり、電源電圧の変動に
よる回路の誤動作を無くす効果がある。特に、高速の画
像処理装置等で大量のシフトレジスタを同時に駆動する
場合に有効である。
タを構成するｍ行×ｎ列の回路素子（フリップフロツ
プ）を、初段の回路素子に入力されるデータと同一のデ
ータ（正論理）を出力するものと、前記データを反転し
たデータ（負論理）を出力するものとを、列方向（並列
方向）及び行方向（直列方向）に互いに交互に配置する
ことにより、パラレルに入力されるｎビットのデータが
全て“High"から“Low"へ、または“Low"から“High"へ
急激に変化しても、シフトレジスタを構成する約半数の
回路素子と残り半数の回路素子とが互いに電源電圧の変
動を打消し合う方向に働くことができるので、回路全体
としての電源電圧の変動が無くなり、電源電圧の変動に
よる回路の誤動作を無くす効果がある。特に、高速の画
像処理装置等で大量のシフトレジスタを同時に駆動する
場合に有効である。
第１図は本発明の一実施例の回路図、第２図は第１図の
シフトレジスタ回路における第１列目の入出力データ状
態図、第３図は第１図のシフトレジスタ回路における第
１列目の入出力データの遷移図、第４図は第１図のシフ
トレジスタ回路における第１行目のデータの遷移図であ
る。 D(0)〜D(n)……入力データ、 CLK……クロックパルス、 F00〜Fmm……フリップフロップ、 ▲▼〜▲▼……出力データ。
シフトレジスタ回路における第１列目の入出力データ状
態図、第３図は第１図のシフトレジスタ回路における第
１列目の入出力データの遷移図、第４図は第１図のシフ
トレジスタ回路における第１行目のデータの遷移図であ
る。 D(0)〜D(n)……入力データ、 CLK……クロックパルス、 F00〜Fmm……フリップフロップ、 ▲▼〜▲▼……出力データ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 美尾 恵己 神奈川県秦野市堀山下１番地 株式会社 日立製作所神奈川工場内 (56)参考文献 特開 昭62−192096（ＪＰ，Ａ) 特開 昭62−192097（ＪＰ，Ａ) 特開 昭54−84471（ＪＰ，Ａ)
Claims (1)
- 【請求項１】一列あたりｍビットの回路素子よりなるシ
フトレジスタをｎ列有し、並列ｎビットのデータを各列
のシフトレジスタの初段の回路素子に入力して、クロッ
クにより並列にシフトせしめるｍ行×ｎ列構成のシフト
レジスタ回路において、 前記ｍ行×ｎ列の回路素子を、初段の回路素子に入力さ
れるデータと同一のデータを出力する回路素子と、前記
初段の回路素子に入力されるデータを反転したデータを
出力する回路素子とを、列方向及び行方向に互いに交互
に配置することを特徴とするシフトレジスタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63297836A JP2642970B2 (ja) | 1988-11-25 | 1988-11-25 | シフトレジスタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63297836A JP2642970B2 (ja) | 1988-11-25 | 1988-11-25 | シフトレジスタ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02143999A JPH02143999A (ja) | 1990-06-01 |
| JP2642970B2 true JP2642970B2 (ja) | 1997-08-20 |
Family
ID=17851783
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63297836A Expired - Lifetime JP2642970B2 (ja) | 1988-11-25 | 1988-11-25 | シフトレジスタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2642970B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3202655B2 (ja) * | 1997-05-29 | 2001-08-27 | 日本電気株式会社 | シフトレジスタ装置、その駆動方法 |
-
1988
- 1988-11-25 JP JP63297836A patent/JP2642970B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02143999A (ja) | 1990-06-01 |
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