JPS63279614A - 論理集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、論理集積回路に関し、特にその出力バッフ
ァ同時変化数制御回路に関するものである。

〔従来の技術〕

従来、ＬＳＩチップでは、その機能テスト時、複数の出
力バッファを同時に変化させた場合、電源電圧の変動に
よって誤動作を招くという問題点があった。このような
問題点を解決したものとして、例えば特公昭６０−１９
００２０号公１１＆こ示された出力バッファ同時変化数
制御回路がある。第４図はその回路構成を示し、図にお
いて、１１〜１３は出力バッファＢ、〜Ｂ、Ｉへ送出さ
れるデータ（入力信号Ｄ）　、ＭＡＲ＋〜ＭＡＲ３は該
出力バッファＢ　ｔ　”’　Ｂ　３の前段に設けられた
Ｄフリップフロップ、１５ａ〜１５ｄはインバータ、１
６はクロックドライバー、Ｏｌ”’　０３は出力信号で
ある。

次に動作について説明する。入力信号１０〜１２が全て
確定した後、クロック信号δＣＫを“Ｈ”レベルから“
Ｌ″レベル変化させると、この変化はインバータ１５ａ
、１５ｂ２段分の遅延でフリップフロップＭＡＲ２に、
インバータ１５ａ〜１５ｄ４段分の遅延でフリップフロ
ップＭ　Ａ、　Ｒ３に伝わり、このため入力信号ＤＩＯ
〜１２はそれぞれ異なったタイミングで各フリップフロ
ップＭＡ　ＲＩ””　Ｍ　Ａ　Ｒ３にセットされ、それ
ぞれ出力バッファＢ　Ｉ”　Ｂ　３に送出される。従っ
て各出力バッファ８１〜Ｂ、は異なったタイミングで変
化するため、データ１０〜１２が同一タイミングで変化
しても、電源電圧の変動が小さくなり誤動作を引き起こ
すようなノイズがおさえられる。

〔発明が解決しようとする問題点〕

ところが上記のような従来の出力バッファ同時変化数制
御回路においては、データ１０〜１２を制御クロックＣ
Ｋ１〜ＣＫ３に従ってそれぞれ異なるタイミングでフリ
ップフロップＭＡＲＩ　−ＭＡＲｆｆに取り込んで出力
するため、ＬＳＩチップの機能テスト時においてスピー
ドマージンの評価を正確に行なうことが困難であった。

この発明はこのような問題点を解決するためになされた
もので、スピードマージン評価を正確に行なうことがで
き、しかも電源電圧の変動による誤動作の発生を防止で
きる出力バッファ同時変化数制御回路を有する論理集積
回路を得ることを目的とする。

〔問題点を解決するための手段〕

この発明に係る論理集積回路の化カバソファ同時変化数
制御回路は各出力バッファを３ステートバツフアとし、
各出力バッファの前段に複数のデータを上記出力バッフ
ァのイネーブル信号のタイミングで同時に取り込みこれ
を記憶する複数のフリップフロップを設け、さらに３ス
テートバツフアのイネーブルタイミングを制御する制御
回路とを設け、所定の個数の出力バッファが順次、一定
の時間間隔毎に動作して、バッファ出力が変化するよう
に構成したものである。

〔作用〕

この発明においては、各出力バッファの前段のフリップ
フロップが出力バッファイネーブル信号のタイミングで
データを同時に取り込むようにしたから、出力バッファ
イネーブル信号の時刻を変化させることによりＬＳＩチ
ップのスピードマージン評価を行なうことができ、しか
も、所定の個数の出力バッファが順次、一定の時間間隔
毎に動作して、バッファ出力が変化するようにしたから
、電源電圧の変動による誤動作の発生を防止できる。

〔実施例〕

以下、本発明の一実施例を図について説明する。

第１図は本発明の一実施例による論理集積回路の化カバ
ソファ同時変化数制御回路であり、図において、１．〜
１３ｍは入力データ信号、Ｂｌｌ”’Ｂ３□は入力デー
タ信号Ｉ１１〜■３１を出力する３ステー１−出力バッ
ファ、Ｅは該各３ステート出力バッファへのイネーブル
信号、０□〜０，１．ｌは出力信号である。ＭＡＲｚ〜
Ｍ　Ａ　Ｒ＊　、％は上記各出力バッファＢの前段に設
けられ、出力バッファイネーブル信号Ｅのタイミングで
入力データを同時に取り込むフリップフロップ、Ｔは該
各フリップフロップＭＡＲのテストモード信号、１ａ〜
ＩＣはディレィ用インバータ（遅延回路）、Ａ１〜Ａ、
は化カバソファ同時変化数制御回路である。

また第２図は第１図に示した回路のタイミングチャート
図、第３図は第１図で示したフリップフロップＭＡＲの
一回路構成を示す図である。

次にこのように構成された化カバソファ同時変化数制御
回路の動作について、第１図、第２図。

第３図を用いて説明する。

第２図のタイミングチャートにおける各波形の左端の記
号は第１図中の記号と対応している。

ＬＳＩチップの評価時、テストモード信号Ｔに“Ｌ”レ
ベルを与えるとＤフリップフロ１ブスレーブフリップフ
ロップとして動作する。

そして出力バッファＢへの入力データ信号■は、出力バ
ッファイネーブル信号Ｅの立ち上がりのタイミングで一
様にフリップフロップＭＡＲに取り込まれる。“Ｈ″レ
ベルなった出力バッファイネーブル信号Ｅはディレィ用
インバータ１ａ〜ＩＣによる遅延分遅れて各出力バッフ
ァ同時変化数制御回路Ａ　Ｉ””　Ａ　ｓの出力バッフ
ァをイネーブルにする。このように次々と遅れて“Ｈ゛
レベルなる出力バッファイネーブル信号已によりフリッ
プフロップＭＡＲのデータはｍ個ずつ同時に出力バッフ
ァＢより出力される。従って同時変化する出力バッファ
数は最大ｍ個に制限される。

ここで第２図のタイミングチャートから明らかなように
、各出力バッファ群Ｂ、〜Ｂ３カが変化するタイミング
はディレィ用インバータ１ａ〜ＩＣの遅延で決まり、出
力バッファがｍ個以上動作する可能性のある時刻は存在
しない。また出力バッファイネーブル信号Ｅが“［Ｉ”
レベルである時間は全ての出力信号Ｏが確定するに充分
な程度長くなければならず、“Ｌ”レベルである期間は
、全ての出力信号ＯがＺ状態になるのに充分な程度長く
なければならない。

そして各出力バッファＢの前段のフリップフロップＭＡ
Ｒが出力バッファイネーブル信号Ｅのタイミングでデー
タを取り込むため、この信号を与えるタイミングを変化
させればスピードマージンの評価を正確に行なうことが
できる。また、出力バッファイネーブル信号Ｅ、テスト
モード信号ＴをＨ”レベルに固定すれば、°零回路は機
能せず、これが存在しない場合と論理的に等価な動作を
行なう。

このように本実施例によれば、各出力バッファＢの前段
に同一タイミングで動作するフリップフロップＭＡＲを
設け、さらに保持されたデータを出力バッファＢから送
出するタイミングを後らせるディレィ用インバータ１ａ
〜１ｃを設けたので、ＬＳＩチップのスピードマージン
評価時、及び回路の動作タイミングが不明瞭な場合にお
いても有効な出力バッファ同時変化数制御回路を提供で
きる。

〔発明の効果〕

以上のように、この発明にかかる論理集積回路によれば
、各３ステート出力バッファの前段に同一のタイミング
で動作する複数の記憶手段を設け、該記憶手段に保持さ
れたデータが所定個数づつ順次、一定時間をおいて上記
バッファから送出されるようにしたので、スピードマー
ジン評価を良好に行なうことができ、しかも電源電圧の
変動による誤動作の発生を防止できる。

【図面の簡単な説明】

第１図は本発明の一実施例による論理集積回路の出力バ
ッファ同時変化数制御回路を示す図、第２図はその動作
を示すタイミングチャート図、第３図は第１図に示すフ
リップフロップの回路構成図、第４図は従来の出力バッ
ファ同時変化数制御回路を示す図である。 ！　＋１””ＴｉＩ４・・・入力データ信号、Ｂ１１〜
８３Ｍ・・・３ステート出力バッファ、Ｏ１１〜ｏ、ｌ
Ｉ、　Ｏ（〜０３・・・出力信号、ＭＡＲＩＩ−ＭＡＲ
３，・・・フリップフロップ、Ｔ・・・テストモード信
号、Ｅ・・・出力バッファイネーブル信号、１ａ〜１ｃ
・・・ディレィ用インバータ、Ａ、〜Ａ、・・・出力バ
ッファ同時変化数制御回路、１０〜１２・・・出力バッ
ファへ送られるデータ、Ｍ　Ａ　Ｒｌ−Ｍ　Ａ　Ｒ３・
・・Ｄフリップフロップ、Ｂ、〜Ｂ、・・・出力バッフ
ァ、１５ａ〜１５ｄ・・・インバータ、１６・・・クロ
ックドライバー。 なお図中同一符号は同−又は相当部分を示す。

Claims (2)

【特許請求の範囲】
1. （１）同一のタイミングで変化する複数のデータを受け
   これらを増幅して出力する複数の３ステート出力バッフ
   ァを有する論理集積回路であって、該各出力バッファ前
   段に設けられ、上記各データを同一のタイミングで取り
   込み、これを記憶する複数の記憶手段と、 該データ取り込みのタイミングを制御するとともに該記
   憶データが所定の個数ずつ異なるタイミングで上記出力
   バッファから送出されるよう上記出力バッファを制御す
   る制御手段とを備えたことを特徴とする論理集積回路。
2. （２）上記記憶手段は機能テスト時、Ｄフリップフロッ
   プとして動作する状態とマスタスレーブフリップフロッ
   プとして動作する状態との間で切り換え可能なものであ
   ることを特徴とする特許請求の範囲第１項記載の論理集
   積回路。