JP3202655B2 - シフトレジスタ装置、その駆動方法 - Google Patents
シフトレジスタ装置、その駆動方法Info
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- JP3202655B2 JP3202655B2 JP14036597A JP14036597A JP3202655B2 JP 3202655 B2 JP3202655 B2 JP 3202655B2 JP 14036597 A JP14036597 A JP 14036597A JP 14036597 A JP14036597 A JP 14036597A JP 3202655 B2 JP3202655 B2 JP 3202655B2
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- flop circuit
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- G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
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- Shift Register Type Memory (AREA)
Description
フリップフロップ回路とラッチ回路からなる複数のデー
タ保持回路が直列に接続されているシフトレジスタ装置
に関する。
列に接続されているシフトレジスタ装置が一般に利用さ
れている。このようなシフトレジスタ装置では、クロッ
ク信号に対応してフリップフロップ回路が動作すること
で、シリアルな入力データを保持しながらシフトするこ
とができる。
タ装置では、クロック信号のスキューなどのためにレー
シングが発生することがある。これを解決するため、複
数のフリップフロップ回路の各々の出力端子にラッチ回
路を設けたシフトレジスタ装置が、特開平6−5090
号公報に開示されている。この公報に記載されたシフト
レジスタ装置を、一従来例として図4および図5を参照
して以下に説明する。
4に示すように、シリアルに連続するビットデータの入
力端子2と出力端子3とを具備しており、これらの端子
2,3に連通する配線上に複数のデータ保持回路4が直
列に配置されている。これらのデータ保持回路4は、フ
リップフロップ回路5とラッチ回路6とを具備してお
り、これらの回路5,6が直列に接続されている。
れており、この入力端子7に接続された入力配線8が前
記回路5,6の各々の制御端子に接続されている。複数
の前記データ保持回路4の回路5,6はクロック信号に
対応して動作するが、この動作は前記フリップフロップ
回路5と前記ラッチ回路6とで逆論理となるよう設定さ
れている。
では、図5に示すように、クロック信号に対応してデー
タ保持回路4のフリップフロップ回路5が出力するビッ
トデータをラッチ回路6が保持し、この保持されたビッ
トデータを後段のデータ保持回路4のフリップフロップ
回路5が入力する。
次シフトするビットデータをラッチ回路6で一時保持す
るので、もしも、クロック信号のスキューなどのために
前段のフリップフロップ回路5の出力動作より後段のフ
リップフロップ回路5の入力動作が遅滞しても、この後
段のフリップフロップ回路5は前段のラッチ回路6で保
持されているビットデータを入力することができ、前段
のフリップフロップ回路5が入力するビットデータを後
段のフリップフロップ回路5まで入力してしまうレーシ
ングを防止することができる。
タ装置1では、フリップフロップ回路5が順次シフトす
るビットデータをラッチ回路6で一時保持することで、
前段のフリップフロップ回路5の出力動作より後段のフ
リップフロップ回路5の入力動作が遅滞した場合のレー
シングを防止するようにしている。
は、データ保持回路4のフリップフロップ回路5とラッ
チ回路6と間のクロック信号のスキューなどは考慮され
ておらず、レーシングを確実に防止することはできな
い。つまり、図6に示すように、データ保持装置4の内
部でフリップフロップ回路5に入力されるクロック信号
よりラッチ回路6に入力されるクロック信号が遅滞する
と、フリップフロップ回路5が出力するビットデータは
ラッチ回路6で保持されることなく後段のデータ保持装
置4に出力される。
回路5の出力動作より後段のフリップフロップ回路5の
入力動作が遅滞していると、前段のラッチ回路6で保持
されることなく後段のフリップフロップ回路5に出力さ
れたビットデータは、このフリップフロップ回路5でも
保持されることなく次段のデータ保持装置4に出力され
ることになる。
たものであり、レーシングが発生しないシフトレジスタ
装置、その駆動方法を提供することを目的とする。
スタ装置は、フリップフロップ回路とラッチ回路とが直
列に接続されたデータ保持回路を具備し、複数のデータ
保持回路が直列に接続されており、クロック信号に対応
した前記フリップフロップ回路と前記ラッチ回路との動
作が逆論理であるシフトレジスタ装置において、前記デ
ータ保持回路での前記フリップフロップ回路の動作タイ
ミングを前記ラッチ回路の動作タイミングより遅延させ
る動作遅延手段を具備している。
のフリップフロップ回路の動作タイミングをラッチ回路
の動作タイミングより遅延させるので、ラッチ回路がビ
ットデータを保持できる状態となってからフリップフロ
ップ回路がビットデータを出力する。このため、フリッ
プフロップ回路が出力するビットデータはラッチ回路で
確実に保持され、前段のデータ保持回路のフリップフロ
ップ回路の出力タイミングより後段のデータ保持回路の
フリップフロップ回路の入力タイミングが遅滞しても、
後段のフリップフロップ回路には前段のラッチ回路で保
持されたビットデータが入力される。
ップフロップ回路とラッチ回路とが直列に接続されたデ
ータ保持回路を具備し、複数のデータ保持回路が直列に
接続されており、クロック信号に対応した前記フリップ
フロップ回路と前記ラッチ回路との動作が逆論理である
シフトレジスタ装置において、前記データ保持回路の前
記フリップフロップ回路を動作させるクロック信号を前
記ラッチ回路を動作させるクロック信号より遅延させる
信号遅延手段を具備している。
のフリップフロップ回路の動作タイミングをラッチ回路
の動作タイミングより遅延させるので、ラッチ回路がビ
ットデータを保持できる状態となってからフリップフロ
ップ回路がビットデータを出力する。このため、フリッ
プフロップ回路が出力するビットデータはラッチ回路で
確実に保持され、前段のデータ保持回路のフリップフロ
ップ回路の出力タイミングより後段のデータ保持回路の
フリップフロップ回路の入力タイミングが遅滞しても、
後段のフリップフロップ回路には前段のラッチ回路で保
持されたビットデータが入力される。
ップフロップ回路とラッチ回路とが直列に接続されたデ
ータ保持回路を具備し、複数のデータ保持回路が直列に
接続されており、クロック信号の入力配線が前記フリッ
プフロップ回路と前記ラッチ回路とに接続されており、
クロック信号に対応した前記フリップフロップ回路と前
記ラッチ回路との動作が逆論理であるシフトレジスタ装
置において、前記入力配線の前記フリップフロップ回路
に連通する位置にクロック信号を遅延させる遅延回路が
設けられている。
リップフロップ回路の動作タイミングをラッチ回路の動
作タイミングより遅延させるので、ラッチ回路がビット
データを保持できる状態となってからフリップフロップ
回路がビットデータを出力する。このため、フリップフ
ロップ回路が出力するビットデータはラッチ回路で確実
に保持され、前段のデータ保持回路のフリップフロップ
回路の出力タイミングより後段のデータ保持回路のフリ
ップフロップ回路の入力タイミングが遅滞しても、後段
のフリップフロップ回路には前段のラッチ回路で保持さ
れたビットデータが入力される。
ップフロップ回路とラッチ回路とが直列に接続されたデ
ータ保持回路を具備し、複数のデータ保持回路が直列に
接続されており、クロック信号の入力配線が前記フリッ
プフロップ回路と前記ラッチ回路とに接続されており、
クロック信号に対応した前記フリップフロップ回路と前
記ラッチ回路との動作が逆論理であるシフトレジスタ装
置において、前記入力配線は、前記フリップフロップ回
路まで連通する部分が前記ラッチ回路まで連通する部分
より長い形状に形成されている。
持回路でのフリップフロップ回路の動作タイミングがラ
ッチ回路の動作タイミングより遅延するので、ラッチ回
路がビットデータを保持できる状態となってからフリッ
プフロップ回路がビットデータを出力する。このため、
フリップフロップ回路が出力するビットデータはラッチ
回路で確実に保持され、前段のデータ保持回路のフリッ
プフロップ回路の出力タイミングより後段のデータ保持
回路のフリップフロップ回路の入力タイミングが遅滞し
ても、後段のフリップフロップ回路には前段のラッチ回
路で保持されたビットデータが入力される。
法は、フリップフロップ回路とラッチ回路とが直列に接
続されたデータ保持回路を具備し、複数のデータ保持回
路が直列に接続されており、クロック信号に対応した前
記フリップフロップ回路と前記ラッチ回路との動作が逆
論理であるシフトレジスタ装置において、前記データ保
持回路の前記フリップフロップ回路の動作タイミングを
前記ラッチ回路の動作タイミングより遅延させるように
した。
ップ回路の動作タイミングがラッチ回路の動作タイミン
グより遅延するので、ラッチ回路がビットデータを保持
できる状態となってからフリップフロップ回路がビット
データを出力する。このため、フリップフロップ回路が
出力するビットデータはラッチ回路で確実に保持され、
前段のデータ保持回路のフリップフロップ回路の出力タ
イミングより後段のデータ保持回路のフリップフロップ
回路の入力タイミングが遅滞しても、後段のフリップフ
ロップ回路には前段のラッチ回路で保持されたビットデ
ータが入力される。
法は、フリップフロップ回路とラッチ回路とが直列に接
続されたデータ保持回路を具備し、複数のデータ保持回
路が直列に接続されており、クロック信号に対応した前
記フリップフロップ回路と前記ラッチ回路との動作が逆
論理であるシフトレジスタ装置において、前記データ保
持回路のフリップフロップ回路を動作させるクロック信
号を前記ラッチ回路を動作させるクロック信号より遅延
させるようにした。
ップ回路の動作タイミングがラッチ回路の動作タイミン
グより遅延するので、ラッチ回路がビットデータを保持
できる状態となってからフリップフロップ回路がビット
データを出力する。このため、フリップフロップ回路が
出力するビットデータはラッチ回路で確実に保持され、
前段のデータ保持回路のフリップフロップ回路の出力タ
イミングより後段のデータ保持回路のフリップフロップ
回路の入力タイミングが遅滞しても、後段のフリップフ
ロップ回路には前段のラッチ回路で保持されたビットデ
ータが入力される。
び図2を参照して以下に説明する。なお、本実施の形態
に関して前述した一従来例と同一の部分は、同一の名称
を使用して詳細な説明は省略する。図1は本実施の形態
のシフトレジスタ装置を示すブロック図、図2は各部の
動作タイミングの関係を示すタイムチャートである。
も、一従来例として前述したシフトレジスタ装置1と同
様に、図1に示すように、入力端子12と出力端子13
とを連通する配線上に複数のデータ保持回路14が直列
に配置されており、これらのデータ保持回路14は、直
列に接続されたフリップフロップ回路15とラッチ回路
16からなる。
られており、この入力端子17に接続された入力配線1
8が前記回路15,16の各々の制御端子に接続されて
いる。しかし、前述したシフトレジスタ装置1とは相違
して、前記入力配線18の前記フリップフロップ回路1
5に連通する位置には、動作遅延手段であり信号遅延手
段である遅延回路19が設けられている。
のシフトレジスタ装置11でも、クロック信号に対応し
てデータ保持回路14のフリップフロップ回路15が出
力するビットデータをラッチ回路16が保持し、この保
持されたビットデータを後段のデータ保持回路14のフ
リップフロップ回路15が入力する。
置11の駆動方法では、図2に示すように、データ保持
回路14のフリップフロップ回路15を動作させるクロ
ック信号を、遅延回路19によりラッチ回路16を動作
させるクロック信号より遅延させる。
チ回路16がビットデータを保持できる状態となってか
らフリップフロップ回路15がビットデータを出力する
ので、フリップフロップ回路15が出力するビットデー
タはラッチ回路16で確実に保持される。従って、前段
のデータ保持回路14のフリップフロップ回路15の出
力タイミングより後段のデータ保持回路14のフリップ
フロップ回路15の入力タイミングが遅滞しても、後段
のフリップフロップ回路15には前段のラッチ回路16
で保持されたビットデータを入力することができる。
置11では、クロック信号にスキューが発生してもデー
タ保持装置4の内部でラッチ回路16の入力動作がフリ
ップフロップ回路15の出力動作より遅滞しないので、
前段のフリップフロップ回路15が入力するビットデー
タを後段のフリップフロップ回路15まで入力するレー
シングを確実に防止することができる。
ではなく、その要旨を逸脱しない範囲で各種の変形を許
容する。例えば、上記形態では動作遅延手段および信号
遅延手段として入力配線18のフリップフロップ回路1
5に連通する部分に遅延回路19を設けることを例示し
たが、図3に示すように、シフトレジスタ装置21のク
ロック信号の入力配線22を、フリップフロップ回路1
5まで連通する部分がラッチ回路16まで連通する部分
より長い形状に形成し、この入力配線22を動作遅延手
段および信号遅延手段として機能させることも可能であ
る。
スタ装置11の方が動作は確実であり、入力配線22を
工夫したシフトレジスタ装置22の方が構造は簡単なの
で、これらのシフトレジスタ装置11,22は相互に一
長一短があることになり、実際には要求性能や生産設備
などの各種条件を考慮して選択することが好ましい。
いるので、以下に記載するような効果を奏する。
は、フリップフロップ回路とラッチ回路とが直列に接続
されたデータ保持回路を具備し、複数のデータ保持回路
が直列に接続されており、クロック信号に対応した前記
フリップフロップ回路と前記ラッチ回路との動作が逆論
理であるシフトレジスタ装置において、前記データ保持
回路での前記フリップフロップ回路の動作タイミングを
前記ラッチ回路の動作タイミングより遅延させる動作遅
延手段を具備していることにより、クロック信号にスキ
ューが発生してもデータ保持装置でのラッチ回路の動作
タイミングがフリップフロップ回路の動作タイミングよ
り遅滞しないので、フリップフロップ回路が出力するビ
ットデータをラッチ回路が確実に保持することができ、
前段のフリップフロップ回路が入力するビットデータが
後段のフリップフロップ回路まで入力されるレーシング
を確実に防止することができる。
は、フリップフロップ回路とラッチ回路とが直列に接続
されたデータ保持回路を具備し、複数のデータ保持回路
が直列に接続されており、クロック信号に対応した前記
フリップフロップ回路と前記ラッチ回路との動作が逆論
理であるシフトレジスタ装置において、前記データ保持
回路の前記フリップフロップ回路を動作させるクロック
信号を前記ラッチ回路を動作させるクロック信号より遅
延させる信号遅延手段を具備していることにより、クロ
ック信号にスキューが発生してもデータ保持装置でのラ
ッチ回路の動作タイミングがフリップフロップ回路の動
作タイミングより遅滞しないので、フリップフロップ回
路が出力するビットデータをラッチ回路が確実に保持す
ることができ、前段のフリップフロップ回路が入力する
ビットデータが後段のフリップフロップ回路まで入力さ
れるレーシングを確実に防止することができる。
は、フリップフロップ回路とラッチ回路とが直列に接続
されたデータ保持回路を具備し、複数のデータ保持回路
が直列に接続されており、クロック信号の入力配線が前
記フリップフロップ回路と前記ラッチ回路とに接続され
ており、クロック信号に対応した前記フリップフロップ
回路と前記ラッチ回路との動作が逆論理であるシフトレ
ジスタ装置において、前記入力配線と前記フリップフロ
ップ回路との間には前記クロック信号を遅延させる遅延
回路が設けられていることにより、クロック信号にスキ
ューが発生してもデータ保持装置でのラッチ回路の動作
タイミングがフリップフロップ回路の動作タイミングよ
り遅滞しないので、フリップフロップ回路が出力するビ
ットデータをラッチ回路が確実に保持することができ、
前段のフリップフロップ回路が入力するビットデータが
後段のフリップフロップ回路まで入力されるレーシング
を確実に防止することができる。
は、フリップフロップ回路とラッチ回路とが直列に接続
されたデータ保持回路を具備し、複数のデータ保持回路
が直列に接続されており、クロック信号の入力配線が前
記フリップフロップ回路と前記ラッチ回路とに接続され
ており、クロック信号に対応した前記フリップフロップ
回路と前記ラッチ回路との動作が逆論理であるシフトレ
ジスタ装置において、前記入力配線と接続される配線が
分岐点にて前記フリップフロップ回路及び前記ラッチ回
路に至る配線に分岐し、前記分岐点から前記フリップフ
ロップ回路に至る配線長が前記ラッチ回路に至る配線長
より長い形状に形成されていることにより、クロック信
号にスキューが発生してもデータ保持装置でのラッチ回
路の動作タイミングがフリップフロップ回路の動作タイ
ミングより遅滞しないので、フリップフロップ回路が出
力するビットデータをラッチ回路が確実に保持すること
ができ、前段のフリップフロップ回路が入力するビット
データが後段のフリップフロップ回路まで入力されるレ
ーシングを確実に防止することができる。
の駆動方法は、フリップフロップ回路とラッチ回路とが
直列に接続されたデータ保持回路を具備し、複数のデー
タ保持回路が直列に接続されており、クロック信号に対
応した前記フリップフロップ回路と前記ラッチ回路との
動作が逆論理であるシフトレジスタ装置において、前記
データ保持回路の前記フリップフロップ回路の動作タイ
ミングを前記ラッチ回路の動作タイミングより遅延させ
るようにしたことにより、クロック信号にスキューが発
生してもデータ保持装置でのラッチ回路の動作タイミン
グがフリップフロップ回路の動作タイミングより遅滞し
ないので、フリップフロップ回路が出力するビットデー
タをラッチ回路が確実に保持することができ、前段のフ
リップフロップ回路が入力するビットデータが後段のフ
リップフロップ回路まで入力されるレーシングを確実に
防止することができる。
の駆動方法は、フリップフロップ回路とラッチ回路とが
直列に接続されたデータ保持回路を具備し、複数のデー
タ保持回路が直列に接続されており、クロック信号に対
応した前記フリップフロップ回路と前記ラッチ回路との
動作が逆論理であるシフトレジスタ装置において、前記
データ保持回路の前記フリップフロップ回路を動作させ
るクロック信号を前記ラッチ回路を動作させるクロック
信号より遅延させるようにしたことにより、クロック信
号にスキューが発生してもデータ保持装置でのラッチ回
路の動作タイミングがフリップフロップ回路の動作タイ
ミングより遅滞しないので、フリップフロップ回路が出
力するビットデータをラッチ回路が確実に保持すること
ができ、前段のフリップフロップ回路が入力するビット
データが後段のフリップフロップ回路まで入力されるレ
ーシングを確実に防止することができる。
示すブロック図である。
関係を示すタイムチャートである。
図である。
図である。
すタイムチャートである。
態を示すタイムチャートである。
路 21 シフトレジスタ装置 22 動作遅延手段であり信号遅延手段である入力配
線
Claims (6)
- 【請求項1】 フリップフロップ回路とラッチ回路とが
直列に接続されたデータ保持回路を具備し、複数のデー
タ保持回路が直列に接続されており、クロック信号に対
応した前記フリップフロップ回路と前記ラッチ回路との
動作が逆論理であるシフトレジスタ装置において、 前記データ保持回路での前記フリップフロップ回路の動
作タイミングを前記ラッチ回路の動作タイミングより遅
延させる動作遅延手段を具備していることを特徴とする
シフトレジスタ装置。 - 【請求項2】 フリップフロップ回路とラッチ回路とが
直列に接続されたデータ保持回路を具備し、複数のデー
タ保持回路が直列に接続されており、クロック信号に対
応した前記フリップフロップ回路と前記ラッチ回路との
動作が逆論理であるシフトレジスタ装置において、 前記データ保持回路の前記フリップフロップ回路を動作
させるクロック信号を前記ラッチ回路を動作させるクロ
ック信号より遅延させる信号遅延手段を具備しているこ
とを特徴とするシフトレジスタ装置。 - 【請求項3】 フリップフロップ回路とラッチ回路とが
直列に接続されたデータ保持回路を具備し、複数のデー
タ保持回路が直列に接続されており、クロック信号の入
力配線が前記フリップフロップ回路と前記ラッチ回路と
に接続されており、クロック信号に対応した前記フリッ
プフロップ回路と前記ラッチ回路との動作が逆論理であ
るシフトレジスタ装置において、 前記入力配線と前記フリップフロップ回路との間には前
記クロック信号を遅延させる遅延回路が設けられている
ことを特徴とするシフトレジスタ装置。 - 【請求項4】 フリップフロップ回路とラッチ回路とが
直列に接続されたデータ保持回路を具備し、複数のデー
タ保持回路が直列に接続されており、クロック信号の入
力配線が前記フリップフロップ回路と前記ラッチ回路と
に接続されており、クロック信号に対応した前記フリッ
プフロップ回路と前記ラッチ回路との動作が逆論理であ
るシフトレジスタ装置において、 前記入力配線と接続される配線が分岐点にて前記フリッ
プフロップ回路及び前記ラッチ回路に至る配線に分岐
し、前記分岐点から前記フリップフロップ回路に至る配
線長が前記ラッチ回路に至る配線長より長い形状に形成
されていることを特徴とするシフトレジスタ装置。 - 【請求項5】 フリップフロップ回路とラッチ回路とが
直列に接続されたデータ保持回路を具備し、複数のデー
タ保持回路が直列に接続されており、クロック信号に対
応した前記フリップフロップ回路と前記ラッチ回路との
動作が逆論理であるシフトレジスタ装置において、 前記データ保持回路の前記フリップフロップ回路の動作
タイミングを前記ラッチ回路の動作タイミングより遅延
させるようにしたことを特徴とするシフトレジスタ装置
の駆動方法。 - 【請求項6】 フリップフロップ回路とラッチ回路とが
直列に接続されたデータ保持回路を具備し、複数のデー
タ保持回路が直列に接続されており、クロック信号に対
応した前記フリップフロップ回路と前記ラッチ回路との
動作が逆論理であるシフトレジスタ装置において、 前記データ保持回路の前記フリップフロップ回路を動作
させるクロック信号を前記ラッチ回路を動作させるクロ
ック信号より遅延させるようにしたことを特徴とするシ
フトレジスタ装置の駆動方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14036597A JP3202655B2 (ja) | 1997-05-29 | 1997-05-29 | シフトレジスタ装置、その駆動方法 |
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JP14036597A JP3202655B2 (ja) | 1997-05-29 | 1997-05-29 | シフトレジスタ装置、その駆動方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH10334685A JPH10334685A (ja) | 1998-12-18 |
JP3202655B2 true JP3202655B2 (ja) | 2001-08-27 |
Family
ID=15267136
Family Applications (1)
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---|---|---|---|
JP14036597A Expired - Fee Related JP3202655B2 (ja) | 1997-05-29 | 1997-05-29 | シフトレジスタ装置、その駆動方法 |
Country Status (2)
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---|---|
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