JP3202655B2 - シフトレジスタ装置、その駆動方法 - Google Patents
シフトレジスタ装置、その駆動方法Info
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- G11—INFORMATION STORAGE
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- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
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- Shift Register Type Memory (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、直列に接続された
フリップフロップ回路とラッチ回路からなる複数のデー
タ保持回路が直列に接続されているシフトレジスタ装置
に関する。
フリップフロップ回路とラッチ回路からなる複数のデー
タ保持回路が直列に接続されているシフトレジスタ装置
に関する。
【０００２】
【従来の技術】従来、複数のフリップフロップ回路が直
列に接続されているシフトレジスタ装置が一般に利用さ
れている。このようなシフトレジスタ装置では、クロッ
ク信号に対応してフリップフロップ回路が動作すること
で、シリアルな入力データを保持しながらシフトするこ
とができる。
列に接続されているシフトレジスタ装置が一般に利用さ
れている。このようなシフトレジスタ装置では、クロッ
ク信号に対応してフリップフロップ回路が動作すること
で、シリアルな入力データを保持しながらシフトするこ
とができる。
【０００３】しかし、上述のような構造のシフトレジス
タ装置では、クロック信号のスキューなどのためにレー
シングが発生することがある。これを解決するため、複
数のフリップフロップ回路の各々の出力端子にラッチ回
路を設けたシフトレジスタ装置が、特開平６−５０９０
号公報に開示されている。この公報に記載されたシフト
レジスタ装置を、一従来例として図４および図５を参照
して以下に説明する。
タ装置では、クロック信号のスキューなどのためにレー
シングが発生することがある。これを解決するため、複
数のフリップフロップ回路の各々の出力端子にラッチ回
路を設けたシフトレジスタ装置が、特開平６−５０９０
号公報に開示されている。この公報に記載されたシフト
レジスタ装置を、一従来例として図４および図５を参照
して以下に説明する。
【０００４】まず、このシフトレジスタ装置１では、図
４に示すように、シリアルに連続するビットデータの入
力端子２と出力端子３とを具備しており、これらの端子
２，３に連通する配線上に複数のデータ保持回路４が直
列に配置されている。これらのデータ保持回路４は、フ
リップフロップ回路５とラッチ回路６とを具備してお
り、これらの回路５，６が直列に接続されている。
４に示すように、シリアルに連続するビットデータの入
力端子２と出力端子３とを具備しており、これらの端子
２，３に連通する配線上に複数のデータ保持回路４が直
列に配置されている。これらのデータ保持回路４は、フ
リップフロップ回路５とラッチ回路６とを具備してお
り、これらの回路５，６が直列に接続されている。
【０００５】また、クロック信号の入力端子７も設けら
れており、この入力端子７に接続された入力配線８が前
記回路５，６の各々の制御端子に接続されている。複数
の前記データ保持回路４の回路５，６はクロック信号に
対応して動作するが、この動作は前記フリップフロップ
回路５と前記ラッチ回路６とで逆論理となるよう設定さ
れている。
れており、この入力端子７に接続された入力配線８が前
記回路５，６の各々の制御端子に接続されている。複数
の前記データ保持回路４の回路５，６はクロック信号に
対応して動作するが、この動作は前記フリップフロップ
回路５と前記ラッチ回路６とで逆論理となるよう設定さ
れている。
【０００６】上述のような構造のシフトレジスタ装置１
では、図５に示すように、クロック信号に対応してデー
タ保持回路４のフリップフロップ回路５が出力するビッ
トデータをラッチ回路６が保持し、この保持されたビッ
トデータを後段のデータ保持回路４のフリップフロップ
回路５が入力する。
では、図５に示すように、クロック信号に対応してデー
タ保持回路４のフリップフロップ回路５が出力するビッ
トデータをラッチ回路６が保持し、この保持されたビッ
トデータを後段のデータ保持回路４のフリップフロップ
回路５が入力する。
【０００７】上述のようにフリップフロップ回路５が順
次シフトするビットデータをラッチ回路６で一時保持す
るので、もしも、クロック信号のスキューなどのために
前段のフリップフロップ回路５の出力動作より後段のフ
リップフロップ回路５の入力動作が遅滞しても、この後
段のフリップフロップ回路５は前段のラッチ回路６で保
持されているビットデータを入力することができ、前段
のフリップフロップ回路５が入力するビットデータを後
段のフリップフロップ回路５まで入力してしまうレーシ
ングを防止することができる。
次シフトするビットデータをラッチ回路６で一時保持す
るので、もしも、クロック信号のスキューなどのために
前段のフリップフロップ回路５の出力動作より後段のフ
リップフロップ回路５の入力動作が遅滞しても、この後
段のフリップフロップ回路５は前段のラッチ回路６で保
持されているビットデータを入力することができ、前段
のフリップフロップ回路５が入力するビットデータを後
段のフリップフロップ回路５まで入力してしまうレーシ
ングを防止することができる。
【０００８】
【発明が解決しようとする課題】上述したシフトレジス
タ装置１では、フリップフロップ回路５が順次シフトす
るビットデータをラッチ回路６で一時保持することで、
前段のフリップフロップ回路５の出力動作より後段のフ
リップフロップ回路５の入力動作が遅滞した場合のレー
シングを防止するようにしている。
タ装置１では、フリップフロップ回路５が順次シフトす
るビットデータをラッチ回路６で一時保持することで、
前段のフリップフロップ回路５の出力動作より後段のフ
リップフロップ回路５の入力動作が遅滞した場合のレー
シングを防止するようにしている。
【０００９】しかし、上述したシフトレジスタ装置１で
は、データ保持回路４のフリップフロップ回路５とラッ
チ回路６と間のクロック信号のスキューなどは考慮され
ておらず、レーシングを確実に防止することはできな
い。つまり、図６に示すように、データ保持装置４の内
部でフリップフロップ回路５に入力されるクロック信号
よりラッチ回路６に入力されるクロック信号が遅滞する
と、フリップフロップ回路５が出力するビットデータは
ラッチ回路６で保持されることなく後段のデータ保持装
置４に出力される。
は、データ保持回路４のフリップフロップ回路５とラッ
チ回路６と間のクロック信号のスキューなどは考慮され
ておらず、レーシングを確実に防止することはできな
い。つまり、図６に示すように、データ保持装置４の内
部でフリップフロップ回路５に入力されるクロック信号
よりラッチ回路６に入力されるクロック信号が遅滞する
と、フリップフロップ回路５が出力するビットデータは
ラッチ回路６で保持されることなく後段のデータ保持装
置４に出力される。
【００１０】このとき、さらに前段のフリップフロップ
回路５の出力動作より後段のフリップフロップ回路５の
入力動作が遅滞していると、前段のラッチ回路６で保持
されることなく後段のフリップフロップ回路５に出力さ
れたビットデータは、このフリップフロップ回路５でも
保持されることなく次段のデータ保持装置４に出力され
ることになる。
回路５の出力動作より後段のフリップフロップ回路５の
入力動作が遅滞していると、前段のラッチ回路６で保持
されることなく後段のフリップフロップ回路５に出力さ
れたビットデータは、このフリップフロップ回路５でも
保持されることなく次段のデータ保持装置４に出力され
ることになる。
【００１１】本発明は上述のような課題に鑑みてなされ
たものであり、レーシングが発生しないシフトレジスタ
装置、その駆動方法を提供することを目的とする。
たものであり、レーシングが発生しないシフトレジスタ
装置、その駆動方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】本発明の一のシフトレジ
スタ装置は、フリップフロップ回路とラッチ回路とが直
列に接続されたデータ保持回路を具備し、複数のデータ
保持回路が直列に接続されており、クロック信号に対応
した前記フリップフロップ回路と前記ラッチ回路との動
作が逆論理であるシフトレジスタ装置において、前記デ
ータ保持回路での前記フリップフロップ回路の動作タイ
ミングを前記ラッチ回路の動作タイミングより遅延させ
る動作遅延手段を具備している。
スタ装置は、フリップフロップ回路とラッチ回路とが直
列に接続されたデータ保持回路を具備し、複数のデータ
保持回路が直列に接続されており、クロック信号に対応
した前記フリップフロップ回路と前記ラッチ回路との動
作が逆論理であるシフトレジスタ装置において、前記デ
ータ保持回路での前記フリップフロップ回路の動作タイ
ミングを前記ラッチ回路の動作タイミングより遅延させ
る動作遅延手段を具備している。
【００１３】従って、動作遅延手段がデータ保持回路で
のフリップフロップ回路の動作タイミングをラッチ回路
の動作タイミングより遅延させるので、ラッチ回路がビ
ットデータを保持できる状態となってからフリップフロ
ップ回路がビットデータを出力する。このため、フリッ
プフロップ回路が出力するビットデータはラッチ回路で
確実に保持され、前段のデータ保持回路のフリップフロ
ップ回路の出力タイミングより後段のデータ保持回路の
フリップフロップ回路の入力タイミングが遅滞しても、
後段のフリップフロップ回路には前段のラッチ回路で保
持されたビットデータが入力される。
のフリップフロップ回路の動作タイミングをラッチ回路
の動作タイミングより遅延させるので、ラッチ回路がビ
ットデータを保持できる状態となってからフリップフロ
ップ回路がビットデータを出力する。このため、フリッ
プフロップ回路が出力するビットデータはラッチ回路で
確実に保持され、前段のデータ保持回路のフリップフロ
ップ回路の出力タイミングより後段のデータ保持回路の
フリップフロップ回路の入力タイミングが遅滞しても、
後段のフリップフロップ回路には前段のラッチ回路で保
持されたビットデータが入力される。
【００１４】本発明の一のシフトレジスタ装置は、フリ
ップフロップ回路とラッチ回路とが直列に接続されたデ
ータ保持回路を具備し、複数のデータ保持回路が直列に
接続されており、クロック信号に対応した前記フリップ
フロップ回路と前記ラッチ回路との動作が逆論理である
シフトレジスタ装置において、前記データ保持回路の前
記フリップフロップ回路を動作させるクロック信号を前
記ラッチ回路を動作させるクロック信号より遅延させる
信号遅延手段を具備している。
ップフロップ回路とラッチ回路とが直列に接続されたデ
ータ保持回路を具備し、複数のデータ保持回路が直列に
接続されており、クロック信号に対応した前記フリップ
フロップ回路と前記ラッチ回路との動作が逆論理である
シフトレジスタ装置において、前記データ保持回路の前
記フリップフロップ回路を動作させるクロック信号を前
記ラッチ回路を動作させるクロック信号より遅延させる
信号遅延手段を具備している。
【００１５】従って、信号遅延手段がデータ保持回路で
のフリップフロップ回路の動作タイミングをラッチ回路
の動作タイミングより遅延させるので、ラッチ回路がビ
ットデータを保持できる状態となってからフリップフロ
ップ回路がビットデータを出力する。このため、フリッ
プフロップ回路が出力するビットデータはラッチ回路で
確実に保持され、前段のデータ保持回路のフリップフロ
ップ回路の出力タイミングより後段のデータ保持回路の
フリップフロップ回路の入力タイミングが遅滞しても、
後段のフリップフロップ回路には前段のラッチ回路で保
持されたビットデータが入力される。
のフリップフロップ回路の動作タイミングをラッチ回路
の動作タイミングより遅延させるので、ラッチ回路がビ
ットデータを保持できる状態となってからフリップフロ
ップ回路がビットデータを出力する。このため、フリッ
プフロップ回路が出力するビットデータはラッチ回路で
確実に保持され、前段のデータ保持回路のフリップフロ
ップ回路の出力タイミングより後段のデータ保持回路の
フリップフロップ回路の入力タイミングが遅滞しても、
後段のフリップフロップ回路には前段のラッチ回路で保
持されたビットデータが入力される。
【００１６】本発明の他のシフトレジスタ装置は、フリ
ップフロップ回路とラッチ回路とが直列に接続されたデ
ータ保持回路を具備し、複数のデータ保持回路が直列に
接続されており、クロック信号の入力配線が前記フリッ
プフロップ回路と前記ラッチ回路とに接続されており、
クロック信号に対応した前記フリップフロップ回路と前
記ラッチ回路との動作が逆論理であるシフトレジスタ装
置において、前記入力配線の前記フリップフロップ回路
に連通する位置にクロック信号を遅延させる遅延回路が
設けられている。
ップフロップ回路とラッチ回路とが直列に接続されたデ
ータ保持回路を具備し、複数のデータ保持回路が直列に
接続されており、クロック信号の入力配線が前記フリッ
プフロップ回路と前記ラッチ回路とに接続されており、
クロック信号に対応した前記フリップフロップ回路と前
記ラッチ回路との動作が逆論理であるシフトレジスタ装
置において、前記入力配線の前記フリップフロップ回路
に連通する位置にクロック信号を遅延させる遅延回路が
設けられている。
【００１７】従って、遅延回路がデータ保持回路でのフ
リップフロップ回路の動作タイミングをラッチ回路の動
作タイミングより遅延させるので、ラッチ回路がビット
データを保持できる状態となってからフリップフロップ
回路がビットデータを出力する。このため、フリップフ
ロップ回路が出力するビットデータはラッチ回路で確実
に保持され、前段のデータ保持回路のフリップフロップ
回路の出力タイミングより後段のデータ保持回路のフリ
ップフロップ回路の入力タイミングが遅滞しても、後段
のフリップフロップ回路には前段のラッチ回路で保持さ
れたビットデータが入力される。
リップフロップ回路の動作タイミングをラッチ回路の動
作タイミングより遅延させるので、ラッチ回路がビット
データを保持できる状態となってからフリップフロップ
回路がビットデータを出力する。このため、フリップフ
ロップ回路が出力するビットデータはラッチ回路で確実
に保持され、前段のデータ保持回路のフリップフロップ
回路の出力タイミングより後段のデータ保持回路のフリ
ップフロップ回路の入力タイミングが遅滞しても、後段
のフリップフロップ回路には前段のラッチ回路で保持さ
れたビットデータが入力される。
【００１８】本発明の他のシフトレジスタ装置は、フリ
ップフロップ回路とラッチ回路とが直列に接続されたデ
ータ保持回路を具備し、複数のデータ保持回路が直列に
接続されており、クロック信号の入力配線が前記フリッ
プフロップ回路と前記ラッチ回路とに接続されており、
クロック信号に対応した前記フリップフロップ回路と前
記ラッチ回路との動作が逆論理であるシフトレジスタ装
置において、前記入力配線は、前記フリップフロップ回
路まで連通する部分が前記ラッチ回路まで連通する部分
より長い形状に形成されている。
ップフロップ回路とラッチ回路とが直列に接続されたデ
ータ保持回路を具備し、複数のデータ保持回路が直列に
接続されており、クロック信号の入力配線が前記フリッ
プフロップ回路と前記ラッチ回路とに接続されており、
クロック信号に対応した前記フリップフロップ回路と前
記ラッチ回路との動作が逆論理であるシフトレジスタ装
置において、前記入力配線は、前記フリップフロップ回
路まで連通する部分が前記ラッチ回路まで連通する部分
より長い形状に形成されている。
【００１９】従って、入力配線の形状のためにデータ保
持回路でのフリップフロップ回路の動作タイミングがラ
ッチ回路の動作タイミングより遅延するので、ラッチ回
路がビットデータを保持できる状態となってからフリッ
プフロップ回路がビットデータを出力する。このため、
フリップフロップ回路が出力するビットデータはラッチ
回路で確実に保持され、前段のデータ保持回路のフリッ
プフロップ回路の出力タイミングより後段のデータ保持
回路のフリップフロップ回路の入力タイミングが遅滞し
ても、後段のフリップフロップ回路には前段のラッチ回
路で保持されたビットデータが入力される。
持回路でのフリップフロップ回路の動作タイミングがラ
ッチ回路の動作タイミングより遅延するので、ラッチ回
路がビットデータを保持できる状態となってからフリッ
プフロップ回路がビットデータを出力する。このため、
フリップフロップ回路が出力するビットデータはラッチ
回路で確実に保持され、前段のデータ保持回路のフリッ
プフロップ回路の出力タイミングより後段のデータ保持
回路のフリップフロップ回路の入力タイミングが遅滞し
ても、後段のフリップフロップ回路には前段のラッチ回
路で保持されたビットデータが入力される。
【００２０】本発明の一のシフトレジスタ装置の駆動方
法は、フリップフロップ回路とラッチ回路とが直列に接
続されたデータ保持回路を具備し、複数のデータ保持回
路が直列に接続されており、クロック信号に対応した前
記フリップフロップ回路と前記ラッチ回路との動作が逆
論理であるシフトレジスタ装置において、前記データ保
持回路の前記フリップフロップ回路の動作タイミングを
前記ラッチ回路の動作タイミングより遅延させるように
した。
法は、フリップフロップ回路とラッチ回路とが直列に接
続されたデータ保持回路を具備し、複数のデータ保持回
路が直列に接続されており、クロック信号に対応した前
記フリップフロップ回路と前記ラッチ回路との動作が逆
論理であるシフトレジスタ装置において、前記データ保
持回路の前記フリップフロップ回路の動作タイミングを
前記ラッチ回路の動作タイミングより遅延させるように
した。
【００２１】従って、データ保持回路でのフリップフロ
ップ回路の動作タイミングがラッチ回路の動作タイミン
グより遅延するので、ラッチ回路がビットデータを保持
できる状態となってからフリップフロップ回路がビット
データを出力する。このため、フリップフロップ回路が
出力するビットデータはラッチ回路で確実に保持され、
前段のデータ保持回路のフリップフロップ回路の出力タ
イミングより後段のデータ保持回路のフリップフロップ
回路の入力タイミングが遅滞しても、後段のフリップフ
ロップ回路には前段のラッチ回路で保持されたビットデ
ータが入力される。
ップ回路の動作タイミングがラッチ回路の動作タイミン
グより遅延するので、ラッチ回路がビットデータを保持
できる状態となってからフリップフロップ回路がビット
データを出力する。このため、フリップフロップ回路が
出力するビットデータはラッチ回路で確実に保持され、
前段のデータ保持回路のフリップフロップ回路の出力タ
イミングより後段のデータ保持回路のフリップフロップ
回路の入力タイミングが遅滞しても、後段のフリップフ
ロップ回路には前段のラッチ回路で保持されたビットデ
ータが入力される。
【００２２】本発明の他のシフトレジスタ装置の駆動方
法は、フリップフロップ回路とラッチ回路とが直列に接
続されたデータ保持回路を具備し、複数のデータ保持回
路が直列に接続されており、クロック信号に対応した前
記フリップフロップ回路と前記ラッチ回路との動作が逆
論理であるシフトレジスタ装置において、前記データ保
持回路のフリップフロップ回路を動作させるクロック信
号を前記ラッチ回路を動作させるクロック信号より遅延
させるようにした。
法は、フリップフロップ回路とラッチ回路とが直列に接
続されたデータ保持回路を具備し、複数のデータ保持回
路が直列に接続されており、クロック信号に対応した前
記フリップフロップ回路と前記ラッチ回路との動作が逆
論理であるシフトレジスタ装置において、前記データ保
持回路のフリップフロップ回路を動作させるクロック信
号を前記ラッチ回路を動作させるクロック信号より遅延
させるようにした。
【００２３】従って、データ保持回路でのフリップフロ
ップ回路の動作タイミングがラッチ回路の動作タイミン
グより遅延するので、ラッチ回路がビットデータを保持
できる状態となってからフリップフロップ回路がビット
データを出力する。このため、フリップフロップ回路が
出力するビットデータはラッチ回路で確実に保持され、
前段のデータ保持回路のフリップフロップ回路の出力タ
イミングより後段のデータ保持回路のフリップフロップ
回路の入力タイミングが遅滞しても、後段のフリップフ
ロップ回路には前段のラッチ回路で保持されたビットデ
ータが入力される。
ップ回路の動作タイミングがラッチ回路の動作タイミン
グより遅延するので、ラッチ回路がビットデータを保持
できる状態となってからフリップフロップ回路がビット
データを出力する。このため、フリップフロップ回路が
出力するビットデータはラッチ回路で確実に保持され、
前段のデータ保持回路のフリップフロップ回路の出力タ
イミングより後段のデータ保持回路のフリップフロップ
回路の入力タイミングが遅滞しても、後段のフリップフ
ロップ回路には前段のラッチ回路で保持されたビットデ
ータが入力される。
【００２４】
【発明の実施の形態】本発明の実施の一形態を図１およ
び図２を参照して以下に説明する。なお、本実施の形態
に関して前述した一従来例と同一の部分は、同一の名称
を使用して詳細な説明は省略する。図１は本実施の形態
のシフトレジスタ装置を示すブロック図、図２は各部の
動作タイミングの関係を示すタイムチャートである。
び図２を参照して以下に説明する。なお、本実施の形態
に関して前述した一従来例と同一の部分は、同一の名称
を使用して詳細な説明は省略する。図１は本実施の形態
のシフトレジスタ装置を示すブロック図、図２は各部の
動作タイミングの関係を示すタイムチャートである。
【００２５】本実施の形態のシフトレジスタ装置１１
も、一従来例として前述したシフトレジスタ装置１と同
様に、図１に示すように、入力端子１２と出力端子１３
とを連通する配線上に複数のデータ保持回路１４が直列
に配置されており、これらのデータ保持回路１４は、直
列に接続されたフリップフロップ回路１５とラッチ回路
１６からなる。
も、一従来例として前述したシフトレジスタ装置１と同
様に、図１に示すように、入力端子１２と出力端子１３
とを連通する配線上に複数のデータ保持回路１４が直列
に配置されており、これらのデータ保持回路１４は、直
列に接続されたフリップフロップ回路１５とラッチ回路
１６からなる。
【００２６】また、クロック信号の入力端子１７も設け
られており、この入力端子１７に接続された入力配線１
８が前記回路１５，１６の各々の制御端子に接続されて
いる。しかし、前述したシフトレジスタ装置１とは相違
して、前記入力配線１８の前記フリップフロップ回路１
５に連通する位置には、動作遅延手段であり信号遅延手
段である遅延回路１９が設けられている。
られており、この入力端子１７に接続された入力配線１
８が前記回路１５，１６の各々の制御端子に接続されて
いる。しかし、前述したシフトレジスタ装置１とは相違
して、前記入力配線１８の前記フリップフロップ回路１
５に連通する位置には、動作遅延手段であり信号遅延手
段である遅延回路１９が設けられている。
【００２７】上述のような構成において、本実施の形態
のシフトレジスタ装置１１でも、クロック信号に対応し
てデータ保持回路１４のフリップフロップ回路１５が出
力するビットデータをラッチ回路１６が保持し、この保
持されたビットデータを後段のデータ保持回路１４のフ
リップフロップ回路１５が入力する。
のシフトレジスタ装置１１でも、クロック信号に対応し
てデータ保持回路１４のフリップフロップ回路１５が出
力するビットデータをラッチ回路１６が保持し、この保
持されたビットデータを後段のデータ保持回路１４のフ
リップフロップ回路１５が入力する。
【００２８】ただし、本実施の形態のシフトレジスタ装
置１１の駆動方法では、図２に示すように、データ保持
回路１４のフリップフロップ回路１５を動作させるクロ
ック信号を、遅延回路１９によりラッチ回路１６を動作
させるクロック信号より遅延させる。
置１１の駆動方法では、図２に示すように、データ保持
回路１４のフリップフロップ回路１５を動作させるクロ
ック信号を、遅延回路１９によりラッチ回路１６を動作
させるクロック信号より遅延させる。
【００２９】このため、データ保持回路１４では、ラッ
チ回路１６がビットデータを保持できる状態となってか
らフリップフロップ回路１５がビットデータを出力する
ので、フリップフロップ回路１５が出力するビットデー
タはラッチ回路１６で確実に保持される。従って、前段
のデータ保持回路１４のフリップフロップ回路１５の出
力タイミングより後段のデータ保持回路１４のフリップ
フロップ回路１５の入力タイミングが遅滞しても、後段
のフリップフロップ回路１５には前段のラッチ回路１６
で保持されたビットデータを入力することができる。
チ回路１６がビットデータを保持できる状態となってか
らフリップフロップ回路１５がビットデータを出力する
ので、フリップフロップ回路１５が出力するビットデー
タはラッチ回路１６で確実に保持される。従って、前段
のデータ保持回路１４のフリップフロップ回路１５の出
力タイミングより後段のデータ保持回路１４のフリップ
フロップ回路１５の入力タイミングが遅滞しても、後段
のフリップフロップ回路１５には前段のラッチ回路１６
で保持されたビットデータを入力することができる。
【００３０】つまり、本実施の形態のシフトレジスタ装
置１１では、クロック信号にスキューが発生してもデー
タ保持装置４の内部でラッチ回路１６の入力動作がフリ
ップフロップ回路１５の出力動作より遅滞しないので、
前段のフリップフロップ回路１５が入力するビットデー
タを後段のフリップフロップ回路１５まで入力するレー
シングを確実に防止することができる。
置１１では、クロック信号にスキューが発生してもデー
タ保持装置４の内部でラッチ回路１６の入力動作がフリ
ップフロップ回路１５の出力動作より遅滞しないので、
前段のフリップフロップ回路１５が入力するビットデー
タを後段のフリップフロップ回路１５まで入力するレー
シングを確実に防止することができる。
【００３１】なお、本発明は上記形態に限定されるもの
ではなく、その要旨を逸脱しない範囲で各種の変形を許
容する。例えば、上記形態では動作遅延手段および信号
遅延手段として入力配線１８のフリップフロップ回路１
５に連通する部分に遅延回路１９を設けることを例示し
たが、図３に示すように、シフトレジスタ装置２１のク
ロック信号の入力配線２２を、フリップフロップ回路１
５まで連通する部分がラッチ回路１６まで連通する部分
より長い形状に形成し、この入力配線２２を動作遅延手
段および信号遅延手段として機能させることも可能であ
る。
ではなく、その要旨を逸脱しない範囲で各種の変形を許
容する。例えば、上記形態では動作遅延手段および信号
遅延手段として入力配線１８のフリップフロップ回路１
５に連通する部分に遅延回路１９を設けることを例示し
たが、図３に示すように、シフトレジスタ装置２１のク
ロック信号の入力配線２２を、フリップフロップ回路１
５まで連通する部分がラッチ回路１６まで連通する部分
より長い形状に形成し、この入力配線２２を動作遅延手
段および信号遅延手段として機能させることも可能であ
る。
【００３２】なお、遅延回路１９を使用したシフトレジ
スタ装置１１の方が動作は確実であり、入力配線２２を
工夫したシフトレジスタ装置２２の方が構造は簡単なの
で、これらのシフトレジスタ装置１１，２２は相互に一
長一短があることになり、実際には要求性能や生産設備
などの各種条件を考慮して選択することが好ましい。
スタ装置１１の方が動作は確実であり、入力配線２２を
工夫したシフトレジスタ装置２２の方が構造は簡単なの
で、これらのシフトレジスタ装置１１，２２は相互に一
長一短があることになり、実際には要求性能や生産設備
などの各種条件を考慮して選択することが好ましい。
【００３３】
【発明の効果】本発明は以上説明したように構成されて
いるので、以下に記載するような効果を奏する。
いるので、以下に記載するような効果を奏する。
【００３４】請求項１記載の発明のシフトレジスタ装置
は、フリップフロップ回路とラッチ回路とが直列に接続
されたデータ保持回路を具備し、複数のデータ保持回路
が直列に接続されており、クロック信号に対応した前記
フリップフロップ回路と前記ラッチ回路との動作が逆論
理であるシフトレジスタ装置において、前記データ保持
回路での前記フリップフロップ回路の動作タイミングを
前記ラッチ回路の動作タイミングより遅延させる動作遅
延手段を具備していることにより、クロック信号にスキ
ューが発生してもデータ保持装置でのラッチ回路の動作
タイミングがフリップフロップ回路の動作タイミングよ
り遅滞しないので、フリップフロップ回路が出力するビ
ットデータをラッチ回路が確実に保持することができ、
前段のフリップフロップ回路が入力するビットデータが
後段のフリップフロップ回路まで入力されるレーシング
を確実に防止することができる。
は、フリップフロップ回路とラッチ回路とが直列に接続
されたデータ保持回路を具備し、複数のデータ保持回路
が直列に接続されており、クロック信号に対応した前記
フリップフロップ回路と前記ラッチ回路との動作が逆論
理であるシフトレジスタ装置において、前記データ保持
回路での前記フリップフロップ回路の動作タイミングを
前記ラッチ回路の動作タイミングより遅延させる動作遅
延手段を具備していることにより、クロック信号にスキ
ューが発生してもデータ保持装置でのラッチ回路の動作
タイミングがフリップフロップ回路の動作タイミングよ
り遅滞しないので、フリップフロップ回路が出力するビ
ットデータをラッチ回路が確実に保持することができ、
前段のフリップフロップ回路が入力するビットデータが
後段のフリップフロップ回路まで入力されるレーシング
を確実に防止することができる。
【００３５】請求項２記載の発明のシフトレジスタ装置
は、フリップフロップ回路とラッチ回路とが直列に接続
されたデータ保持回路を具備し、複数のデータ保持回路
が直列に接続されており、クロック信号に対応した前記
フリップフロップ回路と前記ラッチ回路との動作が逆論
理であるシフトレジスタ装置において、前記データ保持
回路の前記フリップフロップ回路を動作させるクロック
信号を前記ラッチ回路を動作させるクロック信号より遅
延させる信号遅延手段を具備していることにより、クロ
ック信号にスキューが発生してもデータ保持装置でのラ
ッチ回路の動作タイミングがフリップフロップ回路の動
作タイミングより遅滞しないので、フリップフロップ回
路が出力するビットデータをラッチ回路が確実に保持す
ることができ、前段のフリップフロップ回路が入力する
ビットデータが後段のフリップフロップ回路まで入力さ
れるレーシングを確実に防止することができる。
は、フリップフロップ回路とラッチ回路とが直列に接続
されたデータ保持回路を具備し、複数のデータ保持回路
が直列に接続されており、クロック信号に対応した前記
フリップフロップ回路と前記ラッチ回路との動作が逆論
理であるシフトレジスタ装置において、前記データ保持
回路の前記フリップフロップ回路を動作させるクロック
信号を前記ラッチ回路を動作させるクロック信号より遅
延させる信号遅延手段を具備していることにより、クロ
ック信号にスキューが発生してもデータ保持装置でのラ
ッチ回路の動作タイミングがフリップフロップ回路の動
作タイミングより遅滞しないので、フリップフロップ回
路が出力するビットデータをラッチ回路が確実に保持す
ることができ、前段のフリップフロップ回路が入力する
ビットデータが後段のフリップフロップ回路まで入力さ
れるレーシングを確実に防止することができる。
【００３６】請求項３記載の発明のシフトレジスタ装置
は、フリップフロップ回路とラッチ回路とが直列に接続
されたデータ保持回路を具備し、複数のデータ保持回路
が直列に接続されており、クロック信号の入力配線が前
記フリップフロップ回路と前記ラッチ回路とに接続され
ており、クロック信号に対応した前記フリップフロップ
回路と前記ラッチ回路との動作が逆論理であるシフトレ
ジスタ装置において、前記入力配線と前記フリップフロ
ップ回路との間には前記クロック信号を遅延させる遅延
回路が設けられていることにより、クロック信号にスキ
ューが発生してもデータ保持装置でのラッチ回路の動作
タイミングがフリップフロップ回路の動作タイミングよ
り遅滞しないので、フリップフロップ回路が出力するビ
ットデータをラッチ回路が確実に保持することができ、
前段のフリップフロップ回路が入力するビットデータが
後段のフリップフロップ回路まで入力されるレーシング
を確実に防止することができる。
は、フリップフロップ回路とラッチ回路とが直列に接続
されたデータ保持回路を具備し、複数のデータ保持回路
が直列に接続されており、クロック信号の入力配線が前
記フリップフロップ回路と前記ラッチ回路とに接続され
ており、クロック信号に対応した前記フリップフロップ
回路と前記ラッチ回路との動作が逆論理であるシフトレ
ジスタ装置において、前記入力配線と前記フリップフロ
ップ回路との間には前記クロック信号を遅延させる遅延
回路が設けられていることにより、クロック信号にスキ
ューが発生してもデータ保持装置でのラッチ回路の動作
タイミングがフリップフロップ回路の動作タイミングよ
り遅滞しないので、フリップフロップ回路が出力するビ
ットデータをラッチ回路が確実に保持することができ、
前段のフリップフロップ回路が入力するビットデータが
後段のフリップフロップ回路まで入力されるレーシング
を確実に防止することができる。
【００３７】請求項４記載の発明のシフトレジスタ装置
は、フリップフロップ回路とラッチ回路とが直列に接続
されたデータ保持回路を具備し、複数のデータ保持回路
が直列に接続されており、クロック信号の入力配線が前
記フリップフロップ回路と前記ラッチ回路とに接続され
ており、クロック信号に対応した前記フリップフロップ
回路と前記ラッチ回路との動作が逆論理であるシフトレ
ジスタ装置において、前記入力配線と接続される配線が
分岐点にて前記フリップフロップ回路及び前記ラッチ回
路に至る配線に分岐し、前記分岐点から前記フリップフ
ロップ回路に至る配線長が前記ラッチ回路に至る配線長
より長い形状に形成されていることにより、クロック信
号にスキューが発生してもデータ保持装置でのラッチ回
路の動作タイミングがフリップフロップ回路の動作タイ
ミングより遅滞しないので、フリップフロップ回路が出
力するビットデータをラッチ回路が確実に保持すること
ができ、前段のフリップフロップ回路が入力するビット
データが後段のフリップフロップ回路まで入力されるレ
ーシングを確実に防止することができる。
は、フリップフロップ回路とラッチ回路とが直列に接続
されたデータ保持回路を具備し、複数のデータ保持回路
が直列に接続されており、クロック信号の入力配線が前
記フリップフロップ回路と前記ラッチ回路とに接続され
ており、クロック信号に対応した前記フリップフロップ
回路と前記ラッチ回路との動作が逆論理であるシフトレ
ジスタ装置において、前記入力配線と接続される配線が
分岐点にて前記フリップフロップ回路及び前記ラッチ回
路に至る配線に分岐し、前記分岐点から前記フリップフ
ロップ回路に至る配線長が前記ラッチ回路に至る配線長
より長い形状に形成されていることにより、クロック信
号にスキューが発生してもデータ保持装置でのラッチ回
路の動作タイミングがフリップフロップ回路の動作タイ
ミングより遅滞しないので、フリップフロップ回路が出
力するビットデータをラッチ回路が確実に保持すること
ができ、前段のフリップフロップ回路が入力するビット
データが後段のフリップフロップ回路まで入力されるレ
ーシングを確実に防止することができる。
【００３８】請求項５記載の発明のシフトレジスタ装置
の駆動方法は、フリップフロップ回路とラッチ回路とが
直列に接続されたデータ保持回路を具備し、複数のデー
タ保持回路が直列に接続されており、クロック信号に対
応した前記フリップフロップ回路と前記ラッチ回路との
動作が逆論理であるシフトレジスタ装置において、前記
データ保持回路の前記フリップフロップ回路の動作タイ
ミングを前記ラッチ回路の動作タイミングより遅延させ
るようにしたことにより、クロック信号にスキューが発
生してもデータ保持装置でのラッチ回路の動作タイミン
グがフリップフロップ回路の動作タイミングより遅滞し
ないので、フリップフロップ回路が出力するビットデー
タをラッチ回路が確実に保持することができ、前段のフ
リップフロップ回路が入力するビットデータが後段のフ
リップフロップ回路まで入力されるレーシングを確実に
防止することができる。
の駆動方法は、フリップフロップ回路とラッチ回路とが
直列に接続されたデータ保持回路を具備し、複数のデー
タ保持回路が直列に接続されており、クロック信号に対
応した前記フリップフロップ回路と前記ラッチ回路との
動作が逆論理であるシフトレジスタ装置において、前記
データ保持回路の前記フリップフロップ回路の動作タイ
ミングを前記ラッチ回路の動作タイミングより遅延させ
るようにしたことにより、クロック信号にスキューが発
生してもデータ保持装置でのラッチ回路の動作タイミン
グがフリップフロップ回路の動作タイミングより遅滞し
ないので、フリップフロップ回路が出力するビットデー
タをラッチ回路が確実に保持することができ、前段のフ
リップフロップ回路が入力するビットデータが後段のフ
リップフロップ回路まで入力されるレーシングを確実に
防止することができる。
【００３９】請求項６記載の発明のシフトレジスタ装置
の駆動方法は、フリップフロップ回路とラッチ回路とが
直列に接続されたデータ保持回路を具備し、複数のデー
タ保持回路が直列に接続されており、クロック信号に対
応した前記フリップフロップ回路と前記ラッチ回路との
動作が逆論理であるシフトレジスタ装置において、前記
データ保持回路の前記フリップフロップ回路を動作させ
るクロック信号を前記ラッチ回路を動作させるクロック
信号より遅延させるようにしたことにより、クロック信
号にスキューが発生してもデータ保持装置でのラッチ回
路の動作タイミングがフリップフロップ回路の動作タイ
ミングより遅滞しないので、フリップフロップ回路が出
力するビットデータをラッチ回路が確実に保持すること
ができ、前段のフリップフロップ回路が入力するビット
データが後段のフリップフロップ回路まで入力されるレ
ーシングを確実に防止することができる。
の駆動方法は、フリップフロップ回路とラッチ回路とが
直列に接続されたデータ保持回路を具備し、複数のデー
タ保持回路が直列に接続されており、クロック信号に対
応した前記フリップフロップ回路と前記ラッチ回路との
動作が逆論理であるシフトレジスタ装置において、前記
データ保持回路の前記フリップフロップ回路を動作させ
るクロック信号を前記ラッチ回路を動作させるクロック
信号より遅延させるようにしたことにより、クロック信
号にスキューが発生してもデータ保持装置でのラッチ回
路の動作タイミングがフリップフロップ回路の動作タイ
ミングより遅滞しないので、フリップフロップ回路が出
力するビットデータをラッチ回路が確実に保持すること
ができ、前段のフリップフロップ回路が入力するビット
データが後段のフリップフロップ回路まで入力されるレ
ーシングを確実に防止することができる。
【図面の簡単な説明】
【図１】本発明の実施の一形態のシフトレジスタ装置を
示すブロック図である。
示すブロック図である。
【図２】シフトレジスタ装置の各部の動作タイミングの
関係を示すタイムチャートである。
関係を示すタイムチャートである。
【図３】一変形例のシフトレジスタ装置を示すブロック
図である。
図である。
【図４】一従来例のシフトレジスタ装置を示すブロック
図である。
図である。
【図５】シフトレジスタ装置が正常に動作した状態を示
すタイムチャートである。
すタイムチャートである。
【図６】シフトレジスタ装置にレーシングが発生した状
態を示すタイムチャートである。
態を示すタイムチャートである。
１ シフトレジスタ装置 ２ 入力端子 ３ 出力端子 ４ データ保持回路 ５ フリップフロップ回路 ６ ラッチ回路 ７ 入力端子 ８ 入力配線 １１ シフトレジスタ装置 １２ 入力端子 １３ 出力端子 １４ データ保持回路 １５ フリップフロップ回路 １６ ラッチ回路 １７ 入力端子 １８ 入力配線 １９ 動作遅延手段であり信号遅延手段である遅延回
路 ２１ シフトレジスタ装置 ２２ 動作遅延手段であり信号遅延手段である入力配
線
路 ２１ シフトレジスタ装置 ２２ 動作遅延手段であり信号遅延手段である入力配
線
Claims (6)
- 【請求項１】 フリップフロップ回路とラッチ回路とが
直列に接続されたデータ保持回路を具備し、複数のデー
タ保持回路が直列に接続されており、クロック信号に対
応した前記フリップフロップ回路と前記ラッチ回路との
動作が逆論理であるシフトレジスタ装置において、 前記データ保持回路での前記フリップフロップ回路の動
作タイミングを前記ラッチ回路の動作タイミングより遅
延させる動作遅延手段を具備していることを特徴とする
シフトレジスタ装置。 - 【請求項２】 フリップフロップ回路とラッチ回路とが
直列に接続されたデータ保持回路を具備し、複数のデー
タ保持回路が直列に接続されており、クロック信号に対
応した前記フリップフロップ回路と前記ラッチ回路との
動作が逆論理であるシフトレジスタ装置において、 前記データ保持回路の前記フリップフロップ回路を動作
させるクロック信号を前記ラッチ回路を動作させるクロ
ック信号より遅延させる信号遅延手段を具備しているこ
とを特徴とするシフトレジスタ装置。 - 【請求項３】 フリップフロップ回路とラッチ回路とが
直列に接続されたデータ保持回路を具備し、複数のデー
タ保持回路が直列に接続されており、クロック信号の入
力配線が前記フリップフロップ回路と前記ラッチ回路と
に接続されており、クロック信号に対応した前記フリッ
プフロップ回路と前記ラッチ回路との動作が逆論理であ
るシフトレジスタ装置において、 前記入力配線と前記フリップフロップ回路との間には前
記クロック信号を遅延させる遅延回路が設けられている
ことを特徴とするシフトレジスタ装置。 - 【請求項４】 フリップフロップ回路とラッチ回路とが
直列に接続されたデータ保持回路を具備し、複数のデー
タ保持回路が直列に接続されており、クロック信号の入
力配線が前記フリップフロップ回路と前記ラッチ回路と
に接続されており、クロック信号に対応した前記フリッ
プフロップ回路と前記ラッチ回路との動作が逆論理であ
るシフトレジスタ装置において、 前記入力配線と接続される配線が分岐点にて前記フリッ
プフロップ回路及び前記ラッチ回路に至る配線に分岐
し、前記分岐点から前記フリップフロップ回路に至る配
線長が前記ラッチ回路に至る配線長より長い形状に形成
されていることを特徴とするシフトレジスタ装置。 - 【請求項５】 フリップフロップ回路とラッチ回路とが
直列に接続されたデータ保持回路を具備し、複数のデー
タ保持回路が直列に接続されており、クロック信号に対
応した前記フリップフロップ回路と前記ラッチ回路との
動作が逆論理であるシフトレジスタ装置において、 前記データ保持回路の前記フリップフロップ回路の動作
タイミングを前記ラッチ回路の動作タイミングより遅延
させるようにしたことを特徴とするシフトレジスタ装置
の駆動方法。 - 【請求項６】 フリップフロップ回路とラッチ回路とが
直列に接続されたデータ保持回路を具備し、複数のデー
タ保持回路が直列に接続されており、クロック信号に対
応した前記フリップフロップ回路と前記ラッチ回路との
動作が逆論理であるシフトレジスタ装置において、 前記データ保持回路の前記フリップフロップ回路を動作
させるクロック信号を前記ラッチ回路を動作させるクロ
ック信号より遅延させるようにしたことを特徴とするシ
フトレジスタ装置の駆動方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14036597A JP3202655B2 (ja) | 1997-05-29 | 1997-05-29 | シフトレジスタ装置、その駆動方法 |
| US09/081,654 US6058156A (en) | 1997-05-29 | 1998-05-20 | Shift register device and method of driving the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14036597A JP3202655B2 (ja) | 1997-05-29 | 1997-05-29 | シフトレジスタ装置、その駆動方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10334685A JPH10334685A (ja) | 1998-12-18 |
| JP3202655B2 true JP3202655B2 (ja) | 2001-08-27 |
Family
ID=15267136
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14036597A Expired - Fee Related JP3202655B2 (ja) | 1997-05-29 | 1997-05-29 | シフトレジスタ装置、その駆動方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6058156A (ja) |
| JP (1) | JP3202655B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11672481B2 (en) | 2017-07-03 | 2023-06-13 | Toyobo Co., Ltd. | Biological information measuring garment |
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|---|---|---|---|---|
| JP3482910B2 (ja) | 1999-05-28 | 2004-01-06 | 日本電気株式会社 | 走査回路 |
| TW538400B (en) | 1999-11-01 | 2003-06-21 | Sharp Kk | Shift register and image display device |
| JP3617392B2 (ja) | 1999-11-25 | 2005-02-02 | 日本電気株式会社 | 多段パイプラインラッチ回路及びその製造方法 |
| US6621302B2 (en) | 2001-03-21 | 2003-09-16 | Bae Systems Information And Electronic Systems Integration, Inc | Efficient sequential circuits using critical race control |
| US6891917B2 (en) * | 2003-08-04 | 2005-05-10 | Atmel Corporation | Shift register with reduced area and power consumption |
| JP4044083B2 (ja) | 2004-09-15 | 2008-02-06 | 東芝マイクロエレクトロニクス株式会社 | 論理回路、クロックスキュー削減システム、及びクロックスキュー削減方法 |
| JP4899327B2 (ja) | 2005-03-15 | 2012-03-21 | カシオ計算機株式会社 | シフトレジスタ回路及びその駆動制御方法並びに駆動制御装置 |
| KR100635500B1 (ko) | 2005-05-24 | 2006-10-17 | 삼성에스디아이 주식회사 | 시프트 레지스터 및 이를 포함하는 유기 전계발광 표시장치 |
| KR100635513B1 (ko) | 2005-09-30 | 2006-10-17 | 삼성에스디아이 주식회사 | 시프트 레지스터 |
| KR20160054793A (ko) * | 2014-11-07 | 2016-05-17 | 에스케이하이닉스 주식회사 | 쉬프트 레지스터 회로 및 이를 포함하는 메모리 장치 |
| US11177011B2 (en) * | 2019-06-22 | 2021-11-16 | Winbond Electronics Corp. | Bit data shifter |
| CN114927156B (zh) * | 2022-07-21 | 2022-11-11 | 浙江力积存储科技有限公司 | 一种包含冗余存储单元的移位寄存方法及移位寄存结构 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2642970B2 (ja) * | 1988-11-25 | 1997-08-20 | 株式会社日立製作所 | シフトレジスタ回路 |
| US5239206A (en) * | 1990-03-06 | 1993-08-24 | Advanced Micro Devices, Inc. | Synchronous circuit with clock skew compensating function and circuits utilizing same |
| JPH05314785A (ja) * | 1992-05-13 | 1993-11-26 | Nec Corp | シフトレジスタ |
| JPH0668691A (ja) * | 1992-08-20 | 1994-03-11 | Mitsubishi Electric Corp | シフトレジスタ回路 |
| JPH0729389A (ja) * | 1993-07-14 | 1995-01-31 | Seiko Epson Corp | シフトレジスタ回路 |
| US5574896A (en) * | 1994-11-04 | 1996-11-12 | National Semiconductor Corporation | Framing circuit that increases the pulse width of the byte clock signal after the byte clock signal is reset |
-
1997
- 1997-05-29 JP JP14036597A patent/JP3202655B2/ja not_active Expired - Fee Related
-
1998
- 1998-05-20 US US09/081,654 patent/US6058156A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11672481B2 (en) | 2017-07-03 | 2023-06-13 | Toyobo Co., Ltd. | Biological information measuring garment |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10334685A (ja) | 1998-12-18 |
| US6058156A (en) | 2000-05-02 |
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