JPS61264597A - シフトレジスタ制御方式 - Google Patents
シフトレジスタ制御方式Info
- Publication number
- JPS61264597A JPS61264597A JP60105043A JP10504385A JPS61264597A JP S61264597 A JPS61264597 A JP S61264597A JP 60105043 A JP60105043 A JP 60105043A JP 10504385 A JP10504385 A JP 10504385A JP S61264597 A JPS61264597 A JP S61264597A
- Authority
- JP
- Japan
- Prior art keywords
- shift register
- register
- operating frequency
- time
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Shift Register Type Memory (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、シフトレジスターの制御方式に関するもので
ある。
ある。
従来の技術
従来のシフトレジスターは、第４図に示す構成をとり、
クロック信号φおよびφ（φと逆位相）により駆動され
る。第４図において１はシフトレジスタ構成要素である
レジスタ、１１はレジスタの入力端子り、１２はレジス
タの出力端子Ｑ、１３及び１４は各レジスタのイネーブ
ルＸ及び反イネーブル端子２である。このレジスタの動
作特性は第２図の条件を満すものとする。即ちＸ端子に
立ち上り信号が、同時にＸ端子に立ち下り信号が入力さ
れた時点でＤ入力に加えられている信号がｑに出力され
る。
クロック信号φおよびφ（φと逆位相）により駆動され
る。第４図において１はシフトレジスタ構成要素である
レジスタ、１１はレジスタの入力端子り、１２はレジス
タの出力端子Ｑ、１３及び１４は各レジスタのイネーブ
ルＸ及び反イネーブル端子２である。このレジスタの動
作特性は第２図の条件を満すものとする。即ちＸ端子に
立ち上り信号が、同時にＸ端子に立ち下り信号が入力さ
れた時点でＤ入力に加えられている信号がｑに出力され
る。
従来の方法により長いシフトレジスターを構成しようと
する場合、クロックイネーブル線１６及び１６も長くな
る。そのため、クロックイネーブル線の静電容量が大き
くなり、その結果、クロックイネーブル線を駆動できる
周波数に限界が生じることになる。これがシフトレジス
タ全体の最高動作周波数に限界を与える０また全てのレ
ジスタを同時に動作させるために、瞬間電流が非常に犬
きくなシ、基板電位の変動を招くなど問題が多い。
する場合、クロックイネーブル線１６及び１６も長くな
る。そのため、クロックイネーブル線の静電容量が大き
くなり、その結果、クロックイネーブル線を駆動できる
周波数に限界が生じることになる。これがシフトレジス
タ全体の最高動作周波数に限界を与える０また全てのレ
ジスタを同時に動作させるために、瞬間電流が非常に犬
きくなシ、基板電位の変動を招くなど問題が多い。
発明が解決しようとする問題点
このように従来のシフトレジスタの制御方式ではシフト
レジスタ長が長くなった場合、最高動作周波数を下げな
ければならないという問題点がある０ 本発明はかかる点に鑑みてなされたもので、簡易な構成
でこの問題点を解決する方式を提供することを目的とし
ている。
レジスタ長が長くなった場合、最高動作周波数を下げな
ければならないという問題点がある０ 本発明はかかる点に鑑みてなされたもので、簡易な構成
でこの問題点を解決する方式を提供することを目的とし
ている。
問題点を解決するための手段
本発明は上記問題点を解決するため、シフトレジスタの
出力方向から入力方向にそってインノク−タチェインに
よりシフトレジスタの各要素へのクロックイネーブル信
号を非同期に供給するものである。
出力方向から入力方向にそってインノク−タチェインに
よりシフトレジスタの各要素へのクロックイネーブル信
号を非同期に供給するものである。
作用
本発明は上記した構成により、インバーターのもつ遅延
特性により、シフトレジスタを構成する各要素を局所的
には同期をとりながら、かつ、シフトレジスタ全体とし
ては非同期に動作させることができる。これにより、シ
フトレジスタ長が長くなった場合にも動作周波数を低下
させる必要はなく、同時に瞬間消費電流を低下させるこ
とができる。
特性により、シフトレジスタを構成する各要素を局所的
には同期をとりながら、かつ、シフトレジスタ全体とし
ては非同期に動作させることができる。これにより、シ
フトレジスタ長が長くなった場合にも動作周波数を低下
させる必要はなく、同時に瞬間消費電流を低下させるこ
とができる。
実施例
第１図は本発明のシフトレジスタ駆動方式の一実施例を
示す図である。第１図において、１はシフトレジスタ構
成要素であるレジスタ、１１はレジスタの入力端子Ｄ、
１２はレジスタの出力端子Ｑ１１３及び１４は各レジス
タのイネーブル端子Ｅ及び反イネーブル端子Ｅである。
示す図である。第１図において、１はシフトレジスタ構
成要素であるレジスタ、１１はレジスタの入力端子Ｄ、
１２はレジスタの出力端子Ｑ１１３及び１４は各レジス
タのイネーブル端子Ｅ及び反イネーブル端子Ｅである。
このレジスタの動作特性は第２図を満すものとする。即
ちＥ端子に立ち上シ信号が、同時にに端子に立ち下シ信
号が入力された時点でＤ入力に加えられている信号がＱ
に出力される０ 実施例における動作を説明する。
ちＥ端子に立ち上シ信号が、同時にに端子に立ち下シ信
号が入力された時点でＤ入力に加えられている信号がＱ
に出力される０ 実施例における動作を説明する。
制御信号入力部１ｏ１に第１図下のｅの波形が入力され
友とする。この場合時刻ｔ１においてレジスタ５が作動
し、レジスタ５に蓄えられていたデータが、出力１１１
に転送される。次に時刻ｔ２においてレジスタ４に蓄え
られていたデータがレジスタ６に転送される。以降、順
次レジスタが作動し、データが入力から出力へ転送され
ていくことになる。各レジスタの作動している時刻は１
１゜ｔ２＋ ｔｓ ＋・・・・・・のように時間的にず
れておシ、そのため瞬間電流を低減させることができる
。またシフトレジスタ制御系の最高動作周波数は、制御
用インバーターチェインを構成する各インバーターの動
作周波数のみに依存し、シフトレジスタの長さには依存
しないｏＬ７’ｃがってシフトレジスタが長くなっても
最高動作周波数は低下しないことになる。
友とする。この場合時刻ｔ１においてレジスタ５が作動
し、レジスタ５に蓄えられていたデータが、出力１１１
に転送される。次に時刻ｔ２においてレジスタ４に蓄え
られていたデータがレジスタ６に転送される。以降、順
次レジスタが作動し、データが入力から出力へ転送され
ていくことになる。各レジスタの作動している時刻は１
１゜ｔ２＋ ｔｓ ＋・・・・・・のように時間的にず
れておシ、そのため瞬間電流を低減させることができる
。またシフトレジスタ制御系の最高動作周波数は、制御
用インバーターチェインを構成する各インバーターの動
作周波数のみに依存し、シフトレジスタの長さには依存
しないｏＬ７’ｃがってシフトレジスタが長くなっても
最高動作周波数は低下しないことになる。
また、シフトレジスタとして、第３図Ｃ＆）、 ＠）に
示すようなダイナミックシフトレジスタとしても同様の
効果がある。
示すようなダイナミックシフトレジスタとしても同様の
効果がある。
発明の効果
以上述べてきたように、本発明によれば、きわめて簡単
な構成で、シフトレジスタ長が長くなった場合にも、動
作周波数を低下させることなく、また、瞬間消費電流を
増加させることなく、シフトレジスタを動作させること
ができる０
な構成で、シフトレジスタ長が長くなった場合にも、動
作周波数を低下させることなく、また、瞬間消費電流を
増加させることなく、シフトレジスタを動作させること
ができる０
第１図（ム）は本発明のシフトレジスタ制御方式の一実
施例を示すブロック図、第１図（Ｂ）はその動作を説明
するための図、第２図は本実施例の動作を定義するため
の説明図、第３図（Ａ）、 ＣＢ）はダイナミックシフ
トレジスタの構成要素の一例を示す回路内、第４図は従
来例のブロック図である０１〜６・・・・・・レジスタ
、１１・・・・・・レジスタの入力端子、１２・・・・
・−レジスタの出力端子、１３．１４・・・・・・クロ
ックイネーブル端子、１０１・・・・・・記号入力部、
１１０・・・・・・入力、１１１・・・・・・出力０代
理人の氏名 弁理士 中 尾 敏 男 ほか１名第 ｌ
因 吟開己 久 ｂｃ と Ｃ第２図
施例を示すブロック図、第１図（Ｂ）はその動作を説明
するための図、第２図は本実施例の動作を定義するため
の説明図、第３図（Ａ）、 ＣＢ）はダイナミックシフ
トレジスタの構成要素の一例を示す回路内、第４図は従
来例のブロック図である０１〜６・・・・・・レジスタ
、１１・・・・・・レジスタの入力端子、１２・・・・
・−レジスタの出力端子、１３．１４・・・・・・クロ
ックイネーブル端子、１０１・・・・・・記号入力部、
１１０・・・・・・入力、１１１・・・・・・出力０代
理人の氏名 弁理士 中 尾 敏 男 ほか１名第 ｌ
因 吟開己 久 ｂｃ と Ｃ第２図
Claims (1)
- シフトレジスタの出力方向から入力方向にそって配置
されたインバーターチェインによりシフトレジスタの各
要素へのクロックイネーブル信号を供給し、非同期的に
動作させることを特徴とするシフトレジスタ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60105043A JPS61264597A (ja) | 1985-05-17 | 1985-05-17 | シフトレジスタ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60105043A JPS61264597A (ja) | 1985-05-17 | 1985-05-17 | シフトレジスタ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61264597A true JPS61264597A (ja) | 1986-11-22 |
Family
ID=14396975
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60105043A Pending JPS61264597A (ja) | 1985-05-17 | 1985-05-17 | シフトレジスタ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61264597A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009043331A (ja) * | 2007-08-08 | 2009-02-26 | Rohm Co Ltd | シフトレジスタ |
| JP2012074121A (ja) * | 2010-09-29 | 2012-04-12 | Dainippon Printing Co Ltd | シフトレジスタ |
-
1985
- 1985-05-17 JP JP60105043A patent/JPS61264597A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009043331A (ja) * | 2007-08-08 | 2009-02-26 | Rohm Co Ltd | シフトレジスタ |
| JP2012074121A (ja) * | 2010-09-29 | 2012-04-12 | Dainippon Printing Co Ltd | シフトレジスタ |
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