JPH06139790A - 論理回路 - Google Patents
論理回路Info
- Publication number
- JPH06139790A JPH06139790A JP4311462A JP31146292A JPH06139790A JP H06139790 A JPH06139790 A JP H06139790A JP 4311462 A JP4311462 A JP 4311462A JP 31146292 A JP31146292 A JP 31146292A JP H06139790 A JPH06139790 A JP H06139790A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- signal
- logic circuit
- circuit
- clock signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Shift Register Type Memory (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【目的】 設置に必要な面積の縮小化を図ることが可能
な論理回路を提供できるようにすることを目的とする。 【構成】 第１のトランジスタ１（３、５）、および第
２のトランジスタ２（４、６）の次段に反転回路１ａ、
２ａ（３ａ、４ａ、５ａ、６ａ）をそれぞれ接続すると
ともに、上記第１のトランジス１（３、５）と第２のト
ランジスタ２（４、６）とを相補的に動作させるように
することにより、入力信号Ｓ２をクロック信号に同期し
て出力する機能を有する論理回路を、単一のクロック信
号Ｓ１を用いて動作させることができるようにして、ク
ロック信号を供給するための配線や端子数の削減を図
る。
な論理回路を提供できるようにすることを目的とする。 【構成】 第１のトランジスタ１（３、５）、および第
２のトランジスタ２（４、６）の次段に反転回路１ａ、
２ａ（３ａ、４ａ、５ａ、６ａ）をそれぞれ接続すると
ともに、上記第１のトランジス１（３、５）と第２のト
ランジスタ２（４、６）とを相補的に動作させるように
することにより、入力信号Ｓ２をクロック信号に同期し
て出力する機能を有する論理回路を、単一のクロック信
号Ｓ１を用いて動作させることができるようにして、ク
ロック信号を供給するための配線や端子数の削減を図
る。
Description
【０００１】
【産業上の利用分野】本発明は論理回路に係わる。
【０００２】
【従来の技術】周知の通り、外部からの信号が与えられ
る第１のトランジスタと、上記第１のトランジスタから
出力される信号が与えられる第２のトランジスタとを接
続してなる論理回路を動作させるためには、上記第１の
トランジスタおよび第２のトランジスタにクロック信号
をそれぞれ供給する必要がある。
る第１のトランジスタと、上記第１のトランジスタから
出力される信号が与えられる第２のトランジスタとを接
続してなる論理回路を動作させるためには、上記第１の
トランジスタおよび第２のトランジスタにクロック信号
をそれぞれ供給する必要がある。
【０００３】
【発明が解決しようとする課題】ところで、これらの第
１のトランジスタおよび第２のトランジスタにそれぞれ
クロック信号を供給するためには、クロック信号用配線
およびクロック信号入力端子を設けなければならない。
したがって、従来の論理回路は設置に必要な面積を縮小
するのに限界があった。本発明は上述の問題点にかんが
み、設置に必要な面積の縮小化を図ることが可能な論理
回路を提供できるようにすることを目的とする。
１のトランジスタおよび第２のトランジスタにそれぞれ
クロック信号を供給するためには、クロック信号用配線
およびクロック信号入力端子を設けなければならない。
したがって、従来の論理回路は設置に必要な面積を縮小
するのに限界があった。本発明は上述の問題点にかんが
み、設置に必要な面積の縮小化を図ることが可能な論理
回路を提供できるようにすることを目的とする。
【０００４】
【課題を解決するための手段】本発明の論理回路は、外
部からの信号が入力される第１のトランジスタと、上記
第１のトランジスタの出力信号を反転させる第１の反転
回路と、上記第１の反転回路からの出力信号が入力され
る第２のトランジスタと、上記第２のトランジスタの出
力信号を反転させる第２の反転回路とを備え、上記第１
のトランジスタおよび第２のトランジスタを単一のクロ
ック信号により相補的に動作させるようにしている。
部からの信号が入力される第１のトランジスタと、上記
第１のトランジスタの出力信号を反転させる第１の反転
回路と、上記第１の反転回路からの出力信号が入力され
る第２のトランジスタと、上記第２のトランジスタの出
力信号を反転させる第２の反転回路とを備え、上記第１
のトランジスタおよび第２のトランジスタを単一のクロ
ック信号により相補的に動作させるようにしている。
【０００５】
【作用】第１のトランジスタおよび第２のトランジスタ
の次段に反転回路をそれぞれ接続し、上記第１のトラン
ジスタと第２のトランジスタとを相補的に動作させるこ
とにより、入力される論理信号を入力クロック信号に同
期して出力する機能を単一のクロック信号を供給して行
わせることが可能となり、クロック信号を供給するため
の配線や端子数の削減が可能となる。
の次段に反転回路をそれぞれ接続し、上記第１のトラン
ジスタと第２のトランジスタとを相補的に動作させるこ
とにより、入力される論理信号を入力クロック信号に同
期して出力する機能を単一のクロック信号を供給して行
わせることが可能となり、クロック信号を供給するため
の配線や端子数の削減が可能となる。
【０００６】
【実施例】以下、本発明の論理回路の一実施例を図面を
参照して説明する。図１は、本発明の論理回路を用いて
構成したデータ転送回路の構成図であり、本発明の論理
回路を３段に接続した例を示している。
参照して説明する。図１は、本発明の論理回路を用いて
構成したデータ転送回路の構成図であり、本発明の論理
回路を３段に接続した例を示している。
【０００７】図１において、１、３、５はＮ型トランジ
スタであり、２、４、６はＰ型トランジスタである。ま
た、７はクロック入力端子、８は信号入力端子、９およ
び１０は内部信号線路、１１は信号出力端子を示してい
る。
スタであり、２、４、６はＰ型トランジスタである。ま
た、７はクロック入力端子、８は信号入力端子、９およ
び１０は内部信号線路、１１は信号出力端子を示してい
る。
【０００８】上述したように、本実施例のデータ転送回
路は、本発明の論理回路を３段に接続して構成してい
る。すなわち、トランジスタ１、反転回路１ａ、トラン
ジスタ２、反転回路２ａにより第１の論理回路Ａが構成
されている。また、トランジスタ３、反転回路３ａ、ト
ランジスタ４、反転回路４ａにより第２の論理回路Ｂが
構成されている。更に、トランジスタ５、反転回路５
ａ、トランジスタ６、反転回路６ａにより第３の論理回
路Ｃが構成されている。
路は、本発明の論理回路を３段に接続して構成してい
る。すなわち、トランジスタ１、反転回路１ａ、トラン
ジスタ２、反転回路２ａにより第１の論理回路Ａが構成
されている。また、トランジスタ３、反転回路３ａ、ト
ランジスタ４、反転回路４ａにより第２の論理回路Ｂが
構成されている。更に、トランジスタ５、反転回路５
ａ、トランジスタ６、反転回路６ａにより第３の論理回
路Ｃが構成されている。
【０００９】図２は、本実施例のデータ転送回路におけ
る信号の転送状態を説明するための波形図である。図２
において、（ａ）はクロック入力端子７から入力される
クロック信号Ｓ１、（ｂ）は信号入力端子８より入力さ
れる入力信号Ｓ２、（ｃ）は内部信号線路９の電圧、
（ｄ）は内部信号線路１０の電圧、（ｅ）は信号出力端
子１１から出力される電圧波形をそれぞれ示している。
る信号の転送状態を説明するための波形図である。図２
において、（ａ）はクロック入力端子７から入力される
クロック信号Ｓ１、（ｂ）は信号入力端子８より入力さ
れる入力信号Ｓ２、（ｃ）は内部信号線路９の電圧、
（ｄ）は内部信号線路１０の電圧、（ｅ）は信号出力端
子１１から出力される電圧波形をそれぞれ示している。
【００１０】次に、図２の波形図を参照して図１の回路
の動作を説明する。図１の転送回路を構成する各トラン
ジスタ１〜６は、クロック入力端子７から入力されるク
ロック信号Ｓ１の論理レベルの状態に応じて動作する。
の動作を説明する。図１の転送回路を構成する各トラン
ジスタ１〜６は、クロック入力端子７から入力されるク
ロック信号Ｓ１の論理レベルの状態に応じて動作する。
【００１１】すなわち、上記したように各トランジスタ
１〜６は、１、３、５がＮ型トランジスタであり、２、
４、６がＰ型トランジスタである。したがって、クロッ
ク信号Ｓ１が“Ｈ”レベル状態のときには第１のトラン
ジスタ１、第３のトランジスタ３、および第５のトラン
ジスタ５がそれぞれ動作状態となる。また、その反対に
クロック信号Ｓ１が“Ｌ”レベル状態のときには、第２
のトランジスタ２、第４のトランジスタ４、および第６
のトランジスタ６がそれぞれ動作状態となる。
１〜６は、１、３、５がＮ型トランジスタであり、２、
４、６がＰ型トランジスタである。したがって、クロッ
ク信号Ｓ１が“Ｈ”レベル状態のときには第１のトラン
ジスタ１、第３のトランジスタ３、および第５のトラン
ジスタ５がそれぞれ動作状態となる。また、その反対に
クロック信号Ｓ１が“Ｌ”レベル状態のときには、第２
のトランジスタ２、第４のトランジスタ４、および第６
のトランジスタ６がそれぞれ動作状態となる。
【００１２】各トランジスタ１〜６がこのように動作す
ることにより、クロック信号Ｓ１の立ち下がり時に信号
入力端子８に与えられている入力信号Ｓ２の論理レベル
を反転させた論理レベルの信号が、第１の論理回路Ａの
作用により内部信号線路９に転送される。
ることにより、クロック信号Ｓ１の立ち下がり時に信号
入力端子８に与えられている入力信号Ｓ２の論理レベル
を反転させた論理レベルの信号が、第１の論理回路Ａの
作用により内部信号線路９に転送される。
【００１３】また、内部信号線路９に転送された入力信
号Ｓ２は、次に、第２の論理回路Ｂの作用により内部信
号線路１０に転送される。この第２の論理回路Ｂも上述
した第１の論理回路Ａと同様に動作するので、その出力
信号の位相は入力信号位相を反転させたものとなる。
号Ｓ２は、次に、第２の論理回路Ｂの作用により内部信
号線路１０に転送される。この第２の論理回路Ｂも上述
した第１の論理回路Ａと同様に動作するので、その出力
信号の位相は入力信号位相を反転させたものとなる。
【００１４】このようにして内部信号線路１０に与えら
れた信号は、次に、第３の論理回路Ｃの作用により信号
出力端子１１に転送される。この場合、内部信号線路１
０に与えられた信号は第３の論理回路Ｃによりその位相
が更に反転されるので、第１の論理回路Ａから出力され
た信号の位相と同相になる。
れた信号は、次に、第３の論理回路Ｃの作用により信号
出力端子１１に転送される。この場合、内部信号線路１
０に与えられた信号は第３の論理回路Ｃによりその位相
が更に反転されるので、第１の論理回路Ａから出力され
た信号の位相と同相になる。
【００１５】本実施例のデータ転送回路はこのようにし
て動作するので、単一クロックを与えるだけで外部から
入力されたデータ信号を次々に転送することができる。
これにより、クロック信号を各トランジスタに供給する
ための配線や端子数を削減することができ、回路面積を
減らすことができる。
て動作するので、単一クロックを与えるだけで外部から
入力されたデータ信号を次々に転送することができる。
これにより、クロック信号を各トランジスタに供給する
ための配線や端子数を削減することができ、回路面積を
減らすことができる。
【００１６】
【発明の効果】本発明は上述したように、単一のクロッ
ク信号で第１および第２のトランジスタを相補的に動作
させることができるので、クロック信号を各トランジス
タに供給するための配線や端子数を削減することがで
き、回路面積を減らすことができる。
ク信号で第１および第２のトランジスタを相補的に動作
させることができるので、クロック信号を各トランジス
タに供給するための配線や端子数を削減することがで
き、回路面積を減らすことができる。
【図１】本発明の一実施例を示す回路図である。
【図２】図１の回路の動作を説明するための波形図であ
る。
る。
１、３、５ Ｎ型トランジスタ ２、４、６ Ｐ型トランジスタ ７ クロック入力端子 ８ 信号入力端子 ９ 内部信号線路 １０ 内部信号線路 １１ 信号出力端子 Ｓ１ クロック信号 Ｓ２ 入力信号 Ａ 第１の論理回路 Ｂ 第２の論理回路 Ｃ 第３の論理回路
Claims (1)
- 【請求項１】 外部からの信号が入力される第１のトラ
ンジスタと、上記第１のトランジスタの出力信号を反転
させる第１の反転回路と、上記第１の反転回路からの出
力信号が入力される第２のトランジスタと、上記第２の
トランジスタの出力信号を反転させる第２の反転回路と
を備え、 上記第１のトランジスタおよび第２のトランジスタを単
一のクロック信号により相補的に動作させるようにした
ことを特徴とする論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4311462A JPH06139790A (ja) | 1992-10-27 | 1992-10-27 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4311462A JPH06139790A (ja) | 1992-10-27 | 1992-10-27 | 論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06139790A true JPH06139790A (ja) | 1994-05-20 |
Family
ID=18017518
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4311462A Pending JPH06139790A (ja) | 1992-10-27 | 1992-10-27 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06139790A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS607697A (ja) * | 1983-06-24 | 1985-01-16 | Mitsubishi Electric Corp | 相補型半導体集積回路 |
-
1992
- 1992-10-27 JP JP4311462A patent/JPH06139790A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS607697A (ja) * | 1983-06-24 | 1985-01-16 | Mitsubishi Electric Corp | 相補型半導体集積回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970506 |