JP2814624B2 - 走査回路 - Google Patents
走査回路Info
- Publication number
- JP2814624B2 JP2814624B2 JP1308073A JP30807389A JP2814624B2 JP 2814624 B2 JP2814624 B2 JP 2814624B2 JP 1308073 A JP1308073 A JP 1308073A JP 30807389 A JP30807389 A JP 30807389A JP 2814624 B2 JP2814624 B2 JP 2814624B2
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- Japan
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- inverter
- signal
- supplied
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- Liquid Crystal Display Device Control (AREA)
- Transforming Electric Information Into Light Information (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は液晶ディスプレイ装置等の駆動に用いられる
走査回路に関する。
走査回路に関する。
本発明は走査回路に関し、信号の転送を行うインバー
タの帰還路にスイッチ手段を設け、このスイッチ手段を
信号の到来時にオフとすることによって、遷移時の貫通
電流を防止し、動作速度を向上させると共に、そのため
の電力消費も低減できるようにするものである。
タの帰還路にスイッチ手段を設け、このスイッチ手段を
信号の到来時にオフとすることによって、遷移時の貫通
電流を防止し、動作速度を向上させると共に、そのため
の電力消費も低減できるようにするものである。
液晶ディスプレイ装置等の駆動を行う回路として、例
えば第５図に示すような走査回路が提案されている（特
願昭63−163806号等参照）。
えば第５図に示すような走査回路が提案されている（特
願昭63−163806号等参照）。
すなわち図において、VDD,VSSへの電源ラインにそれ
ぞれクロック信号で駆動されるスイッチング素子P,Nの
設けられたクロックドインバータが用意される。
ぞれクロック信号で駆動されるスイッチング素子P,Nの
設けられたクロックドインバータが用意される。
そして例えば水平走査に用いる場合には、スイッチン
グ素子P,Nに水平画像クロック信号HC及び▲▼が供
給されると共に、入力スタート信号HSがクロック信号
HC,▲▼に同期して駆動される初段のクロックドイ
ンバータI10に供給される。さらにこのインバータI10の
出力が通常構成のインバータI11を介して次段に供給さ
れると共に、インバータI11の出力がインバータI10の駆
動と反転で駆動されるクロックドインバータI12を介し
てインバータI10の出力に帰還される。これによってイ
ンバータI10〜I12にて１クロック期間のラッチが行われ
る。このラッチされた信号が出力信号φH1として取さ
れ、この出力信号φH1が例えば入力ビデオ信号V1Nの水
平方向のサンプリングを行うスイッチング素子S1のゲー
トに供給される。
グ素子P,Nに水平画像クロック信号HC及び▲▼が供
給されると共に、入力スタート信号HSがクロック信号
HC,▲▼に同期して駆動される初段のクロックドイ
ンバータI10に供給される。さらにこのインバータI10の
出力が通常構成のインバータI11を介して次段に供給さ
れると共に、インバータI11の出力がインバータI10の駆
動と反転で駆動されるクロックドインバータI12を介し
てインバータI10の出力に帰還される。これによってイ
ンバータI10〜I12にて１クロック期間のラッチが行われ
る。このラッチされた信号が出力信号φH1として取さ
れ、この出力信号φH1が例えば入力ビデオ信号V1Nの水
平方向のサンプリングを行うスイッチング素子S1のゲー
トに供給される。
さらに次段以降、上述の回路が繰り返し設けられると
共に、これらの回路には一段毎にクロック信号HC,▲
▼が反転されて供給されるように構成される。
共に、これらの回路には一段毎にクロック信号HC,▲
▼が反転されて供給されるように構成される。
従ってこの回路に第６図A,Bに示すようなクロック信
号HC,▲▼が供給され、同図Ｃに示すような入力ス
タート信号HSが供給されると、各段からはそれぞれ同図
D,E‥‥に示すような出力信号φH1,φH2‥‥が取出され
る。そしてこれらの信号がスイッチング素子S1,S2‥‥
の各ゲートに供給されることによって、入力ビデオ信号
V1Nの水平方向のサンプリングが行われる。
号HC,▲▼が供給され、同図Ｃに示すような入力ス
タート信号HSが供給されると、各段からはそれぞれ同図
D,E‥‥に示すような出力信号φH1,φH2‥‥が取出され
る。そしてこれらの信号がスイッチング素子S1,S2‥‥
の各ゲートに供給されることによって、入力ビデオ信号
V1Nの水平方向のサンプリングが行われる。
ところで上述の走査回路において、インバータの内部
も含めた具体回路は例えば第７図に示すようになってい
る。なおこの例はスイッチング素子P,Nがインバータを
構成する素子IP,INの内側を設けられているが動作は同
じである。
も含めた具体回路は例えば第７図に示すようになってい
る。なおこの例はスイッチング素子P,Nがインバータを
構成する素子IP,INの内側を設けられているが動作は同
じである。
そしてこの例において、実際に第８図A,Bに示すよう
なクロック信号HC,▲▼が供給され、同図Ｃに示す
ような入力スタート信号HSが供給されると、インバータ
I10の出遅に相当する点の電位VAは同図Ｄに破線で示
すようにクロック信号に従って低電位になろうとする。
なクロック信号HC,▲▼が供給され、同図Ｃに示す
ような入力スタート信号HSが供給されると、インバータ
I10の出遅に相当する点の電位VAは同図Ｄに破線で示
すようにクロック信号に従って低電位になろうとする。
ところがこのときインバータI11の出力信号φH1は同
図Ｅに示すようにまだ低電位であり、このためインバー
タI12の出力に相当する点は高電位に溜ろうとする。
このためVDD→→→VSSの経路で同図Ｆに示すような
貫通電流Ｉが流され、点の電位変化が上述のＥの図中
に実線で示すように緩和されてしまう。なおこのような
電位変化の緩和は、信号φH1が低電位に戻るときにも発
生する。また第９図はこのときの貫通電流の様子をシュ
ミレーションによって求めたものである。
図Ｅに示すようにまだ低電位であり、このためインバー
タI12の出力に相当する点は高電位に溜ろうとする。
このためVDD→→→VSSの経路で同図Ｆに示すような
貫通電流Ｉが流され、点の電位変化が上述のＥの図中
に実線で示すように緩和されてしまう。なおこのような
電位変化の緩和は、信号φH1が低電位に戻るときにも発
生する。また第９図はこのときの貫通電流の様子をシュ
ミレーションによって求めたものである。
この結果、動作速度に遅れを生じ、液晶ディスプレイ
装置では高解像度化の障害となると共に、貫通電流によ
って電力消費も増大することから、特に液晶ディスプレ
イ装置の用途を考慮した場合には不都合の原因となって
しまうものであった。
装置では高解像度化の障害となると共に、貫通電流によ
って電力消費も増大することから、特に液晶ディスプレ
イ装置の用途を考慮した場合には不都合の原因となって
しまうものであった。
この出願はこのような点に鑑みてなされたものであ
る。
る。
本発明は、入力信号を第１のクロック信号に同期して
駆動される第１のインバータ（IP10,IN10）と通常構成
の第２のインバータ（IP11,IN11）の直列回路を介して
次段に供給すると共に、この次段に供給される信号を上
記第１のインバータの駆動と反転で駆動される第３のイ
ンバータ（IP12,IN12）を介して上記第１のインバータ
の出力に帰還して１クロック帰還のラッチを行うように
した走査回路において、上記第３のインバータから第１
のインバータへの帰還路に直列に第１及び第２のスイッ
チ手段（MP11,MP12）を設け、これらのスイッチ手段を
上記第１及び第３のインバータへの信号の到来時にオフ
となるようにしたことを特徴とする走査回路である。
駆動される第１のインバータ（IP10,IN10）と通常構成
の第２のインバータ（IP11,IN11）の直列回路を介して
次段に供給すると共に、この次段に供給される信号を上
記第１のインバータの駆動と反転で駆動される第３のイ
ンバータ（IP12,IN12）を介して上記第１のインバータ
の出力に帰還して１クロック帰還のラッチを行うように
した走査回路において、上記第３のインバータから第１
のインバータへの帰還路に直列に第１及び第２のスイッ
チ手段（MP11,MP12）を設け、これらのスイッチ手段を
上記第１及び第３のインバータへの信号の到来時にオフ
となるようにしたことを特徴とする走査回路である。
これによれば、帰還路に設けられたスイッチ手段が信
号の到来時にオフされることによって、遷移時の貫通電
流が阻止され、動作速度が向上されると共に、そのとき
の消費電力も大幅に削減することができる。
号の到来時にオフされることによって、遷移時の貫通電
流が阻止され、動作速度が向上されると共に、そのとき
の消費電力も大幅に削減することができる。
第１図において、インバータI12の出力端となるスイ
ッチング素子P12,N12の接続中点（点）と、インバー
タI10の出力端となるスイッチング素子P10,N10の接続中
点及びインバータI11の入力端となる素子IP11,IN11のゲ
ートの接続点（点）との間にスイッチング手段となる
スイッチング素子MP11及びMP12が直列に設けられる。そ
してインバータI10の入力端となる素子IP10,IN10のゲー
トがスイッチング素子MP11のゲートに接続されると共
に、インバータI12の入力端となる素子IP12,IN12のゲー
トがスイッチング素子MP12のゲートに接続される。
ッチング素子P12,N12の接続中点（点）と、インバー
タI10の出力端となるスイッチング素子P10,N10の接続中
点及びインバータI11の入力端となる素子IP11,IN11のゲ
ートの接続点（点）との間にスイッチング手段となる
スイッチング素子MP11及びMP12が直列に設けられる。そ
してインバータI10の入力端となる素子IP10,IN10のゲー
トがスイッチング素子MP11のゲートに接続されると共
に、インバータI12の入力端となる素子IP12,IN12のゲー
トがスイッチング素子MP12のゲートに接続される。
さらに同様のスイッチング素子MP21,MP22,MP31,MP32
‥‥が各段ごとに設けられる。
‥‥が各段ごとに設けられる。
そしてこの回路において、例えば第２図A,Bに示すよ
うなクロック信号HC,▲▼が供給され、同図Ｃに示
すような入力スタート信号HSが供給されると、この信号
HSの期間はスイッチング素子MP11がオフされる。従って
インバータI10の出力（点）の電位VAは同図Ｄに示す
ようにクロック信号に従って低電位になる。
うなクロック信号HC,▲▼が供給され、同図Ｃに示
すような入力スタート信号HSが供給されると、この信号
HSの期間はスイッチング素子MP11がオフされる。従って
インバータI10の出力（点）の電位VAは同図Ｄに示す
ようにクロック信号に従って低電位になる。
すなわちこの回路において、各段にスタート信号HSが
供給され、クロック信号に従って遷移が行われる際に、
事前に，間の帰還路がオフされる。このため、従来
発生していた貫通電流が阻止され、これによって動作速
度を大幅に向上させることができる。
供給され、クロック信号に従って遷移が行われる際に、
事前に，間の帰還路がオフされる。このため、従来
発生していた貫通電流が阻止され、これによって動作速
度を大幅に向上させることができる。
なお第３図はシュミレーションによって求められた波
形図であって、図から明らかなように、電位VA及び信号
φH1の変化が、破線で示す従来のものより急速に行われ
るようになっている。
形図であって、図から明らかなように、電位VA及び信号
φH1の変化が、破線で示す従来のものより急速に行われ
るようになっている。
こうして上述の回路によれば、帰還路に設けられたス
イッチ手段が信号の到来時にオフされることによって、
遷移時の貫通電流が阻止され、動作速度が向上されると
共に、そのときの消費電力も大幅に削減することができ
るものである。
イッチ手段が信号の到来時にオフされることによって、
遷移時の貫通電流が阻止され、動作速度が向上されると
共に、そのときの消費電力も大幅に削減することができ
るものである。
またこの装置によれば、表示の高解像度化を容易に実
現することができる。
現することができる。
なお上述の装置において、負論理の転送を行う場合に
は、第４図に示すように帰還路に設けられるスイッチン
グ素子をNMOS素子MN11,MN12で構成することによって、
同様に適用できるものである。
は、第４図に示すように帰還路に設けられるスイッチン
グ素子をNMOS素子MN11,MN12で構成することによって、
同様に適用できるものである。
この発明によれば、帰還路に設けられたスイッチ手段
が信号の到来時にオフされることによって、遷移時の貫
通電流が阻止され、動作速度が向上されると共にそのと
きの消費電力も大幅に削減することができるようになっ
た。
が信号の到来時にオフされることによって、遷移時の貫
通電流が阻止され、動作速度が向上されると共にそのと
きの消費電力も大幅に削減することができるようになっ
た。
第１図は本発明による走査回路の一例の構成図、第２図
はタイミングチャート図、第３図はシミュレーションに
よる波形図、第４図は他の例の構成図、第５図は従来の
回路の構成図、第６図はタイミングチャート図、第７図
は従来の具体回路図、第８図はタイミングチャート図、
第９図はシミュレーションによる波形図である。 IP,INはインバータを構成する素子、P,N,MP,MNはスイッ
チング素子である。
はタイミングチャート図、第３図はシミュレーションに
よる波形図、第４図は他の例の構成図、第５図は従来の
回路の構成図、第６図はタイミングチャート図、第７図
は従来の具体回路図、第８図はタイミングチャート図、
第９図はシミュレーションによる波形図である。 IP,INはインバータを構成する素子、P,N,MP,MNはスイッ
チング素子である。
Claims (1)
- 【請求項１】入力信号を第１のクロック信号に同期して
駆動される第１のインバータと通常構成の第２のインバ
ータの直列回路を介して次段に供給すると共に、 この次段に供給される信号を上記第１のインバータの駆
動と反転で駆動される第３のインバータを介して上記第
１のインバータの出力に帰還して１クロック期間のラッ
チを行うようにした走査回路において、 上記第３のインバータから第１のインバータへの帰還路
に直列に第１及び第２のスイッチ手段を設け、 これらのスイッチ手段を上記第１及び第３のインバータ
への信号の到来時にオフとなるようにしたことを特徴と
する走査回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1308073A JP2814624B2 (ja) | 1989-11-28 | 1989-11-28 | 走査回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1308073A JP2814624B2 (ja) | 1989-11-28 | 1989-11-28 | 走査回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03168615A JPH03168615A (ja) | 1991-07-22 |
| JP2814624B2 true JP2814624B2 (ja) | 1998-10-27 |
Family
ID=17976551
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1308073A Expired - Fee Related JP2814624B2 (ja) | 1989-11-28 | 1989-11-28 | 走査回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2814624B2 (ja) |
-
1989
- 1989-11-28 JP JP1308073A patent/JP2814624B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03168615A (ja) | 1991-07-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080814 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090814 Year of fee payment: 11 |
|
| LAPS | Cancellation because of no payment of annual fees |