JPS60263518A - 直列デ−タ転送回路 - Google Patents
直列デ−タ転送回路Info
- Publication number
- JPS60263518A JPS60263518A JP60056471A JP5647185A JPS60263518A JP S60263518 A JPS60263518 A JP S60263518A JP 60056471 A JP60056471 A JP 60056471A JP 5647185 A JP5647185 A JP 5647185A JP S60263518 A JPS60263518 A JP S60263518A
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- JP
- Japan
- Prior art keywords
- shift
- shift registers
- data
- shift register
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Pulse Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
く技術分野〉 ゛
本発明は、入力データを所定時間遅延して出力する直列
データ転送回路の改良に関するものである。
データ転送回路の改良に関するものである。
〈従来技術〉
各種の論理回路等における信号処理で、入力データを所
定時間、例えばｎ個のクロッ、り期間遅延した信号を必
要とする場合がしばしばある。このような信号処理回路
として従来からｎ段のシフトレジスタを直列に接続した
回路が用いられている。
定時間、例えばｎ個のクロッ、り期間遅延した信号を必
要とする場合がしばしばある。このような信号処理回路
として従来からｎ段のシフトレジスタを直列に接続した
回路が用いられている。
第３図Ｇ）は従来から用いられているデータ転送回路で
、ｎ個のシフトレジスタＳ Ｒ１−Ｓ ＲｎヲＩ［次直
列に接続し、各シフトレジスタに入力したシフトクロッ
クφに同期して入力データＩＮを順次シフ）Ｌ、（ｎ＋
１）個のシフトクロックの期間遅れて上記入力データを
出力することにより直列データ転送を実行するものであ
る。第３図（ｂ）は同回路におけるタイミングチャート
を示す。
、ｎ個のシフトレジスタＳ Ｒ１−Ｓ ＲｎヲＩ［次直
列に接続し、各シフトレジスタに入力したシフトクロッ
クφに同期して入力データＩＮを順次シフ）Ｌ、（ｎ＋
１）個のシフトクロックの期間遅れて上記入力データを
出力することにより直列データ転送を実行するものであ
る。第３図（ｂ）は同回路におけるタイミングチャート
を示す。
また第４図（ａ）は入力データをｎ個のシフトレジスタ
ＳＲ＋〜ＳＲｎを介してｎ個のクロック期間遅延すると
共に、遅延した信号を並列に出力し得る回路を示し、各
シフトレジスタＳＲ＋〜ＳＲｎの出力が与えられたラッ
チ回路Ｌ１〜Ｌｎを設けｎ個のクロックパルスによる転
送動作の後、ランチパルスＬによってシフトレジスタＳ
ＲＩ” Ｓ Ｒｎの出力信号をｎ個のラッチ回路Ｌ１
〜Ｌｏに夫々ラッチし、該ラッチ回路Ｌ１〜Ｌｎから出
力信号Ｑ、〜Ｑｎを導出する。出力端子から直列データ
も出力し得る。
ＳＲ＋〜ＳＲｎを介してｎ個のクロック期間遅延すると
共に、遅延した信号を並列に出力し得る回路を示し、各
シフトレジスタＳＲ＋〜ＳＲｎの出力が与えられたラッ
チ回路Ｌ１〜Ｌｎを設けｎ個のクロックパルスによる転
送動作の後、ランチパルスＬによってシフトレジスタＳ
ＲＩ” Ｓ Ｒｎの出力信号をｎ個のラッチ回路Ｌ１
〜Ｌｏに夫々ラッチし、該ラッチ回路Ｌ１〜Ｌｎから出
力信号Ｑ、〜Ｑｎを導出する。出力端子から直列データ
も出力し得る。
尚、第４図（ａ）の回路において次の新しい直列入力デ
ータは、上記ラッチ動作後、初段のシフトレジスタＳ
Ｒ＋から入力し、同じ動作を繰返して並列に出力する。
ータは、上記ラッチ動作後、初段のシフトレジスタＳ
Ｒ＋から入力し、同じ動作を繰返して並列に出力する。
第４図伽）は上記転送動作のタイミングチャートを示す
。
。
上記従来のデータ転送回路の各シフトレジスタは、′第
５図に示すインバータＬ〜■４及びトランスフ１ゲート
Ｘ１＝Ｘａを用いて構成することができる。ここで各イ
ンバータ■１〜Ｉ４はＣＭＯＳトランジスタからなる集
積回路では、通常第６図に示すＣＭＯＳ ）ランジメタ
Ｔ ｒ １＋ Ｔ ｒ２を用いて構成されている。
５図に示すインバータＬ〜■４及びトランスフ１ゲート
Ｘ１＝Ｘａを用いて構成することができる。ここで各イ
ンバータ■１〜Ｉ４はＣＭＯＳトランジスタからなる集
積回路では、通常第６図に示すＣＭＯＳ ）ランジメタ
Ｔ ｒ １＋ Ｔ ｒ２を用いて構成されている。
このようなＣＭＯ８回路における消費電力は一般に負荷
容量の充放電により決まる。上記第６図の回路を用いて
ＣＭＯ８回路の消費電力について考える。同図Ｔｒ＋は
ＰチャネルＭＯＳトランジスタ、ＴｒｚはＮチャネルＭ
ＯＳ）ランジメタ、Ｃは負荷容量、ＶＤＤは電源電圧と
する。この場合消費電力Ｐは Ｐ＝Ｃ−ＶＤＤ２−ｆ と表すことができる。ｆは出力状態が単位時間に反転す
る回数である。従って反転回数ｆが増加すればそれだけ
消費電力が大きくなシ、ＣＭＯ８回路の大きな利点であ
る低消費電力の効果を損うという問題があった。
容量の充放電により決まる。上記第６図の回路を用いて
ＣＭＯ８回路の消費電力について考える。同図Ｔｒ＋は
ＰチャネルＭＯＳトランジスタ、ＴｒｚはＮチャネルＭ
ＯＳ）ランジメタ、Ｃは負荷容量、ＶＤＤは電源電圧と
する。この場合消費電力Ｐは Ｐ＝Ｃ−ＶＤＤ２−ｆ と表すことができる。ｆは出力状態が単位時間に反転す
る回数である。従って反転回数ｆが増加すればそれだけ
消費電力が大きくなシ、ＣＭＯ８回路の大きな利点であ
る低消費電力の効果を損うという問題があった。
〈発明の目的〉
本発明は上記従来回路の問題点に鑑みてなされたもので
、シフトレジスタの反転回数の減少を図ることによシ、
データ転送の機能を損うことなく低消費電力を図った直
列データ転送回路を提供する。
、シフトレジスタの反転回数の減少を図ることによシ、
データ転送の機能を損うことなく低消費電力を図った直
列データ転送回路を提供する。
〈実施例〉
第１図（ａ）は本発明による一実施例を示す直列データ
転送回路のブロック図で、第１図（ｂ）は同回路の動作
を説明するためのタイミングチャートである。
転送回路のブロック図で、第１図（ｂ）は同回路の動作
を説明するためのタイミングチャートである。
ｎ個のクロック期間に対応する遅延を施こして入力デー
タＩＮを出力する回路についてｎ個のシフトレジスタを
ｎ＝ｍＸｋに分割し、ｍ個のシフトレジスタを直列接続
し、更に該ｍ個の直列シフトレジスタをに群設けて構成
する。直列接続した同一群内のシフトレジスタＳｉ＋〜
Ｓｉｍ（ｉ＝１〜ｋ）に対しては、共通のシフトパルス
φ１（ｉ＝１〜ｋ）を与えてデータの転送動作を制御す
る。
タＩＮを出力する回路についてｎ個のシフトレジスタを
ｎ＝ｍＸｋに分割し、ｍ個のシフトレジスタを直列接続
し、更に該ｍ個の直列シフトレジスタをに群設けて構成
する。直列接続した同一群内のシフトレジスタＳｉ＋〜
Ｓｉｍ（ｉ＝１〜ｋ）に対しては、共通のシフトパルス
φ１（ｉ＝１〜ｋ）を与えてデータの転送動作を制御す
る。
上記シフトパルスφｉは基準クロックパルスφから形成
し、上記シフトレジスタの分割群数に対応してに個目毎
にクロックパルスφを抽出して形成する。尚第１図（ｂ
）のタイミングチャートではに；２、ｍ＝２の場合を示
す。
し、上記シフトレジスタの分割群数に対応してに個目毎
にクロックパルスφを抽出して形成する。尚第１図（ｂ
）のタイミングチャートではに；２、ｍ＝２の場合を示
す。
ｋ群に分割した各初段のシフトレジスタ５ｉ１（ｉ＝１
〜ｋ）には共通に直列データＩＮを与え各シフトレジス
タ群は与えられた直列データを夫々のシフトパルスφｉ
によって時分割で各シフトレジスタに入力する。入力さ
れたデータは各群のシフトパルスφｌ〜φｋに同期して
同一群内のシフトレジスタを順次転送する。
〜ｋ）には共通に直列データＩＮを与え各シフトレジス
タ群は与えられた直列データを夫々のシフトパルスφｉ
によって時分割で各シフトレジスタに入力する。入力さ
れたデータは各群のシフトパルスφｌ〜φｋに同期して
同一群内のシフトレジスタを順次転送する。
各群の最終段のシフトレジスタｓｉｍ（ｉ＝ｉ〜ｋ）に
は、データの出力タイミングを制御するため夫々トラン
スファゲートＴｌ−Ｔｋを、ノ接続し、該トランスファ
ゲートＴｌ−Ｔｋの他端を共通（Ａ点）接続してトラン
ス７７ゲートＴｏを接続し、該トランスファゲートＴｏ
の他端から出力信号ＯＵＴを導出する。
は、データの出力タイミングを制御するため夫々トラン
スファゲートＴｌ−Ｔｋを、ノ接続し、該トランスファ
ゲートＴｌ−Ｔｋの他端を共通（Ａ点）接続してトラン
ス７７ゲートＴｏを接続し、該トランスファゲートＴｏ
の他端から出力信号ＯＵＴを導出する。
上記トランスフアゲ−）Ｔ＋〜Ｔｋのゲートにはデータ
の出力を制御するためのスイッチング信号として、対応
するシフトレジスタ群Ｓｆ〜□を駆動するシフトパルス
φ１とは異なる、例えば１クロツクパルス遅れたシフト
パルスφｉ ＋１ ヲーＬｔテシフトパルスφｉに同期
して最終段シフトンジスタＳｉｍから出力された信号を
Ａ点に導出する。
の出力を制御するためのスイッチング信号として、対応
するシフトレジスタ群Ｓｆ〜□を駆動するシフトパルス
φ１とは異なる、例えば１クロツクパルス遅れたシフト
パルスφｉ ＋１ ヲーＬｔテシフトパルスφｉに同期
して最終段シフトンジスタＳｉｍから出力された信号を
Ａ点に導出する。
Ａ点に接続したトランスファゲートＴｏはスイッチング
信号としてクロックパルスφの反転信号φを入力し、Ａ
点に各群のシフトレジスタから導出された信号を出力端
に直列データとして導出する。
信号としてクロックパルスφの反転信号φを入力し、Ａ
点に各群のシフトレジスタから導出された信号を出力端
に直列データとして導出する。
即ちシフトレジスタ群をシフトしてきたデータは、トラ
ンスファゲートＴ＋〜Ｔｋを介してシフトパルスφｌ〜
φｋによりＡ点に順次現れ、更にトランスファゲートＴ
ｏを介することによシ入カデータＩＮがｎ個のクロック
パルス期間遅延した信号として出力される。
ンスファゲートＴ＋〜Ｔｋを介してシフトパルスφｌ〜
φｋによりＡ点に順次現れ、更にトランスファゲートＴ
ｏを介することによシ入カデータＩＮがｎ個のクロック
パルス期間遅延した信号として出力される。
上記構成の回路において、各シフトレジスタを動作させ
るシフトパルスは、第３図（ａ）に示した前記従来の回
路に比べて１／にの周波数になるっ第２図（ａ） 、
（ｂンは本発明による他の実施例を示すブロック図及び
タイミングチャートで、直列データの入力及びシフト機
能については前記実施例と同じであるが、各シフトレジ
スタ５ｉｊ（ｉ＝１〜に、ｊ＝１〜ｍ）の出力端にはラ
ッチ回路Ｌｎ−ｉ＋ｊを接続して構成し、ｍＸｋ（−ｎ
）個のデータ入力完了後、ラッチパルスＬにより、ｎ個
のラッチ回路Ｌ＋〜Ｌｎに各シフトレジスタの出力をラ
ッチし、Ｑ ｌ□Ｑ ｎ信号として出方する。
るシフトパルスは、第３図（ａ）に示した前記従来の回
路に比べて１／にの周波数になるっ第２図（ａ） 、
（ｂンは本発明による他の実施例を示すブロック図及び
タイミングチャートで、直列データの入力及びシフト機
能については前記実施例と同じであるが、各シフトレジ
スタ５ｉｊ（ｉ＝１〜に、ｊ＝１〜ｍ）の出力端にはラ
ッチ回路Ｌｎ−ｉ＋ｊを接続して構成し、ｍＸｋ（−ｎ
）個のデータ入力完了後、ラッチパルスＬにより、ｎ個
のラッチ回路Ｌ＋〜Ｌｎに各シフトレジスタの出力をラ
ッチし、Ｑ ｌ□Ｑ ｎ信号として出方する。
本実施例においても各シフトレジスタでの反転回数は従
来に比べて１／ｋになる。尚各実施例においてクロック
の立上りに同期する構成にしても全く同様である。
来に比べて１／ｋになる。尚各実施例においてクロック
の立上りに同期する構成にしても全く同様である。
〈発明の効果〉
以上本発明によれば、シフトレジスタのシフト動作にお
けるタイミングを制御することにより、各シフトレジス
タの反転回数を減少させた回路岐よって直列データを転
送することができ、特にシフトレジスタをＣＭＯＳトラ
ンジスタによって構成した回路において消費電力の低減
を図ることができる。
けるタイミングを制御することにより、各シフトレジス
タの反転回数を減少させた回路岐よって直列データを転
送することができ、特にシフトレジスタをＣＭＯＳトラ
ンジスタによって構成した回路において消費電力の低減
を図ることができる。
第１図（ａＬ（ｂ）は本発明にょる一実施例を示す回路
ブロック図及び動作のタイミングチャート、第２図（ａ
）、（ｂ）は本発明による他の実施例を示す回路プロ２
２図及びタイミングチャート、第３図（ａ）。 （ｂ）及び第４図（ａ）、 （ｂ）は従来回路を示すブ
ロック図及びタイミングチャート、第５図はインバ〜り
よりなるシフトレジスタの回路を示すブロック図、第６
図はシフトレジスタを構成するＣＭＯ８回路図である。 Ｓｏ〜Ｓｋｎ ＋＋シフトレジスタ、 φ１〜φｋ 二シフトパルス、 Ｔｏ、 Ｔｒ〜Ｔｋニドランスフ７ゲ〜ト代理人 弁理
士 福 士 愛 彦（他２名）（ｂ） （ａ） （ａ） （ｂ） 第４図 第６図
ブロック図及び動作のタイミングチャート、第２図（ａ
）、（ｂ）は本発明による他の実施例を示す回路プロ２
２図及びタイミングチャート、第３図（ａ）。 （ｂ）及び第４図（ａ）、 （ｂ）は従来回路を示すブ
ロック図及びタイミングチャート、第５図はインバ〜り
よりなるシフトレジスタの回路を示すブロック図、第６
図はシフトレジスタを構成するＣＭＯ８回路図である。 Ｓｏ〜Ｓｋｎ ＋＋シフトレジスタ、 φ１〜φｋ 二シフトパルス、 Ｔｏ、 Ｔｒ〜Ｔｋニドランスフ７ゲ〜ト代理人 弁理
士 福 士 愛 彦（他２名）（ｂ） （ａ） （ａ） （ｂ） 第４図 第６図
Claims (1)
- 【特許請求の範囲】 １）入力データをｎ段のシフトレジスタを介して出力す
るデータ転送回路において、ｍ段が直列に接続されたに
群（ｍＸｋ＝ｎ ）のシフトレジ° メタを設け、各群
の初段シフトレジスタに共通にデータを与え、該データ
を位相が異なるシフトパルスφ１（ｉ＝１〜ｋ）によっ
て順次シフトレジスタに時分割で入力し、該入力データ
を同一群内のシフトレジメタを転送して各群の最終段シ
フトレジスタに導出し、最終段シフトレジスタに接続し
たマルチプレクス手段を介して上記入力データを出力す
ることを特徴とする直列データ転送回路。 ２）前記各シフトレジスタは、各シフトレジスタの出力
信号が与えられたランチ回路を含んでなり、ｋＸｍ個の
データ入力後、各シフトレジスタの出力をｋＸｍ個の並
列データとして出力することを特徴とする特許請求の範
囲第１項記載の直列データ転送回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60056471A JPS60263518A (ja) | 1985-03-20 | 1985-03-20 | 直列デ−タ転送回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60056471A JPS60263518A (ja) | 1985-03-20 | 1985-03-20 | 直列デ−タ転送回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60263518A true JPS60263518A (ja) | 1985-12-27 |
Family
ID=13028016
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60056471A Pending JPS60263518A (ja) | 1985-03-20 | 1985-03-20 | 直列デ−タ転送回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60263518A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6459313B1 (en) * | 1998-09-18 | 2002-10-01 | Lsi Logic Corporation | IO power management: synchronously regulated output skew |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5661090A (en) * | 1979-10-25 | 1981-05-26 | Fujitsu Ltd | Shift register |
| JPS59131214A (ja) * | 1983-01-14 | 1984-07-28 | Advantest Corp | 信号遅延回路 |
-
1985
- 1985-03-20 JP JP60056471A patent/JPS60263518A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5661090A (en) * | 1979-10-25 | 1981-05-26 | Fujitsu Ltd | Shift register |
| JPS59131214A (ja) * | 1983-01-14 | 1984-07-28 | Advantest Corp | 信号遅延回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6459313B1 (en) * | 1998-09-18 | 2002-10-01 | Lsi Logic Corporation | IO power management: synchronously regulated output skew |
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