JPH05210996A - シフトレジスタ - Google Patents
シフトレジスタInfo
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- JPH05210996A JPH05210996A JP4015107A JP1510792A JPH05210996A JP H05210996 A JPH05210996 A JP H05210996A JP 4015107 A JP4015107 A JP 4015107A JP 1510792 A JP1510792 A JP 1510792A JP H05210996 A JPH05210996 A JP H05210996A
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- clocked inverter
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Abstract
(57)【要約】
【目的】 ビットデータを保持する機能を有し、簡素且
つ小型で高集積化を実現すると共に、設計効率の向上を
図ることができるシフトレジスタを提供することを目的
とする。 【構成】 各シフト段を、帰還接続された一対のクロッ
クドインバータで構成し、一方のクロックドインバータ
を所定周期のシフトクロックに同期して動作させ、他方
の帰還用のクロックドインバータを該シフトクロックよ
り遅延した位相ずれを有する帰還制御用クロックに同期
して動作させることにより、ビットデータの保持機能を
備えつつダイナミック方式でシフト動作を行わせる構成
とした。
つ小型で高集積化を実現すると共に、設計効率の向上を
図ることができるシフトレジスタを提供することを目的
とする。 【構成】 各シフト段を、帰還接続された一対のクロッ
クドインバータで構成し、一方のクロックドインバータ
を所定周期のシフトクロックに同期して動作させ、他方
の帰還用のクロックドインバータを該シフトクロックよ
り遅延した位相ずれを有する帰還制御用クロックに同期
して動作させることにより、ビットデータの保持機能を
備えつつダイナミック方式でシフト動作を行わせる構成
とした。
Description
【０００１】
【産業上の利用分野】本発明は、各シフト段がビットデ
ータの保持機能を有するシフトレジスタに関する。
ータの保持機能を有するシフトレジスタに関する。
【０００２】
【従来の技術】従来、このようなシフトレジスタとして
は、特開昭５７−４５６４５号の乱数発生器に適用され
たものが知られている。
は、特開昭５７−４５６４５号の乱数発生器に適用され
たものが知られている。
【０００３】このシフトレジスタは、複数のフリップフ
ロップが鎖状に接続され、入力側のフリップフロップに
ビットデータを入力すると、シフトクロックに同期して
シフト動作を行う。そして、各シフト段がフリップフロ
ップで構成されるので、シフトクロックが停止してもビ
ットデータを保持するスタテック方式のシフトレジスタ
である。
ロップが鎖状に接続され、入力側のフリップフロップに
ビットデータを入力すると、シフトクロックに同期して
シフト動作を行う。そして、各シフト段がフリップフロ
ップで構成されるので、シフトクロックが停止してもビ
ットデータを保持するスタテック方式のシフトレジスタ
である。
【０００４】
【発明が解決しようとする課題】しかしながら、このよ
うなフリップフロップを適用したスタテック方式のシフ
トレジスタにあっては、各フリップフロップを形成する
ための素子数が多くなるため、回路が複雑且つ大規模に
なる問題があった。特に、マイクロプロセッサ、ＣＭＯ
Ｓ論理回路やＴＴＬ論理回路等の各種論理回路、ゲート
アレイ等にシフトレジスタを内蔵する場合のように、極
めて限られたチップ領域に形成する必要がある場合に
は、各フリップフロップを構成する複数の素子間を接続
するための配線の引き回しが多くなることで、設計が繁
雑になったり、構造が複雑になったり、小型化が困難と
なる等の問題があり、これらに対する改善が望まれてい
た。
うなフリップフロップを適用したスタテック方式のシフ
トレジスタにあっては、各フリップフロップを形成する
ための素子数が多くなるため、回路が複雑且つ大規模に
なる問題があった。特に、マイクロプロセッサ、ＣＭＯ
Ｓ論理回路やＴＴＬ論理回路等の各種論理回路、ゲート
アレイ等にシフトレジスタを内蔵する場合のように、極
めて限られたチップ領域に形成する必要がある場合に
は、各フリップフロップを構成する複数の素子間を接続
するための配線の引き回しが多くなることで、設計が繁
雑になったり、構造が複雑になったり、小型化が困難と
なる等の問題があり、これらに対する改善が望まれてい
た。
【０００５】本発明は、このような課題に鑑みて成され
たものであり、ビットデータを保持する機能を有し、簡
素且つ小型で高集積化を実現すると共に、設計効率の向
上を図ることができるシフトレジスタを提供することを
目的とする。
たものであり、ビットデータを保持する機能を有し、簡
素且つ小型で高集積化を実現すると共に、設計効率の向
上を図ることができるシフトレジスタを提供することを
目的とする。
【０００６】
【課題を解決するための手段】このような目的を達成す
るために本発明は、第１のシフトクロック（φ1 ）に同
期して、入力信号を反転して出力する第１のクロックド
インバータと、 入力接点に該第１のクロックドインバ
ータの出力接点が接続すると共に、出力接点が該第１の
クロックドインバータの入力接点に接続し、上記第１の
シフトクロックより遅延した位相ずれを有する第１の帰
還制御用クロック（φ1B）に同期して、該第１のクロッ
クドインバータの出力を反転して該第１のクロックドイ
ンバータに帰還入力する第２のクロックドインバータ
と、 入力接点に上記第１のクロックドインバータの出
力接点が接続し、第１のシフトクロックとは逆位相の波
形から成る第２のシフトクロック（φ2 ）に同期して、
入力信号を反転して出力する第３のクロックドインバー
タと、入力接点に該第３のクロックドインバータの出力
接点が接続すると共に、出力接点が該第３のクロックド
インバータの入力接点に接続し、上記第２のシフトクロ
ックより遅延した位相ずれを有する第２の帰還制御用ク
ロック（φ2B）に同期して、該第３のクロックドインバ
ータの出力を反転して該第３のクロックドインバータに
帰還入力する第４のクロックドインバータとを基本セル
とし、上記第１，第３のクロックドインバータが交互に
鎖状に接続するようにして上記基本セルを複数個接続す
る構成とした。
るために本発明は、第１のシフトクロック（φ1 ）に同
期して、入力信号を反転して出力する第１のクロックド
インバータと、 入力接点に該第１のクロックドインバ
ータの出力接点が接続すると共に、出力接点が該第１の
クロックドインバータの入力接点に接続し、上記第１の
シフトクロックより遅延した位相ずれを有する第１の帰
還制御用クロック（φ1B）に同期して、該第１のクロッ
クドインバータの出力を反転して該第１のクロックドイ
ンバータに帰還入力する第２のクロックドインバータ
と、 入力接点に上記第１のクロックドインバータの出
力接点が接続し、第１のシフトクロックとは逆位相の波
形から成る第２のシフトクロック（φ2 ）に同期して、
入力信号を反転して出力する第３のクロックドインバー
タと、入力接点に該第３のクロックドインバータの出力
接点が接続すると共に、出力接点が該第３のクロックド
インバータの入力接点に接続し、上記第２のシフトクロ
ックより遅延した位相ずれを有する第２の帰還制御用ク
ロック（φ2B）に同期して、該第３のクロックドインバ
ータの出力を反転して該第３のクロックドインバータに
帰還入力する第４のクロックドインバータとを基本セル
とし、上記第１，第３のクロックドインバータが交互に
鎖状に接続するようにして上記基本セルを複数個接続す
る構成とした。
【０００７】
【作用】この構成によれば、各シフト段が、帰還接続を
有する一対のクロックドインバータで構成され、夫々の
クロックドインバータが第１，第２のシフトクロックと
第１，第２の帰還制御用クロックに同期して、ビットデ
ータのラッチ及びシフト動作を繰り返して行うので、ビ
ットデータの保持機能を備えつつダイナミック方式でシ
フト動作を行う。
有する一対のクロックドインバータで構成され、夫々の
クロックドインバータが第１，第２のシフトクロックと
第１，第２の帰還制御用クロックに同期して、ビットデ
ータのラッチ及びシフト動作を繰り返して行うので、ビ
ットデータの保持機能を備えつつダイナミック方式でシ
フト動作を行う。
【０００８】
【実施例】以下、本発明の一実施例を図面と共に説明す
る。
る。
【０００９】まず、図１に基いて全体構成を説明する
と、各シフト段Ｂ1 〜Ｂn は、同一のセル構造を有して
おり、初段Ｂ1 のセルを代表して述べると、４種類のク
ロックφ1 ，φ2 ，φ1B，φ2Bに同期して反転動作を行
う４個のクロックドインバータＡ1 ，Ａ2 ，Ａ1B，Ａ2B
で形成され、ｎ個のセルを鎖状に接続することによって
ｎ段のシフトレジスタが構成されている。
と、各シフト段Ｂ1 〜Ｂn は、同一のセル構造を有して
おり、初段Ｂ1 のセルを代表して述べると、４種類のク
ロックφ1 ，φ2 ，φ1B，φ2Bに同期して反転動作を行
う４個のクロックドインバータＡ1 ，Ａ2 ，Ａ1B，Ａ2B
で形成され、ｎ個のセルを鎖状に接続することによって
ｎ段のシフトレジスタが構成されている。
【００１０】更に、初段Ｂ1 の構造を代表して詳述すれ
ば、ビットデータＤinを入力するクロックドインバータ
Ａ1 の出力接点にクロックドインバータＡ2 の入力接点
が接続し、クロックドインバータＡ1 の入出力接点間に
クロックドインバータＡ1Bが帰還するように接続すると
共に、クロックドインバータＡ2 の入出力接点間にクロ
ックドインバータＡ2Bが帰還するように接続されてい
る。
ば、ビットデータＤinを入力するクロックドインバータ
Ａ1 の出力接点にクロックドインバータＡ2 の入力接点
が接続し、クロックドインバータＡ1 の入出力接点間に
クロックドインバータＡ1Bが帰還するように接続すると
共に、クロックドインバータＡ2 の入出力接点間にクロ
ックドインバータＡ2Bが帰還するように接続されてい
る。
【００１１】更に、トランジスタレベルでの構造を図２
に基いて示すと、夫々のクロックドインバータＡ1 ，Ａ
2 ，Ａ1B，Ａ2Bは、図２に示すように、同一の構成を有
しており、クロックドインバータＡ1 を代表して示すよ
うに、電源ＶDDとグランド接点間に、ｐチャンネルＭＯ
ＳＦＥＴ１，２及びｎチャンネルＭＯＳＦＥＴ３，４が
夫々のソース・ドレインを直列にして接続され、ｐチャ
ンネルＭＯＳＦＥＴ２とｎチャンネルＭＯＳＦＥＴ３の
ゲートが共通接続されてビットデータの入力接点とな
り、ｐチャンネルＭＯＳＦＥＴ２とｎチャンネルＭＯＳ
ＦＥＴ３の共通ノードが出力接点となっている。更に、
ｎチャンネルＭＯＳＦＥＴ４のゲートにクロックφ1 が
印加され、ｐチャンネルＭＯＳＦＥＴ１のゲートにイン
バータ５を介してクロックφ1 が印加される。
に基いて示すと、夫々のクロックドインバータＡ1 ，Ａ
2 ，Ａ1B，Ａ2Bは、図２に示すように、同一の構成を有
しており、クロックドインバータＡ1 を代表して示すよ
うに、電源ＶDDとグランド接点間に、ｐチャンネルＭＯ
ＳＦＥＴ１，２及びｎチャンネルＭＯＳＦＥＴ３，４が
夫々のソース・ドレインを直列にして接続され、ｐチャ
ンネルＭＯＳＦＥＴ２とｎチャンネルＭＯＳＦＥＴ３の
ゲートが共通接続されてビットデータの入力接点とな
り、ｐチャンネルＭＯＳＦＥＴ２とｎチャンネルＭＯＳ
ＦＥＴ３の共通ノードが出力接点となっている。更に、
ｎチャンネルＭＯＳＦＥＴ４のゲートにクロックφ1 が
印加され、ｐチャンネルＭＯＳＦＥＴ１のゲートにイン
バータ５を介してクロックφ1 が印加される。
【００１２】そして、クロックφ1 が論理値“Ｈ”のと
きは、ｐチャンネルＭＯＳＦＥＴ１とｎチャンネルＭＯ
ＳＦＥＴ４が同時にオンとなるので、ｐチャンネルＭＯ
ＳＦＥＴ２とｎチャンネルＭＯＳＦＥＴ３に電源ＶDDが
供給され、通常のＣＭＯＳインバータとして動作する。
一方、クロックφ1 が論理値“Ｌ”のときは、ｐチャン
ネルＭＯＳＦＥＴ１とｎチャンネルＭＯＳＦＥＴ４が同
時にオフとなるので、入出力接点間が高インピーダンス
状態となる。
きは、ｐチャンネルＭＯＳＦＥＴ１とｎチャンネルＭＯ
ＳＦＥＴ４が同時にオンとなるので、ｐチャンネルＭＯ
ＳＦＥＴ２とｎチャンネルＭＯＳＦＥＴ３に電源ＶDDが
供給され、通常のＣＭＯＳインバータとして動作する。
一方、クロックφ1 が論理値“Ｌ”のときは、ｐチャン
ネルＭＯＳＦＥＴ１とｎチャンネルＭＯＳＦＥＴ４が同
時にオフとなるので、入出力接点間が高インピーダンス
状態となる。
【００１３】そして、クロックドインバータＡ1 と同じ
構造の他のクロックドインバータＡ2 ，Ａ1B，Ａ2Bに
は、図２に示すように、夫々所定のクロックφ2 ，
φ1B，φ2Bが印加され、更に夫々の入出力接点間が図１
に示すのと等価になるように接続されることで、基本的
なセルが形成されている。
構造の他のクロックドインバータＡ2 ，Ａ1B，Ａ2Bに
は、図２に示すように、夫々所定のクロックφ2 ，
φ1B，φ2Bが印加され、更に夫々の入出力接点間が図１
に示すのと等価になるように接続されることで、基本的
なセルが形成されている。
【００１４】尚、以下、説明上、クロックφ1 を第１の
シフトクロック、クロックφ2 を第２のシフトクロッ
ク、クロックφ1Bを第１の帰還制御用クロック、クロッ
クφ2Bを第２の帰還制御用クロックと言う。
シフトクロック、クロックφ2 を第２のシフトクロッ
ク、クロックφ1Bを第１の帰還制御用クロック、クロッ
クφ2Bを第２の帰還制御用クロックと言う。
【００１５】次に、これらのクロックφ1 ，φ2 ，
φ1B，φ2Bを発生するクロック形成回路の構成を、図３
に基いて説明する。
φ1B，φ2Bを発生するクロック形成回路の構成を、図３
に基いて説明する。
【００１６】図３において、クロック発振器６がシフト
周期を設定するための所定周波数の基準クロックＣＫを
出力し、非反転バッファ回路７がこの基準クロックＣＫ
を電力増幅して第１のシフトクロックφ1 を出力し、反
転バッファ回路８がこの基準クロックＣＫを反転すると
共に電力増幅して第２のシフトクロックφ2 を出力す
る。
周期を設定するための所定周波数の基準クロックＣＫを
出力し、非反転バッファ回路７がこの基準クロックＣＫ
を電力増幅して第１のシフトクロックφ1 を出力し、反
転バッファ回路８がこの基準クロックＣＫを反転すると
共に電力増幅して第２のシフトクロックφ2 を出力す
る。
【００１７】更に、非反転バッファ回路７の出力接点に
は、抵抗ｒ1 ，ｒ2 及び容量素子Ｃ1 ，Ｃ2 から成る遅
延回路９とＡＮＤ回路１０が接続され、ＡＮＤ回路１０
が、第１のシフトクロックφ1 とその遅延された信号φ
1Tとの論理積を取ることによって第１の帰還制御用クロ
ックφ1Bを出力する。
は、抵抗ｒ1 ，ｒ2 及び容量素子Ｃ1 ，Ｃ2 から成る遅
延回路９とＡＮＤ回路１０が接続され、ＡＮＤ回路１０
が、第１のシフトクロックφ1 とその遅延された信号φ
1Tとの論理積を取ることによって第１の帰還制御用クロ
ックφ1Bを出力する。
【００１８】又、反転バッファ回路８の出力接点にも、
遅延回路９と同一構成から成り且つ等しい遅延時間τを
設定する遅延回路１１とＡＮＤ回路１２が接続され、Ａ
ＮＤ回路１２が、第２のシフトクロックφ2 とその遅延
された信号φ2Tとの論理積を取ることによって第２の帰
還制御用クロックφ1Bを出力する。
遅延回路９と同一構成から成り且つ等しい遅延時間τを
設定する遅延回路１１とＡＮＤ回路１２が接続され、Ａ
ＮＤ回路１２が、第２のシフトクロックφ2 とその遅延
された信号φ2Tとの論理積を取ることによって第２の帰
還制御用クロックφ1Bを出力する。
【００１９】したがって、これらのクロックφ1 ，
φ2 ，φ1B，φ2Bは、図４に示す様に、第１，第２のシ
フトクロックφ1 ，φ2 は互いに逆位相の関係にある矩
形波であり、第１，第２の帰還用制御クロックφ1B，φ
2Bは、第１，第２のシフトクロックφ1 ，φ2 よりも遅
延時間τだけ位相のずれたパルス状の矩形波である。
φ2 ，φ1B，φ2Bは、図４に示す様に、第１，第２のシ
フトクロックφ1 ，φ2 は互いに逆位相の関係にある矩
形波であり、第１，第２の帰還用制御クロックφ1B，φ
2Bは、第１，第２のシフトクロックφ1 ，φ2 よりも遅
延時間τだけ位相のずれたパルス状の矩形波である。
【００２０】次に、かかる構成のシフトレジスタの動作
を図５に示すタイミングチャートに基いて説明する。
尚、夫々の波形Ｂ１A1，Ｂ１A2〜ＢｎA1，ＢｎA2とＢ１
A1B ，Ｂ１A2B 〜ＢｎA1B ，ＢｎA2B は、図１中に示す
各クロックドインバータＡ1 ，Ａ1B，Ａ2 ，Ａ2Bの出力
接点に発生する信号を示し、ある時点ｔ1 において、論
理値“Ｌ”のビットデータＤinが印加された場合のシフ
ト動作を示す。
を図５に示すタイミングチャートに基いて説明する。
尚、夫々の波形Ｂ１A1，Ｂ１A2〜ＢｎA1，ＢｎA2とＢ１
A1B ，Ｂ１A2B 〜ＢｎA1B ，ＢｎA2B は、図１中に示す
各クロックドインバータＡ1 ，Ａ1B，Ａ2 ，Ａ2Bの出力
接点に発生する信号を示し、ある時点ｔ1 において、論
理値“Ｌ”のビットデータＤinが印加された場合のシフ
ト動作を示す。
【００２１】上述したように、クロックドインバータＡ
1 ，Ａ1B，Ａ2 ，Ａ2Bは、夫々印加されるクロック
φ1 ，φ2 ，φ1B，φ2Bが論理値“Ｈ”のときに通常の
インバータとして動作し、論理値“Ｌ”のときは入出力
接点間が高インピーダンス状態となる。
1 ，Ａ1B，Ａ2 ，Ａ2Bは、夫々印加されるクロック
φ1 ，φ2 ，φ1B，φ2Bが論理値“Ｈ”のときに通常の
インバータとして動作し、論理値“Ｌ”のときは入出力
接点間が高インピーダンス状態となる。
【００２２】したがって、クロックドインバータＡ1 ，
Ａ2 は、シフトクロックφ1 ，φ2が周期的に論理値
“Ｈ”となるのに同期して、入力側のデータを反転して
出力側へ出力し、更に、クロックドインバータＡ1B，Ａ
2Bは、帰還用制御クロックφ1B，φ2Bが論理値“Ｈ”と
なるのに同期して、クロックドインバータＡ1 ，Ａ2 の
出力データを反転してクロックドインバータＡ1 ，Ａ2
の入力側へ転送する。この結果、ビットデータは、遅延
回路３，４で設定された夫々の遅延時間τの間に保持さ
れ、クロックφ1 ，φ2 ，φ1B，φ2Bの立下がりに同期
して、ラッチされると共に次のシフト段へシフトされ
る。
Ａ2 は、シフトクロックφ1 ，φ2が周期的に論理値
“Ｈ”となるのに同期して、入力側のデータを反転して
出力側へ出力し、更に、クロックドインバータＡ1B，Ａ
2Bは、帰還用制御クロックφ1B，φ2Bが論理値“Ｈ”と
なるのに同期して、クロックドインバータＡ1 ，Ａ2 の
出力データを反転してクロックドインバータＡ1 ，Ａ2
の入力側へ転送する。この結果、ビットデータは、遅延
回路３，４で設定された夫々の遅延時間τの間に保持さ
れ、クロックφ1 ，φ2 ，φ1B，φ2Bの立下がりに同期
して、ラッチされると共に次のシフト段へシフトされ
る。
【００２３】そして、ｎ段のシフト動作の完了後（時点
ｔ2 ）に、最初に印加されたビットデータＤinが第ｎ段
目のシフト段から出力される。
ｔ2 ）に、最初に印加されたビットデータＤinが第ｎ段
目のシフト段から出力される。
【００２４】尚、図５には、単発のビットデータＤinを
入力した場合を示すが、第１，第２のシフトクロックφ
1 ，φ2 に同期して時系列的にビットデータＤinを印加
すれば、これらのビットデータを順次にシフトさせるこ
とができる。
入力した場合を示すが、第１，第２のシフトクロックφ
1 ，φ2 に同期して時系列的にビットデータＤinを印加
すれば、これらのビットデータを順次にシフトさせるこ
とができる。
【００２５】このように、この実施例によれば、素子数
が少なく構造が簡素なクロックドインバータを適用し、
入力されたビットデータを所定のクロックφ1 ，φ2 ，
φ1B，φ2Bに同期してラッチ及びシフト動作を行わせる
ようにしたので、小形で簡易且つデータ保持機能を有す
るダイナミック方式のシフトレジスタを実現することが
できる。
が少なく構造が簡素なクロックドインバータを適用し、
入力されたビットデータを所定のクロックφ1 ，φ2 ，
φ1B，φ2Bに同期してラッチ及びシフト動作を行わせる
ようにしたので、小形で簡易且つデータ保持機能を有す
るダイナミック方式のシフトレジスタを実現することが
できる。
【００２６】尚、この実施例では、図３に示すような抵
抗と容量素子から成る遅延回路を適用するクロック形成
回路によって、パルス幅の狭い帰還用制御クロック
φ1B，φ2Bを形成したが、本発明はこれに限定されるも
のではなく、シフトクロックφ1，φ2 よりも所定の遅
延時間τもって位相のずれた帰還用制御クロックφ1B，
φ2Bを形成する回路や、ファームウェアやプログラム制
御などによって実現してもよい。
抗と容量素子から成る遅延回路を適用するクロック形成
回路によって、パルス幅の狭い帰還用制御クロック
φ1B，φ2Bを形成したが、本発明はこれに限定されるも
のではなく、シフトクロックφ1，φ2 よりも所定の遅
延時間τもって位相のずれた帰還用制御クロックφ1B，
φ2Bを形成する回路や、ファームウェアやプログラム制
御などによって実現してもよい。
【００２７】
【発明の効果】以上説明したように、本発明によれば、
各シフト段が、帰還接続された一対のクロックドインバ
ータを有し、夫々のクロックドインバータが第１，第２
の帰還制御用クロックと第１，第２のシフトクロックに
同期して、ビットデータの転送及び保持動作を行うの
で、ダイナミック方式でシフト動作を行うと共に、ビッ
トデータの保持機能を備え、簡素且つ小型で高集積化を
実現すると共に、設計効率の向上を図ることができるシ
フトレジスタを提供できる。
各シフト段が、帰還接続された一対のクロックドインバ
ータを有し、夫々のクロックドインバータが第１，第２
の帰還制御用クロックと第１，第２のシフトクロックに
同期して、ビットデータの転送及び保持動作を行うの
で、ダイナミック方式でシフト動作を行うと共に、ビッ
トデータの保持機能を備え、簡素且つ小型で高集積化を
実現すると共に、設計効率の向上を図ることができるシ
フトレジスタを提供できる。
【図１】本発明の一実施例の構成を示す回路図である。
【図２】図１中の各セルの構成を示す回路図である。
【図３】クロック信号発生回路の構成を示す回路図であ
る。
る。
【図４】クロックの波形及び相互のタイミングを示す波
形図である。
形図である。
【図５】一実施例の動作を説明するためのタイミングチ
ャートである。
ャートである。
１，２…ｐチャンネルＭＯＳＦＥＴ、３，４…ｎチャン
ネルＭＯＳＦＥＴ、５…インバータ、６…クロック発振
器、７…非反転バッファ回路、８…反転バッファ回路、
９，１１…遅延回路、１０，１２…ＡＮＤ回路、Ａ1 ，
Ａ2 ，Ａ1B，Ａ2B…クロックドインバータ、Ｂ1 〜Ｂn
…シフト段。
ネルＭＯＳＦＥＴ、５…インバータ、６…クロック発振
器、７…非反転バッファ回路、８…反転バッファ回路、
９，１１…遅延回路、１０，１２…ＡＮＤ回路、Ａ1 ，
Ａ2 ，Ａ1B，Ａ2B…クロックドインバータ、Ｂ1 〜Ｂn
…シフト段。
Claims (2)
- 【請求項１】 第１のシフトクロック（φ1 ）に同期し
て、入力信号を反転して出力する第１のクロックドイン
バータと、 入力接点に該第１のクロックドインバータの出力接点が
接続すると共に、出力接点が該第１のクロックドインバ
ータの入力接点に接続し、上記第１のシフトクロックよ
り遅延した位相ずれを有する第１の帰還制御用クロック
（φ1B）に同期して、該第１のクロックドインバータの
出力を反転して該第１のクロックドインバータに帰還入
力する第２のクロックドインバータと、 入力接点に上記第１のクロックドインバータの出力接点
が接続し、第１のシフトクロックとは逆位相の波形から
成る第２のシフトクロック（φ2 ）に同期して、入力信
号を反転して出力する第３のクロックドインバータと、 入力接点に該第３のクロックドインバータの出力接点が
接続すると共に、出力接点が該第３のクロックドインバ
ータの入力接点に接続し、上記第２のシフトクロックよ
り遅延した位相ずれを有する第２の帰還制御用クロック
（φ2B）に同期して、該第３のクロックドインバータの
出力を反転して該第３のクロックドインバータに帰還入
力する第４のクロックドインバータとを基本セルとし、 上記第１，第３のクロックドインバータが交互に鎖状に
接続するようにして上記基本セルを複数個接続した構成
を有することを特徴とするシフトレジスタ。 - 【請求項２】 前記第２のクロックドインバータは、前
記第１のシフトクロック（φ1 ）の遅延信号と該第１の
シフトクロック（φ1 ）との論理積によって形成された
前記第１の帰還制御用クロック（φ1B）によって同期制
御され、前記第４のクロックドインバータは、前記第２
のシフトクロック（φ2 ）の遅延信号と該第２のシフト
クロック（φ2 2B）との論理積によって形成された前記
第２の帰還制御用クロック（φ2B1B）によって同期制御
される構成であることを特徴とする請求項１のシフトレ
ジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4015107A JPH05210996A (ja) | 1992-01-30 | 1992-01-30 | シフトレジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4015107A JPH05210996A (ja) | 1992-01-30 | 1992-01-30 | シフトレジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05210996A true JPH05210996A (ja) | 1993-08-20 |
Family
ID=11879618
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4015107A Pending JPH05210996A (ja) | 1992-01-30 | 1992-01-30 | シフトレジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05210996A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012256857A (ja) * | 2011-04-22 | 2012-12-27 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
-
1992
- 1992-01-30 JP JP4015107A patent/JPH05210996A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012256857A (ja) * | 2011-04-22 | 2012-12-27 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| US9287266B2 (en) | 2011-04-22 | 2016-03-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US9548308B2 (en) | 2011-04-22 | 2017-01-17 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
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