JPS6049384B2

JPS6049384B2 - カウンタ

Info

Publication number: JPS6049384B2
Application number: JP53153540A
Authority: JP
Inventors: 八十二鈴木; 実高田
Original assignee: Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1978-12-12
Filing date: 1978-12-12
Publication date: 1985-11-01
Also published as: JPS5579532A

Description

【発明の詳細な説明】本発明はＣＭＯＳ（相補ＭＯＳ型）構成のバイナリ−フ
リップフロップ（バイナリ−カウンタ）を用いたカウン
タに関する。

従来、ＣＭＯＳ構成のバイナリ−フリップフロップとし
て、第１図の如きものが使用されていた。

図において、Ｐチャネル型ＭＯＳトランジスタ１，２、
Ｎチャネル型ＭＯＳトランジスタ３，４は、クロツクド
インバータ２１を構成する。Ｐチャネル型トランジスタ
５、Ｎチャネル型トランジスタ６はインバータ２２を構
成する。Ｐチャネル型トランジスタ７，８、Ｎチャネル
型トランジスタ９，１０は帰還回路としてのクロツクド
インバータ２３を構成する。Ｐチャネル型トランジスタ
１１，１２、Ｎチャネル型トランジスタ１３，１４はク
ロツクドインバータ２４を構成する。Ｐチャネル型トラ
ンジスタ１５、Ｎチャネル型トランジスタ１６はインバ
ータ２５を構成する。Ｐチャネル型トランジスタ１７，
１８、Ｎチャネル型トランジスタ１９，２０は帰還回路
としてのクロツクドインバータ２６を構成する。インバ
ータ２７，２８はフリップフロップ出力Ｑ，′Ｑを得る
バッファ回路を構成する。Ｐチャネル型トランジスタ２
９、Ｎチャネル型トランジスタ３０は、上記各クロツク
ドインバータを制御するためのクロック信号（タイミン
グパルス）ＣＫ，ＣＫを得るインバータ３１を構成する
。この第１図の回路において、初期状態をクロック信号
＝０、クロツクドインバータ２４の出力Ｑ９ｓ＝１、ク
ロツクドインバータ２１の出力Ａ＝１と定める。

そうするとＰチャネル型トランジスタ１、Ｎチャネル型
トランジスタ４ともにオフ（非導通）状態となるから、
クロツクドインバータ２１は不動作状態となる。またト
ランジスタ７，１０ともオン（導通）状態となるから、
クロツクドインバータ２３は動作状態となる。ま一たト
ランジスタ１１，１４ともオンするから、久６）クドイ
ンバータ２４は動作し、トランジスタ１７，２０ともオ
フするから、クロツクドインバータ２６はイ不動作とな
る。従つてインバータ２２，２３により、出力Ａぱ゜１
゛、出力Ｂは“゜０゛を、クロツクド信号ＣＫ＝０の期
間保持し、クロツクドインバータ２４が動作状態である
ことにり、出力Ｑｓは“゜１゛を保持し、インバータ２
５により出力４冫は“０゛である。次にクロックＣＫが
゜゜１゛に変化すると、クロツクドインバータ２１，２
６は動作し、クロツクドインバータ２３，２４は不動作
となることにより、Ｑｓは“゜１゛で、クロツクドイン
バータ２１が動作していることによりＡは“６Ｆ”から
゜゜０゛に変化し、Ｂぱ゜０゛から“１゛となる。また
クロツクドインバータ２４は不動作、クロツクドインバ
ータ２６は動作状態にフあるから、Ｑｓぱ゛１゛、６７
ぱ“０゛を保持する。次にクロックＣＫが゜“０゛に変
化すると、クロツクドインバータ２１，２６は不動作、
クロツクドインバータ２３，２４は動作状態となり、Ｂ
が“゜１゛であるから、クロツクドインバータ２４７が
動作状態であることによりＱｓは“１゛から“゜０゛に
、クロックの立下り同期で変化することになる。以下同
様の変化を繰返すため、第１図の回路動作は第２図の波
形図のようになる。ところでＣＭＯＳ回路は、低消費電
力、高速動作１が行なえることを特徴としているが、数
ＭＨｚ〜数１０ＭＨｚ帯での使用には後述の理由で難が
あり、超高速システムにはあまり使用されていなかつた
。

ところがＣＭＯＳ回路が汎用的に使用され出した現在、
ＣＭＯＳは低消費電力で、ノイズマージンが高く、使用
電源電圧範囲が広い等の理由から、テレビジョン関係の
ように超高速動作が必要とされるシステムにも使用され
るようになつてきている。従つて低消費電力で超高速の
ＣＭＯＳ集積回路を設計するには、個々のＭＯＳトラン
ジスタの高速化を図ることは勿論、回路も高速化に対処
された構成としなければならない。ここで第１図のクロ
ック入力ＣＫに対する出力Ｑｓ，ｂ；の応答時間を考え
てみると、Ｑｓ，（「が変化するのはクロツクドインバ
ータ２４が動作した場合だから、このインバータ２４が
完全動作するには、トランジスタ１１，１４のゲートに
ＣＫ，ＣＫが必要であり、そのためにはクロック発生用
インバータ３１が動作しなければならない。

従つてＣＫに対してＱ，はインバータ３１，３４のトラ
ンジスタ２段分の応答時間がかかり、Ｂ７はインバータ
３１，２４，２５のトランジスタ３段分の応答時間がか
かることになる。つまり第１図の回路は、ＣＫ入力に対
してＱｓ，６７が定まるのに少なくともＭＯＳトランジ
スタ３段分の応答時間がかかつてしまう。また第１図の
回路では、ＣＫに対してＣＫはインバータ３１１段分の
遅れが必ずあるため、レーシングを起こしやすい。

このことを第１図を用いて説明する。いま、例えばＣＫ
が゛０゛、Ａが゜゜１゛、Ｂが“゜０゛Ｑ，が゜′ｒ゛
であつたとする。この時ＣＫが゛゜０゛から゜゜１゛に
変化すると、Ｑｓは′４ｒ゛なのでトランジスタ３はオ
ンしており、ＣＫが“６ｒ′になることによりトランジ
スタ４もオンし、従つてＡは“１゛から“０゛に、Ｂは
゜“０゛から゜゜１゛に変化する。一方、ＣＫはＣＫが
゜゛１゛に変化しても必ずインバータ３１の応答時間分
だけ遅れてしまい、クロックインバータ２４のトランジ
スタ１４はその間オンしている。この状態でＢが゜“１
゛に変化してしまうとトランジスタ１３がオンしてしま
い、クロツクドインバータ２４がオフして出力ＢがＱｓ
に伝達されないようにしなければならないにも係わらず
、トランジスタ１３，１４がオンのためＱｓば１゛から
“０゛に変化してしまう。

これがレーシングとよばれるものてある。これを避ける
ためには、インバータ３１の応答時間を減らせばよいが
、ＣＫ，αともに多数のＭＯＳトランジスタを駆動する
ので、容量が特に多くつく。従つてトランジスタ２９，
３０に非常に大形のものを使用しなければ、上記レーシ
ングが起きてしまう。このこの現象は、高速ＭＯＳトラ
ンジスタで構成されている場合に特に生じやすい。しか
しインバータ３１のトランジスタ２９，３０を大きくす
ると、インバータ３１の消費電力は大きくなり、しかも
この入力はク的ンク（ＣＫ）なので、集積回路全体の消
費電力に及ほす影響は大きいし、集積度も低下してしま
う。従つて上記バイナリ−フリップフロップフリップフ
ロップを用いたカウンタは、同様の欠点を具備すること
になる。本発明は上記実情に鑑みてなされたもので、上
記バイナリ−フリップフロップフリップの高速動作、低
消費電力、高集積化を阻害していた要因を除去すると共
にレーシングが生じない構成とすることにより、従来の
問題が改善できるリング式のカウンタを提供しようとす
るものである。

以下図面を参照して本発明の一実施例を説明する。

第３図は同実施例を示す回路図であり、クロック信号（
タイミングパルス）の立下りで出力データが変化する立
下り同期式バイナリ−フリップフロップを用いた場合の
例である。第３図のバイナリ−フリップフロップ４０１
は、大きく分けてマスターフリップフロップ回路４１と
スレーブフリップフロップ回路４２で構成される。即ち
マスターフリップフロップ４１では、Ｎチャネル型ＭＯ
Ｓトランジスタ４３、Ｐチャネル型ＭＯＳトランジスタ
４４からなるＣＭＯＳインバータ本体に、Ｐチャネル型
トランジスタ４５，４６の並列回路を直列介挿してＣＭ
ＯＳインバータ４７を形成し、またＮチャネル型トラン
ジスタ４８、Ｐチャネル型トランジスタ４９からなるＣ
ＭＯＳインバータ本体にＰチャネル型トランジスタ５０
，５１の並列回路を直列介挿してＣＭＯＳインバータ５
２を形成している。ＣＭＯＳインバータ４７の入、出力
端とＣＭＯＳインバータ５２の出、入力端とは相接続さ
れ、これによりフリップフロップ要素７４が構成される
。ＣＭＯＳインバータ４７の出力端［Ｆ］曜とアース電
位供給端（以下単にアースという）との間には、Ｎチャ
ネル型ＭＯＳトランジスタ５３，５４が直列接続され、
ＣＭＯＳインバータ５２の出力端Ｏ；とアース間には、
Ｎチャネル型トランジスタ５５，５６が直列接続される
。スレーブフリップフロップ４２では、Ｐチヤネｑル型
トランジスタ５７，Ｎチャネル型トランジスタ５８から
なるＣＭＯＳインバータ本体に、Ｎチャネル型トランジ
スタ５９，６０の並列回路を直列介挿してＣＭＯＳイン
バータ、６１を形成し、またＰチャネル型トランジスタ
６２、Ｎチャネル型トラ７ンジスタ６３からなるＣＭＯ
Ｓインバータ本体に、Ｎチャネル型トランジスタ６４，
６５の並列回路を直列介挿してＣＭＯＳインバータ６６
を形成している。

ＣＭＯＳインバータ６１の入、出力端とＣＭＯＳインバ
ータ６６の出、入力端とは相接続さ５れ、これによりフ
リップフロップ要素６７が構成される。ＣＭＯＳインバ
ータ６１の出力端η■とＶ。。電位供給端（以下電源Ｖ
ＤＯと称す）との間には、Ｐチャネル型トランジスタ６
８，６９が直列接続され、ＣＭＯＳインバータ６６の出
力端Ｑ，ｌとθ電源Ｖ。Ｏ間にはＰチャネル型トランジ
スタ７０，７１が直列接続される。前記出力端互−Ｑ，
ｌはインバータ７２，７３を介してフリップフロップ出
力Ｑｌ，了を出力する。またトランジスタ４６，５１，
５４，５６，６０，６５，６９，７１のゲートをクロッ
ク信号ＣＩＯｃｋの供給端に接続する。

ＣＭＯＳインバータ４７の出力端Ｏ＝はトランジスタ６
４，７０のゲートに接続し、インバータ５２の出力端？
哨はトランジスタ５９，６８のゲートに接続する。また
第３図に示されるバイナリ−フリップフロップ４０．は
、大きく分けてマスターフリップフロップ４「とスレー
ブフリップフロップ４２″で構成され、このフリップフ
ロップ４Ｖ，４２″は前記フリップフロップ４１，４２
と対応した構成てある。

従つて対応する個所には同一符号を用いかつ適宜ダツシ
ユを付して説明を省略する。フリップフロップ４０１，
４０。間の接続は、これらのクロック信号ＣｌＯｃｋを
共通とする。出力端Ｑ，ｌはトランジスタ４５″，５３
″のゲートに接続し、出力端Ｏ訂はトランジスタ５『，
５５″のゲートに接続する。出力端Ｑ，２はトランジス
タ５０，５５のゲートに接続し、出力端ＱＳ２はトラン
ジスタ４５，５３のゲートに接続する。第６図は第３図
の回路をブロック化して示す構成図てある。

この図を見ても分るとうり、第３図の回路は、前段のフ
リップフロップ４０１のデータ出力が次段のフリップフ
ロップ４０２のデータ入力となるように縦続接続し、そ
の出力を初段に帰還することにより、リング状のカウン
タとして−いる。またクロック信号ＣｌＯｃｋをクロッ
ク入力に共通に供給することにより、シフトレジスタ型
の４進カウンタとなつている。次に第３図の回路の動作
を説明するが、まずこの回路の初期状態をＯ璽＝１、Ｑ
Ｓ２＝０、寛訂＝１、Ｑ，ｌ＝０、ＣｌＯｃｋ＝１と仮
定する。

ここでバイナリ−フリップフロップ４０１の状態を調べ
ると、Ｃフニ１によりトランジスタ５３がオン（導通）
であり、Ｑ，２＝０によりトランジスタ５５がオフ（遮
断）、トランジスタ５０がオン、ＣｌＯｃｋ：．＝１に
よりトランジスタ５４がオンしているので、に＝ｏ、Ｑ
Ｍｌ＝１である。従つてトランジスタ７０がオン、トラ
ンジスタ６８がオフ状態となつている。一方、バイナリ
−フリップフロップ４０２の状態を調べると、Ｏ訂＝１
によりトラン４ジスタ５０５がオフ、トランジスタ５５
″がオンであり、またＱＳｌ＝０によりトランジスタ４
５″がオン、トランジスタ５３″がオフ、またＣｌＯｃ
ｋ＝１だからトランジスタ５６″がオン、従つてトラン
ジスタ５『，５５″を介してＱＭ２＝０で、トランジス
タ４『がオンし、トランジスタ４５″はＱ１＝０により
オンしているから、Ｏ；＝１である。従つてトランジス
タ６『がオン、トランジスタ７『がオフ状態となつてい
る。次にＣｌＯｃｋ＝０となつた場合のフリップフロッ
プ４０１の状態変化をみると、ＣＩＯｃｋ＝０によりト
ランジスタ７１がオンし、トランジスタ７０はＯ胡＝０
によりオンしているため、Ｑ，ｌぱ゜０゛フから゛゜１
゛に変化する。

またＱｓｌ＝１によりトランジスタ５８がオンし、トラ
ンジスタ５９はＱＭｌ＝１よりオンしているため、Ｏ訂
ぱ゜１゛から“゜０゛に変化する。一方、フリップフロ
ップ４０２については、Ｃ１（Ｘｌ）ｋ＝０の間はトラ
ンジスタ４６″，６９″がオンしているため、ｎ；＝１
、寛苧＝１、従つてＱＭ２＝０、ＱＳ２＝０を保持して
いる。次にＣｌＯｃｋ＝１となつた場合、フリップフロ
ップ４０１は、ｎ＝ニ１のままであるから０Ｊ＝０，Ｑ
Ｍ１＝１１のままであり、Ｑｓｌ＝１、Ｏ咽＝０も変化
しない。

フリップフロップ４０。は、ＣｌＯｃｋ＝１によりトラ
ンジスタ５『がオンし、トランジスタ５３″はＱ，ｌ＝
１によりオンしているため、？；は“１゛から゜゜０゛
に変化し、ＱＭ２ぱ゜０゛から４“ｒ１に変化する。し
かしトランジスタ６５″がオンしているためＱ，２＝０
、０Ｊ＝１のまま変化はない。次にＣｌＯｃｋ＝０とな
つた場合、フリップフロップ４０１は、トランジスタ４
６９５１，６９，１１がオンのため、？＝ニｏ、ＱＭｌ
＝１を保持する。

そのためＱ３，＝１、Ｏ■＝ｏも変化しない。一方フリ
ップフロップ４０２は、ＣＩＯＣｋ＝０よりトランジス
タ４６″５「がオンのため、Ｏ＝ニ０、ＱＭ２＝１を保
持している。しかしＯ訂＝ｏによりトランジスタ７『が
オンし、ＣＩＯｃｋ＝０によりトランジスタ７「がオン
で、Ｑ，２ぱ“０゛から゜゛１゛に変化する。このため
トランジスタ詔″がオンし、トランジスタ５９″はＱＭ
２＝１によりオンしているため、Ｃ中ば゜１゛から“Ｏ
゛に変化する。次にＣｌＯｃｋ＝１となつた場合フリッ
プフロップ４０１は、Ｏ璽＝ｏになつたことによりトラ
ンジスタ５３がオフし、Ｑｓ２＝１にりトランジスタ５
５がオンし、ＣｌＯｃｋ＝１によりトランジスタ５６が
オンするため、ＱＭｌぱ゜１゛から゛゜０゛に変化する
。

ＱＭｌが″０″となるためトランジスタ４４がオン、ト
ランジスタ４５はＯ；＝゜“０２５によりオンしている
ため、？；は′６０゛３から″Ｒ５に変化する。しかし
ＣｌＯｃｋ＝１よりトランジスタ６０がオンしているた
め、Ｑ，ｌ＝１、Ｏ訂＝ｏを保持している。一方フリッ
プフロップ４０。は、ＱＳｌ及び？Ｋが変化しないので
ＱＭ２，Ｃ；は変化しないし、Ｑ，２、亜も変化しない
。次にＣｌＯｃｋ＝０の場合のフリップフロップ４０１
は、Ｑ，２，Ｏ■がが変化しないのでＯ工ニ１，ＱＭ１
＝Ｏのままであり、ＱＭｌ＝Ｏによりトランジスタ６８
はオンで、ＣｌＯｃｋ＝０によりトランジスタ６９がオ
ンするため、Ｏ闇ぱ゛０゛から゜゜１゛に変化し、この
ためトランジスタ６３がオン、？＝ニ１によりトランジ
スタ６４がオンしているため、Ｑ，ｌぱ゜１゛から゜゛
Ｏ゛に変化する。

一方フリップフロップ４０。は、ＣｌＯｃｋ＝０のため
トランジスタ５４″，５６′はオフ、トランジスタ４６
″，５「はオンで、ＱＭ２＝１，０；＝０を保持し、Ｃ
ｌＯｃｋ＝Ｏよりトランジスタ６９″，７１″がオンて
Ｏ＝ニ０１トランジスタ７『がオンしているためＱ，２
＝１、σ苧＝ｏを保持する。以下上記一連の動作が繰返
されるが、フリップフロップ出力Ｑｌ，Ｑ２を見ると“
０，０゛，゛゜１，０゛，゛゜１，１゛，“゜０。

１゛の４状態が存在するから、第８図のような動作波形
図が得られる。

つまりフリップフロップ４０１のマスター部４１、スレ
ーブ部４２、フリップフロップ４０２のマスター部４「
スレーブ部４２゛と順次伝達が行なわれて、またマス
ター部４１に帰還されるというようにデータがまわり、
ＣｌＯｃｋの４周期て１回わりするので、４進カウンタ
となるものである。上記のように第１図と第３図の回路
は、共に同様のバイナリ−フリップフロップ動作を行な
うが、更に両者を比較してみると、第３図の回路はクロ
ック信号ＣｌＯＣｋに対する逆相クロックを用いないの
で、第１図の如き大形のトランジスタを用いるインバー
タ３１が不要であり、低消費電力、高集積化に有利であ
る。このことは、高速動作つまりクロック信号の周波数
が高いシステムの場合に効果的である。またＣｌ（Ｘ）
ｋに対する例えはＱ３，，？■の応答時間を考えると、
η■が“０゛から“１゛に変化する場合にはＣｌＯｃｋ
が゛０゛となり、トランジスタ６９がオンすればよいか
らトランジスタ１段分である。この時ＱＳｌはσ譜−が
“′Ｒ２になり、トランジスタ６３がオンして“゜１゛
から゜゜０゛に変化するからトランジスタ２段分の応答
時間となる。ｎ訂が“１゛から゜“０゛に変化する場合
は上記と全く対称であるが、応答時間はやはりトランジ
スタ２段分であり、従つて第１図の回路よりトランジス
タ１段分だけ応答時間が少なくて済む。また第１図の回
路でレーシングが生じたのは、クロック信号及びその逆
相クロックを用いたためであるが、第３図の回路では逆
相クロックを用いないので、レーシングやが生じるおそ
れもない。またトランジスタ５５，５６がオンするとき
、トランジスタ５０，５１が必ずオフする（同一ゲート
入力でチャネル型が異なるから）から、状態変化があつ
てクロックＣｌＯｃｋが入力されたとき、消費電力が増
大しないものである。以下同様にリングカウンタのフリ
ップフロップの縦続接続数を変更すれば、偶数進カウン
タが得られるが、寄数進カウンタを得たい場合は、任意
の出力段の出力信号の論理をとり、早めに初段側にデー
タを帰還すればよい。

第４図はこの考え方を用いて５進カウンタを構成した場
合の例てあり、第７図はこの構成をブロック化して示す
構成図である。即ち縦続接続したバイナリ−フリップフ
ロップ４０１，４０２，４０３のうち、フリップフロッ
プ４０２，４０３のノア論理をノアゲート８１でとり、
その出力を初段のフリツプフロツ１プ４０１に帰還する
ことにより５進カウンタとしている。第９図は第４図で
得られる信号波形図であり、クロック信号ＣｌＯｃｋが
５発供給されて後、最初の状態にもどつていることが分
る。なお第４図ａないしｃ間で同一アルファベットａ−
ｇが重・復して用いられているが、同一アルファベット
を用いた部分は互に接続される個所を示す。また第４図
ａ−ｃではプリセット／クリア機能付５進カウンタとす
るため、そのための素子が付加されている。即ちプリセ
ット機能を得るため、プリセツフト信号Ｐｒｅｓｅｔの
供給ラインに付ずいするインバータ８３，８４、トラン
ジスタ８５〜９２が付加され、クリア信号Ｃｌｅａｒの
供給ラインに付ずいするインバータ９３，９４トランジ
スタ９５〜１０２及びＣｌＯｃｋ係のインバータ１０３
が付加されている。ここでＰｒｅｓｅｔ＝′４１″、Ｃ
ｌｅａｒ＝′４Ｆ′の場合は、プリセットもクリアもか
けられていない状態を示している。また本実施例は、前
実施例の立下り同期式とは異なり、ＣｌＯｃｋの立上り
で出力データＱｌ，Ｑ２，Ｑ３が変化する立上り同期式
バイナリ−フリップフロップを用いている。このように
しても前実施例と原理的に対応するので、対応し得る個
所には同一符号を用いかつこれに添字゜“１゛を付して
説明を省略する。なお立上り同期の特徴は、ＣｌＯｃｋ
の立上りでデータを変化させるため、例えばＮチャネル
型トランジスタ６９１，７１１にＣｌＯｃｋを供給した
ことである。第５図は本発明の他の実施例てあり、第３
図の回路の簡略化をはかつた場合の例である。

即ち第３図の回路からトランジスタ４５，４６，５０，
５１，５９，６０，６４，６５，及び４５″，４６″，
５『，５「，５９′６『６４″，６５″を省略している
。このようにしても第８図の波形図と対応した動作が得
られる。なお第４図ａ−ｃの回路も第５図の場合と同様
にして、回路の簡略化がはかれることは勿論である。な
お本発明は上記実施例のみに限定されるものではなく、
例えはカウンタ全体を、実施例の如きバイナリ−カウン
タのみで構成するのではなく、他の種類のカウンタと併
用したカウンタとしてもよい。

また実施例では任意の進数のカウンタを得るのに、例え
ば第４図の場合のように任意段の出力データを論理ゲー
ト８１を介して帰還させることで実現したが、データの
ループとは別ルートで各バイナリ−フリップフロップに
リセット（プリセット、クリアでも同じこと）をかける
ことで実現することもてきる。また本発明て、バイナリ
−フリップフロップを“゜縦続接続する゛という意味は
、前段のバイナリ−フリップフロップと次段のそれを直
接縦続接続するということのみを示すの．ではなく、例
えば第７図において例えは第１段目のフリップフロップ
４０１と第２段目のフリップフロップ４０．出力の論理
をとり、第３段目のフリップフロップ４０３のデータ入
力とするなどのように、隣接フリップフロップ間に論理
ゲート等・が介在された場合をも含む広義の意味である
。以上説明した如く本発明は、特許請求の範囲に示され
るように、前段のデータ出力（例えば第３図、第６図の
Ｑｓ，，Ｏ訂）が次段のデータ出力（例えばトランジス
タ４５″，５３″のゲート、トランジスタ５『，５５″
のゲート）となるように縦続接続した複数段のバイナリ
−フリップフロップ（例えば４０１，４０２）を含みリ
ング状に構成したカウンタにおいて、前記バイナリ−フ
リップフロップは、ＣＭＯＳインバータ本体に第１チャ
ネル型の第１、第２のＭＯＳトランジスタ（例えば第３
図の４５，４６）を並列回路を介挿してなる第１のＣＭ
ＯＳインバータ（列えば４３，４４））の入、出力端と
、ＣＭＯＳインバータ本体に第１チャネル型の第３、第
４のＭＯＳトランジスタ（例ば５０，５１）の並列回路
を介挿してなる第２のＣＭＯＳインバータ（例えば４８
，４９）の出、入力端とを接続してなる第１のフリップ
フロップ要ｊ素（例えば７４）、前記第１のＣＭＯＳイ
ンバータの出力端と第１の電位供給端（例えば接地）と
の間に第２チャネル型の第５、第６のＭＯＳトランジス
タ（例えば５３，５４）を前記第２のＣＭＯＳインバー
タの出力端と第１の電位供給端との間にｊ第２チャネル
型の第７，第８のＭＯＳトランジスタ（例えば５５，５
６）をそれぞれ直列介挿してなる第１、第２の直列回路
を有したマスターフリップフロップ（例えば４１）と、
ＣＭＯＳインバータ本件に第２チャネル型の第９、第１
０のＭＯＳトランジスタ（例えば５９，６０の並列回路
を介挿してなる第３のＣＭＯＳインバータ（例えば５７
，５８）の入、出力端と、ＣＭＯＳインバータ本体に第
２チャネル型の第１１、第１２のＭＯＳトランジスタ（
例えば６４，６５）の並列回路を介挿してなる第４のＣ
ＭＯＳインバータ（例えば６２，６３）の出、入力端と
を接続してなる第２のフリップフロップ要素（例えば６
７）、前記第３のＣＭＯＳインバータの出力端と第２の
電位供給端（例えばＶＤＤ）との間に第１チャネル型の
第１３、第１４のＭＯＳトランジスタ（例えば６８，６
９）を、前記第４のＣＭＯＳインバータの出力端と第２
電位供給端との間に第１チャネル型の第１５．第１６の
ＭＯＳトランジスタ（例えば７０，７１）をそれぞれ直
列接続してなる第３、４の直列回路を有したスレーブフ
リップフロップ（例えば４２）とを具備し、タイミング
パルスを第２、第４、第６、第８、第１２、第１屯第１
６のＭＯＳトランジスタのゲートに、第１のＣＭＯＳイ
ンバータの出力信号を第１１、第１５のＭＯＳトランジ
スタのゲートに、第２のＣＭＯＳインバータの出力信号
を第９、第１３のＭＯＳトランジスタのゲートに、第３
のＣＭＯＳインバータの出力信号を次段バイナリ−フリ
ップフロップ（例えば４０。）の第３、第７のＭＯＳト
ランジスタ（例えば５『，５５″）のゲートに、第４の
ＣＭＯＳインバータの出力信号を次段バイナリ−フリッ
プフロップの第１、第５のＭＯＳトランジスタ（例えば
４５″，５３）のゲートに、前段バイナリ−フリップフ
ロップ（例えば４０２）の第３のＣＭＯＳインバータ（
例えば５ｒ，５８″）の出力信号を前記第１、第５のＭ
ＯＳトランジスタのゲートに、前段バイナリ−フリップ
フロップの第４のＣＭＯＳインバータ（例えば６２″，
６３″）の出力信号を前記第３、第７のＭＯＳトランジ
スタのゲートにそれぞれ供給したことを特徴とするカウ
ンタである。従つて本発明によれば、高速動作、低消費
電力、高集積化が可能でかつレーシングの生じないバイ
ナリ−フリップフロップを用いたので、その利点をその
まま有したカウンタが提供できるものである。

【図面の簡単な説明】

第１図は従来のバイナリ−フリップフロップ回路図、第
２図は同回路の動作を示す信号波形図、第３図ないし第
５図は本発明の各実施例の回路図、第６図は第３図を簡
略化して示す構成図、第７図は第４図を簡略化して示す
構成図、第８図、第９図は第３図、第４図の回路動作を
示す信号波形図である。４０１〜４０３・・・・バイナリ−フリップフロップ、
４１・・・・・マスターフリップフロップ、４２・・・
・スレーブフリップフロップ、４７・・・・・第１のＣ
ＭＯＳインバータ、５２・・・・・・第２のＣＭＯＳイ
ンバータ、５３，７４・・・・・・第１、第２のフリッ
プフロップ要素、６１・・・・・第３のＣＭＯＳインバ
ータ、６６・・・・・・第４のＣＭＯＳインバータ、６
７・・・・・・第２のフリップフロップ要素。

Claims

【特許請求の範囲】

１前段のデータ出力が次段のデータ入力となるように
縦続接続した複数段のバイナリーフリップフロップを含
みリング状に構成したカウンタにおいて、前記バイナリ
ーフリップフロップは、ＣＭＯＳインバータ本体に第１
チャネル型の第１、第２のＭＯＳトランジスタの並列回
路を介挿してなる第１のＣＭＯＳインバータの入、出力
端と、ＣＭＯＳインバータ本体に第１チャネル型の第３
、第４のＭＯＳトランジスタの並列回路を介挿してなる
第２のＣＭＯＳインバータの出、入力端とを接続してな
る第１のフリップフロップ要素、前記第１のＣＭＯＳイ
ンバータの出力端と第１の電位供給端との間に第２チャ
ネルの第５、第６のＭＯＳトランジスタを、前記第２の
ＣＭＯＳインバータの出力端と第１の電位供給端との間
に第２チャネル型の第７、第８のＭＯＳトランジスタを
それぞれ直列介挿してなる第１、第２の直列回路を有し
たマスターフリップフロップと、ＣＭＯＳインバータ本
体に第２チャネル型の第９、第１０のＭＯＳトランジス
タの並列回路を介挿してなる第３のＣＭＯＳインバータ
の入、出力端と、ＣＭＯＳインバータ本体に第２チャネ
ル型の第１１、第１２のＭＯＳトランジスタの並列回路
を介挿してなる第４のＣＭＯＳインバータの出、入力端
とを接続してなる第２のフリップフロップ要素、前記第
３のＣＭＯＳインバータの出力端と第２の電位供給端と
の間に第１チャネル型の第１３、第１４のＭＯＳトラン
ジスタを、前記第４のＣＭＯＳインバータの出力端と第
２の電位供給端との間に第１チャネル型の第１５、第１
６のＭＯＳトランジスタをそれぞれ直列接続してなる第
３、第４の直列回路を有したスレーブフリップフロップ
とを具備し、タイミングパルスを第２、第４、第６、第
８、第１０、第１２、第１４、第１６のＭＯＳトランジ
スタのゲートに、第１のＣＭＯＳインバータの出力信号
を第１１、第１５のＭＯＳトランジスタのゲートに第２
のＣＭＯＳインバータの出力信号を第９、第１３のＭＯ
Ｓトランジスタのゲートに、第３のＣＭＯＳインバータ
の出力信号を次段バイナリーフリップフロップの第３、
第７のＭＯＳトランジスタのゲートに、第のＣＭＯＳイ
ンバータの出力信号次段バイナリーフリップフロップの
第１、第５のＭＯＳトランジスタのゲートに、前段バイ
ナリーフリップフロップの第３のＣＭＯＳトランジスタ
の出力信号を前記第１、第５のＭＯＳトランジスタのゲ
ートに、前段バイナリーフリップフロップの第４のＣＭ
ＯＳインバータの出力信号を前記第３、第７のＭＯＳト
ランジスタのゲートにそれぞれ供給したことを特徴とす
るカウンタ。