JP2564300B2 - ダイナミツク型フリツプフロツプ - Google Patents
ダイナミツク型フリツプフロツプInfo
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- JP2564300B2 JP2564300B2 JP62088808A JP8880887A JP2564300B2 JP 2564300 B2 JP2564300 B2 JP 2564300B2 JP 62088808 A JP62088808 A JP 62088808A JP 8880887 A JP8880887 A JP 8880887A JP 2564300 B2 JP2564300 B2 JP 2564300B2
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- clocked
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ディジタル回路に係り、特に複数の制御入
力端子を持つことを特徴とするCMOS構成のダイナミック
型フリップフロップに関する。
力端子を持つことを特徴とするCMOS構成のダイナミック
型フリップフロップに関する。
従来のダイナミック型フリップフロップには、共立出
版（株）1983年12月発行「VLSI設計入門」に記載されて
いるように、クロックドインバータ２個により構成され
ているものがある。以下、第10図を用いて動作を説明す
る。第10図（ａ）はブロック図、（ｂ）は回路図、第19
図は信号波形図を示す。同図（ａ）において10,15はク
ロックドインバータ、１は入力端子、２は出力端子、
（ｂ）において11,12,16,17はPMOS型トランジスタ、13,
14,18,19はNMOS型トランジスタ、3,4,5,6はクロックパ
ルス入力端子である。（ｂ）は、入力端子１に入れた信
号DINと入力端子３に入れたクロックパルスφ１の逆相
パルス１をゲート入力とするPMOS11と12のソース端子
及びドレイン端子を電源と出力節点７との間に直列接続
し、信号DINと入力端子４に入れたクロックパルスφ１
をゲート入力とするNMOS13と14のソース端子及びドレイ
ン端子を出力節点７とGNDとの間に直列接続したクロッ
クドインバータと、同じ構成のもので、入力端子５に入
れたクロックパルスφ２の逆相パルス２と出力節点７
の信号▲▼をゲート入力とするPMOS16と17を電源
と出力節点DOUTとの間に直列接続し、出力節点７の信号
▲▼と入力端子６に入れたクロックパルスφ２を
ゲート入力とするNMOS18と19を出力節点２とGNDとの間
で直列接続したクロックドインバータにより構成されて
いる。
版（株）1983年12月発行「VLSI設計入門」に記載されて
いるように、クロックドインバータ２個により構成され
ているものがある。以下、第10図を用いて動作を説明す
る。第10図（ａ）はブロック図、（ｂ）は回路図、第19
図は信号波形図を示す。同図（ａ）において10,15はク
ロックドインバータ、１は入力端子、２は出力端子、
（ｂ）において11,12,16,17はPMOS型トランジスタ、13,
14,18,19はNMOS型トランジスタ、3,4,5,6はクロックパ
ルス入力端子である。（ｂ）は、入力端子１に入れた信
号DINと入力端子３に入れたクロックパルスφ１の逆相
パルス１をゲート入力とするPMOS11と12のソース端子
及びドレイン端子を電源と出力節点７との間に直列接続
し、信号DINと入力端子４に入れたクロックパルスφ１
をゲート入力とするNMOS13と14のソース端子及びドレイ
ン端子を出力節点７とGNDとの間に直列接続したクロッ
クドインバータと、同じ構成のもので、入力端子５に入
れたクロックパルスφ２の逆相パルス２と出力節点７
の信号▲▼をゲート入力とするPMOS16と17を電源
と出力節点DOUTとの間に直列接続し、出力節点７の信号
▲▼と入力端子６に入れたクロックパルスφ２を
ゲート入力とするNMOS18と19を出力節点２とGNDとの間
で直列接続したクロックドインバータにより構成されて
いる。
同図（ｂ），（ｃ）を用いて動作を説明すると、クロ
ックパルスφ１がＨの時、φ1,１がゲート入力される
NMOS14とPMOS11が同時に導通するので、PMOS12とNMOS13
がスイッチ動作をする。ここで、入力信号DINがＬなら
ばPMOS12が導通しNMOS13が遮断されるので、出力節点７
の信号▲▼は、GNDから絶縁され、PMOS11,12が導
通していることよりＨとなり、逆にDINがＨならば、NMO
S13が導通しPMOS12が遮断されるので、出力節点７は、
電源から絶縁され、NMOS13,14がGNDと導通していること
より信号▲▼はＬとなる。信号▲▼は次段
のクロックドインバータのPMOS17とNMOS18にゲート入力
されるが、（ｃ）図の様にφ１がＨの時には、φ２はＬ
なのでφ2,２をゲート入力とするNMOS19とPMOS16は遮
断されているため出力節点２は電源及びGNDから絶縁さ
れ、出力信号DOUTは以前のレベルを保持しており、φ２
がＨになった時にPMOS16とNMOS19が同時に導通し、PMOS
17とNMOS18がスイッチ動作をする。これにより、信号▲
▼がＬならば出力節点２には出力信号DOUTとして
Ｈが、▲▼がＨならばＬが出力される。
ックパルスφ１がＨの時、φ1,１がゲート入力される
NMOS14とPMOS11が同時に導通するので、PMOS12とNMOS13
がスイッチ動作をする。ここで、入力信号DINがＬなら
ばPMOS12が導通しNMOS13が遮断されるので、出力節点７
の信号▲▼は、GNDから絶縁され、PMOS11,12が導
通していることよりＨとなり、逆にDINがＨならば、NMO
S13が導通しPMOS12が遮断されるので、出力節点７は、
電源から絶縁され、NMOS13,14がGNDと導通していること
より信号▲▼はＬとなる。信号▲▼は次段
のクロックドインバータのPMOS17とNMOS18にゲート入力
されるが、（ｃ）図の様にφ１がＨの時には、φ２はＬ
なのでφ2,２をゲート入力とするNMOS19とPMOS16は遮
断されているため出力節点２は電源及びGNDから絶縁さ
れ、出力信号DOUTは以前のレベルを保持しており、φ２
がＨになった時にPMOS16とNMOS19が同時に導通し、PMOS
17とNMOS18がスイッチ動作をする。これにより、信号▲
▼がＬならば出力節点２には出力信号DOUTとして
Ｈが、▲▼がＨならばＬが出力される。
以上の様に、従来技術では、２相クロックタイプのダ
イナミック型フリップフロップを構成している。
イナミック型フリップフロップを構成している。
上記従来技術のダイナミック型フリップフロップでは
セット及びリセットについての配慮がされておらず、そ
のため、初期設定ができない等、入力データの設定がで
きないという問題があった。
セット及びリセットについての配慮がされておらず、そ
のため、初期設定ができない等、入力データの設定がで
きないという問題があった。
本発明の目的は、上記の従来技術の欠点を除き回路構
成が簡単なダイナミック型フリップフロップを提供する
ことにある。
成が簡単なダイナミック型フリップフロップを提供する
ことにある。
上記目的は、第10図に示す従来のダイナミック型フリ
ップフロップを構成しているクロックドインバータの一
方を、クロックドノアゲートあるいはクロックドナンド
ゲートに置き換え、その入力端子の一方を制御用端子と
し、この端子に制御用信号を与えることにより、達成さ
れる。
ップフロップを構成しているクロックドインバータの一
方を、クロックドノアゲートあるいはクロックドナンド
ゲートに置き換え、その入力端子の一方を制御用端子と
し、この端子に制御用信号を与えることにより、達成さ
れる。
上記手段において、クロックド論理ゲートをクロック
ドノアゲートとし、クロックドインバータとクロックド
ノアゲートとの接続でダイナミック型フリップフロップ
を構成する時、クロックドノアゲートに入力信号と制御
用信号を入力するとセット、反転された入力信号と制御
用信号を入力するとリセットができる。又、クロックド
論理ゲートをクロックドナンドゲートとして構成する時
はクロックドナンドゲートに入力信号と制御用信号を入
力するとリセット、反転された入力信号と制御用信号を
入力するとセットができる。このように、ダイナミック
型フリップフロップをクロックドインバータとクロック
ド論理ゲートとの接続により構成すると、セット及びリ
セットができるようになる。
ドノアゲートとし、クロックドインバータとクロックド
ノアゲートとの接続でダイナミック型フリップフロップ
を構成する時、クロックドノアゲートに入力信号と制御
用信号を入力するとセット、反転された入力信号と制御
用信号を入力するとリセットができる。又、クロックド
論理ゲートをクロックドナンドゲートとして構成する時
はクロックドナンドゲートに入力信号と制御用信号を入
力するとリセット、反転された入力信号と制御用信号を
入力するとセットができる。このように、ダイナミック
型フリップフロップをクロックドインバータとクロック
ド論理ゲートとの接続により構成すると、セット及びリ
セットができるようになる。
以下、本発明の実施例を図面を用いて説明する。
第１図に示す実施例は、クロックド論理ゲートをクロ
ックドノアゲートとし、同図（ａ）のブロック図に示す
様にクロックドインバータと接続して、制御信号用端子
８にReset信号を入力するダイナミック型フリップフロ
ップである。同図（ｂ）に具体的回路図、第11図に信号
波形図を示す。
ックドノアゲートとし、同図（ａ）のブロック図に示す
様にクロックドインバータと接続して、制御信号用端子
８にReset信号を入力するダイナミック型フリップフロ
ップである。同図（ｂ）に具体的回路図、第11図に信号
波形図を示す。
まず第１図（ａ），（ｂ）を用いて回路の構成を簡単
に説明する。第10図で用いたクロックドインバータ10の
入力端子３にクロックパルスφの逆相パルス，入力端
子４にφを入力したものと、その出力節点７の信号▲
▼、制御信号用端子８に入力するReset信号、クロ
ックパルスφをそれぞれのゲート入力とするPMOS21,22,
23のソース端子及びドレイン端子を電源と出力節点２と
の間で直列接続し、クロックパルスをゲート入力と
し、ドレイン端子を出力節点２と接続させるNMOS24のソ
ース端子とGNDとの間に出力信号▲▼とReset信号
をそれぞれのゲート入力とするNMOS25,26のソース端子
とドレイン端子を並列接続したクロックドノアゲートに
より構成されている。
に説明する。第10図で用いたクロックドインバータ10の
入力端子３にクロックパルスφの逆相パルス，入力端
子４にφを入力したものと、その出力節点７の信号▲
▼、制御信号用端子８に入力するReset信号、クロ
ックパルスφをそれぞれのゲート入力とするPMOS21,22,
23のソース端子及びドレイン端子を電源と出力節点２と
の間で直列接続し、クロックパルスをゲート入力と
し、ドレイン端子を出力節点２と接続させるNMOS24のソ
ース端子とGNDとの間に出力信号▲▼とReset信号
をそれぞれのゲート入力とするNMOS25,26のソース端子
とドレイン端子を並列接続したクロックドノアゲートに
より構成されている。
次に、同図（ｂ）及び第11図を用いて回路の動作を説
明する。クロックドインバータ10は入力端子３に,4に
φを入力して第10図で説明したものと同じ動作をする。
出力節点７の信号▲▼は、次段のクロックドノア
ゲート20のPMOS21,NMOS25にゲート入力されるが、
（ｃ）図に示す様に、クロックドインバータ10とクロッ
クドノアゲート20は逆相クロックで動作するので、φが
Ｈでクロックドインバータ10が動作している時には、φ
とをそれぞれのゲート入力とするPMOS23とNMOS24が遮
断されているため、クロックドノアゲート20の出力節点
２は電源及びGNDから絶縁され出力信号DOUTは以前のレ
ベルを保持しており、φがＬになった時にPMOS23とNMOS
24が同時に導通してPMOS21,22,NMOS25,26で構成されて
いるノアゲートが動作する。以下にノアゲートの動作を
説明する。
明する。クロックドインバータ10は入力端子３に,4に
φを入力して第10図で説明したものと同じ動作をする。
出力節点７の信号▲▼は、次段のクロックドノア
ゲート20のPMOS21,NMOS25にゲート入力されるが、
（ｃ）図に示す様に、クロックドインバータ10とクロッ
クドノアゲート20は逆相クロックで動作するので、φが
Ｈでクロックドインバータ10が動作している時には、φ
とをそれぞれのゲート入力とするPMOS23とNMOS24が遮
断されているため、クロックドノアゲート20の出力節点
２は電源及びGNDから絶縁され出力信号DOUTは以前のレ
ベルを保持しており、φがＬになった時にPMOS23とNMOS
24が同時に導通してPMOS21,22,NMOS25,26で構成されて
いるノアゲートが動作する。以下にノアゲートの動作を
説明する。
Reset信号がＬの時、PMOS22が導通し、NMOS26が遮断
される。この時信号▲▼がＬならばPMOS21が導通
し、出力信号DOUTは、電源と導通しているPMOS21,22,23
によってＨとなり、逆に▲▼がＨならばNMOS25が
導通し、DOUTはGNDと導通しているNMOS24,25によってＬ
となる。
される。この時信号▲▼がＬならばPMOS21が導通
し、出力信号DOUTは、電源と導通しているPMOS21,22,23
によってＨとなり、逆に▲▼がＨならばNMOS25が
導通し、DOUTはGNDと導通しているNMOS24,25によってＬ
となる。
Reset信号がＨの時、PMOS22は遮断されNMOS26が導通
する。このため出力節点２は電源から絶縁されNMOS24,2
6によってGNDと導通するので、DOUTは、信号▲▼
に無関係にＬとなる。
する。このため出力節点２は電源から絶縁されNMOS24,2
6によってGNDと導通するので、DOUTは、信号▲▼
に無関係にＬとなる。
以上の様に本実施例は、クロックドノアゲートを用い
る第１の実施例で、制御信号用端子にReset信号を入力
することによって出力信号のリセットができる単相クロ
ックタイプのダイナミック型フリップフロップである。
る第１の実施例で、制御信号用端子にReset信号を入力
することによって出力信号のリセットができる単相クロ
ックタイプのダイナミック型フリップフロップである。
第２図に示す本発明の実施例は、クロックド論理ゲー
トをクロックドノアゲートとし、同図（ａ）のブロック
図に示す様に、クロックドインバータと接続して、制御
信号用端子８にSet信号を入力するダイナミック型フリ
ップフロップである。（ｂ）に具体的回路図を示す。
トをクロックドノアゲートとし、同図（ａ）のブロック
図に示す様に、クロックドインバータと接続して、制御
信号用端子８にSet信号を入力するダイナミック型フリ
ップフロップである。（ｂ）に具体的回路図を示す。
この回路を構成しているクロックドノアゲート20とク
ロックドインバータ10は第１図と同じものであるが、各
端子に入力する信号等に違いがあるので、以下に説明す
る。
ロックドインバータ10は第１図と同じものであるが、各
端子に入力する信号等に違いがあるので、以下に説明す
る。
入力端子１に入力される信号DINはクロックドノアゲ
ート20のPMOS21とNMOS25のゲート入力となり、制御信号
用端子８にはSet信号が入力されPMOS22とNMOS26のゲー
ト入力となる。クロックドノアゲート20の出力節点７の
信号▲▼はクロックドインバータ10のPMOS11とNM
OS14のゲート入力となり、その出力節点２から信号DOUT
が出力される。
ート20のPMOS21とNMOS25のゲート入力となり、制御信号
用端子８にはSet信号が入力されPMOS22とNMOS26のゲー
ト入力となる。クロックドノアゲート20の出力節点７の
信号▲▼はクロックドインバータ10のPMOS11とNM
OS14のゲート入力となり、その出力節点２から信号DOUT
が出力される。
この回路はSet信号がＬの時には、出力節点７に入力
信号DINの反転信号▲▼をクロックドインバータ1
0で反転し出力節点２に出力信号DOUTとして取り出し、S
et信号がＨの時には、節点７の信号▲▼は信号D
INに無関係にＬになり、これをクロックドインバータ10
で反転して得る出力信号DOUTは必ずＨになるという動作
をする。ゲート20と10の動作は第12図に示す様に単相ク
ロックパルスφとにそれぞれ同期している。
信号DINの反転信号▲▼をクロックドインバータ1
0で反転し出力節点２に出力信号DOUTとして取り出し、S
et信号がＨの時には、節点７の信号▲▼は信号D
INに無関係にＬになり、これをクロックドインバータ10
で反転して得る出力信号DOUTは必ずＨになるという動作
をする。ゲート20と10の動作は第12図に示す様に単相ク
ロックパルスφとにそれぞれ同期している。
以上の様に、本実施例は、クロックドノアゲートを用
いる第２の実施例で、制御信号用端子にSet信号を入力
することによって出力信号のセットができる単相クロッ
クタイプのダイナミック型フリップフロップである。
いる第２の実施例で、制御信号用端子にSet信号を入力
することによって出力信号のセットができる単相クロッ
クタイプのダイナミック型フリップフロップである。
第３図に示す実施例は、クロックド論理ゲートをクロ
ックドナンドゲートとし、同図（ａ）のブロック図に示
す様に、クロックドインバータと接続して、制御信号用
端子８にSet Negative信号を入力するダイナミック型フ
リップフロップである。
ックドナンドゲートとし、同図（ａ）のブロック図に示
す様に、クロックドインバータと接続して、制御信号用
端子８にSet Negative信号を入力するダイナミック型フ
リップフロップである。
本実施例の回路は、第１図と全く同じクロックドイン
バータ10と、その出力節点７の信号▲▼と制御信
号用端子８に入力するSet Negative信号をそれぞれのゲ
ート入力とするPMOS31,32のソース端子とドレイン端子
を電源とクロックパルスφをゲート入力とするPMOS33の
ソース端子との間に並列接続し、クロックパルスφの逆
相パルスとSet Negative信号と信号▲▼をそれ
ぞれのゲート入力とするNMOS34,35,36のソース端子及び
ドレイン端子をGNDとPMOS33のドレイン端子との間に直
列接続し、このPMOS33とNMOS34との接続点を出力節点２
とするクロックドナンドゲートにより構成されている。
バータ10と、その出力節点７の信号▲▼と制御信
号用端子８に入力するSet Negative信号をそれぞれのゲ
ート入力とするPMOS31,32のソース端子とドレイン端子
を電源とクロックパルスφをゲート入力とするPMOS33の
ソース端子との間に並列接続し、クロックパルスφの逆
相パルスとSet Negative信号と信号▲▼をそれ
ぞれのゲート入力とするNMOS34,35,36のソース端子及び
ドレイン端子をGNDとPMOS33のドレイン端子との間に直
列接続し、このPMOS33とNMOS34との接続点を出力節点２
とするクロックドナンドゲートにより構成されている。
次に同図（ｂ）及び第13図を用いて回路動作を説明す
るが、クロックドインバータ10については第１図と全く
同じなので、ここでは省略する。
るが、クロックドインバータ10については第１図と全く
同じなので、ここでは省略する。
クロックドインバータ10の出力節点７が接続されてい
るクロックドナンドゲート30はクロックパルスの立上
りに同期して動作するので、クロックパルスφの立上り
に同期して動作する前段のクロックドインバータ10が動
作している時は、φ，をゲート入力とするPMOS33とNM
OS34は遮断されているため、出力節点２は電源及びGND
から絶縁されているので出力信号DOUTは以前のレベルを
保持している。
るクロックドナンドゲート30はクロックパルスの立上
りに同期して動作するので、クロックパルスφの立上り
に同期して動作する前段のクロックドインバータ10が動
作している時は、φ，をゲート入力とするPMOS33とNM
OS34は遮断されているため、出力節点２は電源及びGND
から絶縁されているので出力信号DOUTは以前のレベルを
保持している。
クロックパルスφがＬになった時に、PMOS33とNMOS34
が同時に導通して、PMOS31,32とNMOS35,36とで構成され
るナンドゲートが動作する。
が同時に導通して、PMOS31,32とNMOS35,36とで構成され
るナンドゲートが動作する。
Set Negative信号がＨの時、NMOS35が導通しPMOS32が
遮断される。この時、クロックドナンドゲート30の入力
信号となる前段の出力信号▲▼がＬならばPMOS31
が導通し、出力信号DOUTは電源と導通しているPMOS31,3
3によってＨとなり、▲▼がＨならばNMOS36が導
通し、DOUTはGNDと導通しているNMOS34,35,36によって
Ｌとなる。
遮断される。この時、クロックドナンドゲート30の入力
信号となる前段の出力信号▲▼がＬならばPMOS31
が導通し、出力信号DOUTは電源と導通しているPMOS31,3
3によってＨとなり、▲▼がＨならばNMOS36が導
通し、DOUTはGNDと導通しているNMOS34,35,36によって
Ｌとなる。
Set Negative信号がＬの時、NMOS32が導通し、PMOS35
が遮断される。このため、出力節点２はGNDから絶縁さ
れPMOS32,33によって電源と導通するので、DOUTは▲
▼に無関係にＨとなる。
が遮断される。このため、出力節点２はGNDから絶縁さ
れPMOS32,33によって電源と導通するので、DOUTは▲
▼に無関係にＨとなる。
以上の様に、本実施例は、クロックドナンドゲートを
用いる第１の実施例で、制御信号用端子にSet Negative
信号を入力することによって出力信号のセットができる
単相クロックタイプのダイナミック型フリップフロップ
である。
用いる第１の実施例で、制御信号用端子にSet Negative
信号を入力することによって出力信号のセットができる
単相クロックタイプのダイナミック型フリップフロップ
である。
第４図に示す実施例は、クロックド論理ゲートをクロ
ックドナンドゲートとし、同図（ａ）のブロック図に示
す様に、クロックドインバータと接続して、制御信号用
端子８にReset Negative信号を入力するダイナミック型
フリップフロップである。
ックドナンドゲートとし、同図（ａ）のブロック図に示
す様に、クロックドインバータと接続して、制御信号用
端子８にReset Negative信号を入力するダイナミック型
フリップフロップである。
まず第４図（ａ），（ｂ）を用いて本実施例の回路構
成を説明する。クロックドインバータ10については第２
図のものと全く同じ使い方をしているので、説明は省略
する。クロックドナンドゲート30は、第３図のものと同
じ構成であるが、入力信号等に次の様な違いがある。
成を説明する。クロックドインバータ10については第２
図のものと全く同じ使い方をしているので、説明は省略
する。クロックドナンドゲート30は、第３図のものと同
じ構成であるが、入力信号等に次の様な違いがある。
入力端子１には信号DINが入力されPMOS31とNMOS36の
ゲート入力、制御信号用端子８にはReset Negative信号
が入力されPMOS32とNMOS35のゲート入力となる。次に、
第14図を用いて動作を説明する。このゲート30はクロッ
クパルスφの立上りに同期して動作し、次段のクロック
ドインバータ10は、φの逆相パルスの立上りに同期し
ている Reset Negative信号がＨの時には出力節点７に入力信
号DINの反転信号▲▼を出力し、この▲▼
を次段のクロックドインバータ10で反転して出力節点２
に出力信号DOUTとして取り出す。
ゲート入力、制御信号用端子８にはReset Negative信号
が入力されPMOS32とNMOS35のゲート入力となる。次に、
第14図を用いて動作を説明する。このゲート30はクロッ
クパルスφの立上りに同期して動作し、次段のクロック
ドインバータ10は、φの逆相パルスの立上りに同期し
ている Reset Negative信号がＨの時には出力節点７に入力信
号DINの反転信号▲▼を出力し、この▲▼
を次段のクロックドインバータ10で反転して出力節点２
に出力信号DOUTとして取り出す。
Reset Negative信号がＬの時には、信号▲▼は
DINに無関係にＨとなり、出力信号DOUTは、▲▼
＝Ｈが反転されて必ずＬになる。
DINに無関係にＨとなり、出力信号DOUTは、▲▼
＝Ｈが反転されて必ずＬになる。
本実施例は、クロックドナンドゲートを用いる第２の
実施例で制御信号用端子にReset Negative信号を入力す
ることによって出力信号のリセットができる単相クロッ
クタイプのダイナミック型フリップフロップである。
実施例で制御信号用端子にReset Negative信号を入力す
ることによって出力信号のリセットができる単相クロッ
クタイプのダイナミック型フリップフロップである。
第５図に示す実施例は、クロックドノアゲートを用い
る第３の実施例で、同図（ａ）のブロック図に示す様
に、制御信号用端子８にReset信号を入力するダイナミ
ック型フリップフロップである。同図（ｂ）に具体的回
路図、第15図に信号波形図を示す。
る第３の実施例で、同図（ａ）のブロック図に示す様
に、制御信号用端子８にReset信号を入力するダイナミ
ック型フリップフロップである。同図（ｂ）に具体的回
路図、第15図に信号波形図を示す。
本実施例の回路は第１図と同じであるが、２相クロッ
クで動作させるためクロックパルス入力端子が増えてい
る。（ｂ）に示す様に、クロックパルスφ１とその逆相
パルス１を入力端子4,3に入力しクロックドインバー
タ10のNMOS13,PMOS12のゲート入力としている。又、ク
ロックパルスφ２と２を入力端子6,5に入力し、クロ
ックドノアゲート20のNMOS24,PMOS23のゲート入力とし
ている。これにより、ゲート10はクロックパルスφ１の
立上り、ゲート20はφ２の立上りでそれぞれ動作する。
クで動作させるためクロックパルス入力端子が増えてい
る。（ｂ）に示す様に、クロックパルスφ１とその逆相
パルス１を入力端子4,3に入力しクロックドインバー
タ10のNMOS13,PMOS12のゲート入力としている。又、ク
ロックパルスφ２と２を入力端子6,5に入力し、クロ
ックドノアゲート20のNMOS24,PMOS23のゲート入力とし
ている。これにより、ゲート10はクロックパルスφ１の
立上り、ゲート20はφ２の立上りでそれぞれ動作する。
動作は第１図に示した実施例と同様なので、ここでの
説明は省略する。
説明は省略する。
以上の様に、本実施例は、制御信号用端子にReset信
号を入力することによって出力信号のResetができる２
相クロックタイプのダイナミック型フリップフロップで
ある。
号を入力することによって出力信号のResetができる２
相クロックタイプのダイナミック型フリップフロップで
ある。
第６図に示す実施例は、クロックドノアゲートを用い
る第４の実施例で、同図（ａ）のブロック図に示す様
に、制御信号用端子８にSet信号を入力するダイナミッ
ク型フリップフロップである。（ｂ）に具体的回路図、
第16図に信号波形図を示す。
る第４の実施例で、同図（ａ）のブロック図に示す様
に、制御信号用端子８にSet信号を入力するダイナミッ
ク型フリップフロップである。（ｂ）に具体的回路図、
第16図に信号波形図を示す。
本実施例の回路も第５図同様に２相クロックで動作さ
せるので、（ｂ）に示す様に４入力端子3,4,5,6に第５
図と同じクロックを入力する。これにより、（ｃ）に示
す様に、クロックドノアゲート20はクロックパルスφ１
の立上り、クロックドインバータ10はφ２の立上りでそ
れぞれ動作し、その様子は第２図の実施例と同じであ
る。
せるので、（ｂ）に示す様に４入力端子3,4,5,6に第５
図と同じクロックを入力する。これにより、（ｃ）に示
す様に、クロックドノアゲート20はクロックパルスφ１
の立上り、クロックドインバータ10はφ２の立上りでそ
れぞれ動作し、その様子は第２図の実施例と同じであ
る。
以上の様に、本実施例は、制御信号用端子にSet信号
を入力することによって出力信号のSetができる２相ク
ロックタイプのダイナミック型フリップフロップであ
る。
を入力することによって出力信号のSetができる２相ク
ロックタイプのダイナミック型フリップフロップであ
る。
第７図に示す実施例は、クロックドナンドゲートを用
いる第３の実施例で、同図（ａ）のブロック図に示す様
に、制御信号用端子８にSet Negative信号を入力するダ
イナミック型フリップフロップである。同図（ｂ）に具
体的回路図、第17図に信号波形図を示す。
いる第３の実施例で、同図（ａ）のブロック図に示す様
に、制御信号用端子８にSet Negative信号を入力するダ
イナミック型フリップフロップである。同図（ｂ）に具
体的回路図、第17図に信号波形図を示す。
本実施例の回路も、（ｂ）に示す様に、第５図，第６
図と同様に２相クロックパルスφ1,φ２を入力し、φ1,
１をクロックドインバータ10のNMOS13,PMOS12のゲー
ト入力、φ2,２をクロックドナンドゲート30のNMOS3
4,PMOS33のゲート入力としている。
図と同様に２相クロックパルスφ1,φ２を入力し、φ1,
１をクロックドインバータ10のNMOS13,PMOS12のゲー
ト入力、φ2,２をクロックドナンドゲート30のNMOS3
4,PMOS33のゲート入力としている。
第17図に示す様に、この回路は２相クロックパルスφ
1,φ２の立上りに同期して動作しており、その様子は、
第３図に示した実施例と同じである。
1,φ２の立上りに同期して動作しており、その様子は、
第３図に示した実施例と同じである。
以上の様に、本実施例は、制御信号用端子にSet Nega
tive信号を入力することによって出力信号のSetができ
る２相クロックタイプのダイナミック型フリップフロッ
プである。
tive信号を入力することによって出力信号のSetができ
る２相クロックタイプのダイナミック型フリップフロッ
プである。
第８図に示す実施例は、クロックドナンドゲートを用
いる第４の実施例で、同図（ａ）のブロック図に示す様
に、制御信号用端子８にReset Negative信号を入力する
ダイナミック型フリップフロップである。（ｂ）に具体
的回路図、第18図に信号波形図を示す。
いる第４の実施例で、同図（ａ）のブロック図に示す様
に、制御信号用端子８にReset Negative信号を入力する
ダイナミック型フリップフロップである。（ｂ）に具体
的回路図、第18図に信号波形図を示す。
本実施例も、２相クロックパルスφ1,φ２を入力し、
φ1,１をクロックドナンドゲート30のNMOS34,PMOS33
のゲート入力、φ2,２をクロックドインバータ10のNM
OS13,PMOS12のゲート入力としている。これにより、
（ｃ）に示す様にゲート30はφ１の立上りゲート10はφ
２の立上りにそれぞれ同期して動作している。
φ1,１をクロックドナンドゲート30のNMOS34,PMOS33
のゲート入力、φ2,２をクロックドインバータ10のNM
OS13,PMOS12のゲート入力としている。これにより、
（ｃ）に示す様にゲート30はφ１の立上りゲート10はφ
２の立上りにそれぞれ同期して動作している。
この回路の構成及び動作の様子は、第４図に示した実
施例と同じなので、説明は省略する。
施例と同じなので、説明は省略する。
以上の様に、本実施例は、制御信号用端子にReset Ne
gative信号を入力することによって出力信号のResetが
できる２相クロックタイプのダイナミック型フリップフ
ロップである。
gative信号を入力することによって出力信号のResetが
できる２相クロックタイプのダイナミック型フリップフ
ロップである。
これまでに説明した第１図〜第８図の実施例は回路を
構成しているクロックドノアゲートあるいはクロックド
ナンドゲートの１入力端子を制御信号用とし、この端子
にSet信号あるいはReset信号を入力することによって、
従来技術で実現することができなかった出力信号のSet
あるいはResetを可能にしたダイナミック型フリップフ
ロップで、第１図〜第４図の実施例は、単相クロックタ
イプ、第５図〜第８図の実施例は２相クロックタイプの
ものである。
構成しているクロックドノアゲートあるいはクロックド
ナンドゲートの１入力端子を制御信号用とし、この端子
にSet信号あるいはReset信号を入力することによって、
従来技術で実現することができなかった出力信号のSet
あるいはResetを可能にしたダイナミック型フリップフ
ロップで、第１図〜第４図の実施例は、単相クロックタ
イプ、第５図〜第８図の実施例は２相クロックタイプの
ものである。
２相クロックを発生させるのには様々な方法がある
が、ここではその１方法を第９図に示し、動作を簡単に
説明する。
が、ここではその１方法を第９図に示し、動作を簡単に
説明する。
同図は２入力ノアゲート108,109とインバータ107によ
り構成されており、108,109を交差結合させ、108に、マ
スタークロックMCKと、109の出力信号を入力し、109
に、MCKを107によって反転させた▲▼と、108の
出力信号を入力することにより、重複しない２相クロッ
クφ1,φ２を得る。
り構成されており、108,109を交差結合させ、108に、マ
スタークロックMCKと、109の出力信号を入力し、109
に、MCKを107によって反転させた▲▼と、108の
出力信号を入力することにより、重複しない２相クロッ
クφ1,φ２を得る。
本発明によれば、従来技術においては実現できなかっ
たリセット及びセットができるダイナミック型フリップ
フロップを構成することができるという効果がある。
たリセット及びセットができるダイナミック型フリップ
フロップを構成することができるという効果がある。
第１図は本発明の第１実施例を示す回路図、第２図は本
発明の第２実施例を示す回路図、第３図は本発明の第３
実施例を示す回路図、第４図は本発明の第４実施例を示
す回路図、第５図は本発明の第５実施例を示す回路図、
第６図は本発明の第６実施例を示す回路図、第７図は本
発明の第７実施例を示す回路図、第８図は本発明の第８
実施例を示す回路図、第９図はクロック信号発生回路の
回路図、第10図は従来例の回路図、第11図乃至第18図は
それぞれ第１図乃至第８図の回路の波形図、第19図は第
10図の回路の波形図である。 10,15……クロックドインバータ 20……クロックドノアゲート 30……クロックドナンドゲート 107……インバータ 108,109……２入力ノアゲート
発明の第２実施例を示す回路図、第３図は本発明の第３
実施例を示す回路図、第４図は本発明の第４実施例を示
す回路図、第５図は本発明の第５実施例を示す回路図、
第６図は本発明の第６実施例を示す回路図、第７図は本
発明の第７実施例を示す回路図、第８図は本発明の第８
実施例を示す回路図、第９図はクロック信号発生回路の
回路図、第10図は従来例の回路図、第11図乃至第18図は
それぞれ第１図乃至第８図の回路の波形図、第19図は第
10図の回路の波形図である。 10,15……クロックドインバータ 20……クロックドノアゲート 30……クロックドナンドゲート 107……インバータ 108,109……２入力ノアゲート
───────────────────────────────────────────────────── フロントページの続き (72)発明者 窪田 定雄 美濃加茂市加茂野町471番地 株式会社 日立製作所岐阜工場内 (56)参考文献 特開 昭55−104121（ＪＰ，Ａ) 特開 昭56−36219（ＪＰ，Ａ) 特開 昭50−138763（ＪＰ，Ａ) 特開 昭60−87521（ＪＰ，Ａ) 特開 昭61−154216（ＪＰ，Ａ)
Claims (2)
- 【請求項１】クロックパルスに同期した出力を得る構成
のクロックドインバータとクロック論理ゲートとを継続
的に備えたダイナミック型フリップフロップにおいて、 上記クロックドインバータは、 １対のクロック用PMOSトランジスタとクロック用NMOSト
ランジスタと、１対の信号用PMOSトランジスタと信号用
NMOSトランジスタを有し、上記１対の信号用PMOSトラン
ジスタのゲートと信号用NMOSトランジスタのゲートが信
号の入力端子となるように接続し、クロック用NMOSトラ
ンジスタにHighレベルの第１クロックパルスが入力さ
れ、同時にクロック用PMOSトランジスタに第１クロック
パルスの反転であるLowレベルのクロックパルスが入力
された場合のみ入力信号が反転して出力される構成を備
え、 上記クロックド論理ゲートは、 １対のクロック用PMOSトランジスタとクロック用NMOSト
ランジスタと、少なくとも１対の信号用PMOSトランジス
タと信号用NMOSトランジスタを有し、上記１対の信号用
PMOSトランジスタのゲートと信号用NMOSトランジスタの
ゲートが信号の入力端子となるように接続し、クロック
用NMOSトランジスタにHighレベルの第２クロックパルス
が入力され、同時にクロック用PMOSトランジスタに第２
クロックパルスの反転であるLowレベルのクロックパル
スが入力された場合のみ上記クロックドインバータの出
力信号と制御信号の論理和或いは論理積が演算されその
結果が出力される構成を備え、 上記第１クロックパルスと上記第２クロックパルスは同
時にHighレベルにならないようにクロックが入力され、
該クロックドインバータと該クロックド論理ゲートとが
それぞれ別個にかつ時間的にずれて作動され、 上記第２クロックパルスがHighレベルでかつ該クロック
ド論理ゲートへ上記制御信号が入力された場合に該クロ
ックド論理ゲート出力がセットまたはリセット状態とさ
れるよう構成されていることを特徴とするダイナミック
型フリップフロップ。 - 【請求項２】クロックパルスに同期した出力を得る構成
のクロックド論理ゲートとクロックドインバータとを継
続的に備えたダイナミック型フリップフロップにおい
て、 上記クロックド論理ゲートは、 １対のクロック用PMOSトランジスタとクロック用NMOSト
ランジスタと、少なくとも１対の信号用PMOSトランジス
タと信号用NMOSトランジスタを有し、上記１対の信号用
PMOSトランジスタのゲートと信号用NMOSトランジスタの
ゲートが信号の入力端子となるように接続し、クロック
用NMOSトランジスタにHighレベルの第１クロックパルス
が入力され、同時にクロック用PMOSトランジスタに第１
クロックパルスの反転であるLowレベルのクロックパル
スが入力された場合のみ入力信号と制御信号の論理和或
いは論理積が演算されその結果が出力される構成を備
え、 上記クロックドインバータは、 １対のクロック用PMOSトランジスタとクロック用NMOSト
ランジスタと、１対の信号用PMOSトランジスタと信号用
NMOSトランジスタを有し、上記１対の信号用PMOSトラン
ジスタのゲートと信号用NMOSトランジスタのゲートが信
号の入力端子となるように接続し、クロック用NMOSトラ
ンジスタにHighレベルの第１クロックパルスが入力さ
れ、同時にクロック用PMOSトランジスタに第１クロック
パルスの反転であるLowレベルのクロックパルスが入力
された場合のみ上記クロックド論理ゲートの出力信号が
反転して出力される構成を備え、 上記第１クロックパルスと上記第２クロックパルスは同
時にHighレベルにならないようにクロックが入力され、
該クロックドインバータと該クロックド論理ゲートとが
それぞれ別個にかつ時間的にずれて作動され、 上記第１クロックパルスがHighレベルでかつ該クロック
ド論理ゲートへ上記制御信号が入力され、上記第２クロ
ックパルスがHighレベルの時、クロックドインバータ出
力がセットまたはリセット状態とされるよう構成されて
いることを特徴とするダイナミック型フリップフロッ
プ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62088808A JP2564300B2 (ja) | 1987-04-13 | 1987-04-13 | ダイナミツク型フリツプフロツプ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62088808A JP2564300B2 (ja) | 1987-04-13 | 1987-04-13 | ダイナミツク型フリツプフロツプ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63254815A JPS63254815A (ja) | 1988-10-21 |
| JP2564300B2 true JP2564300B2 (ja) | 1996-12-18 |
Family
ID=13953184
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62088808A Expired - Lifetime JP2564300B2 (ja) | 1987-04-13 | 1987-04-13 | ダイナミツク型フリツプフロツプ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2564300B2 (ja) |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2450882A1 (de) * | 1974-04-16 | 1975-10-23 | Hitachi Ltd | Komplementaere mos-logische schaltung |
| JPS55104121A (en) * | 1979-02-05 | 1980-08-09 | Sanyo Electric Co Ltd | Delayed type flip flop with direct reset |
| JPS5636219A (en) * | 1979-09-03 | 1981-04-09 | Toshiba Corp | Dynamic type d flip-flop circuit |
| JPS6087521A (ja) * | 1983-10-19 | 1985-05-17 | Toshiba Corp | 論理回路 |
| JPS61154216A (ja) * | 1984-12-26 | 1986-07-12 | Toshiba Corp | フリツプフロツプ回路 |
-
1987
- 1987-04-13 JP JP62088808A patent/JP2564300B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63254815A (ja) | 1988-10-21 |
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