JP2656241B2 - アツプダウンカウンタ回路 - Google Patents

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明はアップ／ダウン制御信号に応じてアップカ
ウントもしくはダウンカウントを行なうアップダウンカ
ウンタ回路に関する。

（従来の技術） 従来、アップ／ダウン制御信号のレベルに応じてアッ
プカウントもしくはダウンカウントを行なうアップダウ
ンカウンタ回路として、例えば特願昭59−144678号の出
願のものが知られている。このカウンタ回路はそれ以前
の従来のカウンタ回路が持つ、ビット数の増加に伴う素
子数の指数関数適な増大という問題を解消するために開
発されたものである。

第13図はこのカウンタ回路の４ビット出力構成の場合
の回路図である。このカウンタ回路は、１個のバイナリ
カウンタ90と３個のJKフリップフロップ91ないし93及び
３個の論理回路94ないし96とから構成されている。バイ
ナリカウンタ90ではクロック信号CKを２分周することに
より最下位ビットである第０ビット目のカウント出力信
号Q0を得る。また、入力信号が一方論理レベルの状態の
ときに上記クロック信号CKに同期して３個のJKフリップ
フロップ91ないし93それぞれで出力信号のレベルを反転
させて第１ビット目ないし第３ビット目のカウント出力
信号Q1ないしQ3を得る。また上記バイナリカウンタ90及
びJKフリップフロップ91ないし93の各相互間に設けられ
た３個の各論理回路94ないし96のうち、論理回路94には
上記バイナリカウンタ90のカウント出力信号Q0とアップ
／ダウン制御信号U/Dを供給し、これらの信号からJKフ
リップフロップ91に対するJK入力信号を形成し、これ以
外の論理回路95及び96には論理回路94と95それぞれの途
中の信号とJKフリップフロップ91、92のカウント出力信
号Q1、Q2それぞれを供給し、これらの信号からJKフリッ
プフロップ92、93に対するJK入力信号をそれぞれ形成す
るようにしている。

ところが、このようなカウンタ回路では論理回路94な
いし96それぞれの構成が複雑であるため、集積回路化す
る際に素子数を多く必要とする。このため、上記従来回
路は集積回路化の際にチップサイズが大型となる欠点が
ある。

（発明が解決しようとする問題点） このように従来のカウンタ回路では、素子数が多く必
要であり、集積回路化した際にチップサイズの大型化を
もたらすという欠点がある。

この発明は上記のような事情を考慮してなされたもの
であり、その目的は素子数が少なく、集積回路化した際
にチップサイズの小型化が実現できるアップダウンカウ
ンタ回路を提供することにある。

［発明の構成］ （問題点を解決するための手段） この発明のアップダウンカウンタ回路は、クロック信
号が入力され、このクロック信号を分周して最下位ビッ
トである第０ビット目のカウント信号を得るバイナリカ
ウンタと、上記クロック信号が同期信号としてそれぞれ
入力され、入力信号が一方論理レベルの状態のときにク
ロック信号に同期して出力信号のレベルを反転させて第
１ビット目ないし第ｎビット目それぞれのカウント信号
を得る第１ないし第ｎのフリップフロップと、上記バイ
ナリカウンタのカウント信号及び反転カウント信号のそ
れぞれがソース、ドレインの一方に供給されかつソー
ス、ドレインの他方が共通に接続された少なくとも一対
のMOSトランジスタからなり、アップ／ダウン制御信号
に基づいてこれらMOSトランジスタをゲート制御するこ
とによってカウント信号及び反転カウント信号を切り換
え、上記第１のフリップフロップに入力信号として供給
する第１の切換回路と、上記第１のフリップフロップの
カウント信号及び反転カウント信号のそれぞれがソー
ス、ドレインの一方に供給されかつソース、ドレインの
他方が共通に接続された少なくとも一方のMOSトランジ
スタを有し、上記アップ／ダウン制御信号に基づいてこ
れらMOSトランジスタをゲート制御することによってカ
ウント信号及び反転カウント信号を切り換え、かつこの
切り換え出力信号と上記第１の切換回路の出力信号との
論理積信号を得て、この論理積信号を上記第２のフリッ
プフロップに入力信号として供給する第２の切換回路
と、上記第ｉ−１（ただし、ｉ＝３ないしｎ）のフリッ
プフロップのカウント信号及び反転カウント信号のそれ
ぞれがソース、ドレインの一方に供給されかつソース、
ドレインの他方が共通に接続された少なくとも一対のMO
Sトランジスタを有し、上記アップ／ダウン制御信号に
基づいてこれらMOSトランジスタをゲート制御すること
によってカウント信号及び反転カウント信号を切り換
え、この切り換え出力信号と前段の切換回路の出力信号
との論理積信号を得て、この論理積信号を第ｉのフリッ
プフロップに入力信号として供給する第ｉの切換回路と
を具備したことを特徴とする。

さらにこの発明のアップダウンカウンタ回路は、クロ
ック信号が入力され、このクロック信号を分周して最下
位ビットである第０ビット目のカウント信号を得るバイ
ナリカウンタと、上記クロック信号が同期信号としてそ
れぞれ入力され、入力信号が一方論理レベルの状態のと
きにクロック信号に同期して出力信号のレベルを反転さ
せて第１ビット目ないし第ｎビット目それぞれのカウン
ト信号を得る第１ないし第ｎのフリップフロップと、上
記バイナリカウンタのカウント信号及び反転カウント信
号のそれぞれがソース、ドレインの一方に供給されかつ
ソース、ドレインの他方が共通に接続された少なくとも
一対のMOSトランジスタからなり、アップ／ダウン制御
信号に基づいてこれらMOSトランジスタをゲート制御す
ることによってカウント信号及び反転カウント信号を切
り換え、上記第１のフリップフロップに入力信号として
供給する第１の切換回路と、上記第１のフリップフロッ
プのカウント信号及び反転カウント信号のそれぞれがソ
ース、ドレインの一方に供給されかつソース、ドレイン
の他方が共通に接続された少なくとも一方のMOSトラン
ジスタを有し、上記アップ／ダウン制御信号に基づいて
これらMOSトランジスタをゲート制御することによって
カウント信号及び反転カウント信号を切り換え、かつこ
の切り換え出力信号と上記第１の切換回路の出力信号と
の論理積信号を得て、この論理積信号を上記第２のフリ
ップフロップに入力信号として供給する第２の切換回路
と、上記第ｉ−１（ただし、ｉ＝３ないしｎ）のフリッ
プフロップのカウント信号及び反転カウント信号のそれ
ぞれがソース、ドレインの一方に供給されかつソース、
ドレインの他方が共通に接続された少なくとも一対のMO
Sトランジスタを有し、上記アップ／ダウン制御信号に
基づいてこれらMOSトランジスタをゲート制御すること
によってカウント信号及び反転カウント信号を切り換
え、この切り換え出力信号と前段の切換回路の出力信号
との第１論理積信号を得、さらにこの第１論理積信号と
上記第１の切換回路の出力信号との第２論理積信号を得
て、この第２論理積信号を第ｉのフリップフロップに入
力信号として供給する第ｉの切換回路とを具備したこと
を特徴とする。

（作用） この発明によるアップダウンカウンタ回路では、第１
ビット目ないし第ｎビット目それぞれのカウント信号を
得る第１ないし第ｎのフリップフロップに対する入力信
号として、上記バイナリカウンタのカウント信号及び反
転カウント信号のいずれか一方を切換信号に基づいて切
換え、下位ビットの信号を上位ビットに直接伝送するよ
うにしたものである。

（実施例） 以下、図面を参照してこの発明の実施例を説明する。

第１図はこの発明をアップダウンカウンタ回路を４ビ
ット出力のものに実施した場合の第１の実施例の構成を
示すブロック図である。図において、10はクロック信号
CKを２分周するバイナリカウンタである。このバイナリ
カウンタ10の出力信号Ｑは最下位ビット、すなわち第０
ビット目のカウント出力信号信号Q0として出力されると
共に出力信号Ｑ及びその反転信号は第１の切換回路11
に供給される。

この切換回路11はアップ／ダウン制御信号U/Dに基づ
き上記バイナリカウンタ10の出力信号Ｑ及びその反転信
号のいずれか一方を切換え、フリップフロップ12に対
し入力信号として出力する。

上記フリップフロップ12は入力信号が“1"レベルの状
態のときに上記クロック信号CKに同期して出力信号のレ
ベルを反転するものである。そしてこのフリップフロッ
プ12の出力信号Ｑは第１ビット目のカウント出力信号Q1
として出力されると共に出力信号Ｑ及びその反転信号
は第２の切換回路13に供給される。

上記第２の切換回路13には上記第１の切換回路11の出
力信号も供給されている。そしてこの切換回路13は上記
アップ／ダウン制御信号U/Dに基づき上記フリップフロ
ップ12の出力信号Ｑ及びその反転信号を切換え、この
切換え出力信号と上記第１の切換回路11の出力信号とか
ら次段のフリップフロップ14に対する入力信号を形成す
るものであり、この信号はフリップフロップ14に供給さ
れる。

このフリップフロップ14も上記フリップフロップ12と
同様に入力信号が“1"レベルの状態のときに上記クロッ
ク信号CKに同期して出力信号のレベルを反転するもので
ある。そしてこのフリップフロップ14の出力信号Ｑは第
２ビット目のカウント出力信号Q2として出力されると共
に出力信号Ｑ及びその反転信号は第３の切換回路15に
供給される。

この第３の切換回路15には上記第２の切換回路13の出
力信号も供給されている。そしてこの切換回路15は上記
アップ／ダウン制御信号U/Dに基づき上記フリップフロ
ップ14の出力信号Ｑ及びその反転信号を切換え、この
切換え出力信号と上記第２の切換回路13の出力信号とか
ら次段のフリップフロップ16に対する入力信号を形成す
る。

フリップフロップ16は入力信号が“1"レベルの状態の
ときに上記クロック信号CKに同期して出力信号のレベル
を反転するものである。そしてこのフリップフロップ16
の出力信号Ｑは第３ビット目のカウント出力信号Q3とし
て出力される。

第２図は上記第１図の実施例回路を具体的に示す回路
図である。図示するように、上記バイナリカウンタ10は
反転信号出力端（）とデータ入力端（Ｄ）とが短絡さ
れたＤ型フリップフロップで構成され、上記フリップフ
ロップ12、14、16はそれぞれ二つの入力端（Ｊ及びＫ）
が接続され、ここが信号入力端にされたJKフリップフロ
ップで構成されている。

さらに上記第１の切換回路11は、ソース、ドレイン間
の一端に上記信号Ｑが供給されゲート電極に上記アップ
ダウン制御信号U/Dが供給されるＮチャネルMOSトランジ
スタ21と、ソース、ドレイン間の一端に上記信号が供
給され他端が上記トランジスタ21の他端と接続されゲー
ト電極に上記アップダウン制御信号U/Dが供給されるＰ
チャネルMOSトランジスタ22とで構成されている。

上記第２の切換回路13は、ソース、ドレイン間の一端
に上記信号Ｑが供給されゲート電極に上記アップダウン
制御信号U/Dが供給されるＮチャネルMOSトランジスタ23
と、ソース、ドレイン間の一端に上記信号が供給され
他端が上記トランジスタ23の他端と接続されゲート電極
に上記アップダウン制御信号U/Dが供給されるＰチャネ
ルMOSトランジスタ24と、この両トランジスタの他端接
続点の信号が一方入力端に供給され、上記第１の切換回
路11の出力信号が他方入力端にそれぞれ供給されるアン
ドゲート25で構成され、このアンドゲート25の出力信号
がフリップフロップ14に入力信号として供給される。

上記第３の切換回路15は、ソース、ドレイン間の一端
に上記信号Ｑが供給されゲート電極に上記アップダウン
制御信号U/Dが供給されるＮチャネルMOSトランジスタ26
と、ソース、ドレイン間の一端に上記信号が供給され
他端が上記トランジスタ26の他端と接続されゲート電極
に上記アップダウン制御信号U/Dが供給されるＰチャネ
ルMOSトランジスタ27と、この両トランジスタの他端接
続点の信号が一方入力端に供給され、上記第２の切換回
路13の出力信号が他方入力端にそれぞれ供給されるアン
ドゲート28で構成される。そして、このアンドゲート28
の出力信号がフリップフロップ16に入力信号として供給
される。

次に上記のような構成のカウンタ回路の動作を第３図
及び第４図のタイミングチャートを用いて説明する。第
３図のタイミングチャートはこの実施例回路をアップカ
ウンタとして動作させる場合のものであり、前記アップ
／ダウン制御信号U/Dは“1"レベルに設定される。信号U
/Dが“1"レベルにされることにより、切換回路11、13、
15ではＮチャネルMOSトランジスタ21、23、26がそれぞ
れオン状態にされる。これにより、切換回路11ではバイ
ナリカウンタ10のＱ出力信号が、切換回路13ではフリッ
プフロップ12のＱ出力信号が、切換回路15ではフリップ
フロップ14のＱ出力信号がそれぞれ切換え出力される。

このような状態でまず、第３図の時刻t1でクロック信
号CKが“1"レベルに立上がると、バイナリカウンタ10の
Ｑ出力信号Q0がこのクロック信号CKの立上がりに同期し
て“1"レベルに立上がる。なお、この時刻t1よりも前で
は、各カウント出力信号Q0、Q1、Q2、Q3は図示するよう
にすべて“0"レベルとなっているものとする。

次に時刻t2でクロック信号CKが“1"レベルに立上が
る。このとき、“1"レベルにされているバイナリカウン
タ10のＱ出力信号Q0は切換回路11を通じてフリップフロ
ップ12に入力信号として供給されている。このため、こ
のフリップフロップ12のＱ出力信号Q1がこのクロック信
号CKの立上がりに同期して“1"レベルに立上がる。他
方、バイナリカウンタ10のＱ出力信号Q0は“0"レベルに
下がる。

次に時刻t3でクロック信号CKが“1"レベルに立上が
る。このとき、“0"レベルにされているバイナリカウン
タ10のＱ出力信号Q0が切換回路11を通じてフリップフロ
ップ12に入力信号として供給されている。このため、こ
のフリップフロップ12のＱ出力信号Q1は“1"レベルのま
ま変化しない。他方、バイナリカウンタ10のＱ出力信号
Q0は“1"レベルに立上がる。

次に時刻t4でクロック信号CKが“1"レベルに立上が
る。このとき、“1"レベルにされているバイナリカウン
タ10のＱ出力信号Q0が切換回路11を通じてフリップフロ
ップ12に入力信号として供給されている。このため、切
換回路13内のアンドゲート25の出力信号は“1"レベルに
されている。このため、このクロック信号CKの立上がり
に同期してフリップフロップ14のＱ出力信号Q2が“1"レ
ベルに立上がる。

次に時刻t5でクロック信号CKが“1"レベルに立上が
る。このとき、“0"レベルにされているバイナリカウン
タ10のＱ出力信号Q0は切換回路11を通じてフリップフロ
ップ12に入力信号として供給されている。このため、こ
のフリップフロップ12のＱ出力信号Q1は“0"レベルのま
ま変化しない。またこれと同様に、“0"レベルにされて
いるフリップフロプ12の出力信号Q1は切換回路13内のア
ンドゲート25に供給されており、フリップフロップ14に
は“0"レベルの信号が供給されている。このため、この
フリップフロップ14のＱ出力信号Q2は“1"レベルのまま
変化しない。他方、バイナリカウンタ10のＱ出力信号Q0
は“1"レベルに立上がる。

次に時刻t6でクロック信号CKが“1"レベルに立上が
る。このとき、“1"レベルにされているバイナリカウン
タ10の出力信号Q0が切換回路11を通じてフリップフロッ
プ12に入力信号として供給されている。このため、この
フリップフロップ12のＱ出力信号Q1は“1"レベルに反転
する。また、“0"レベルにされているフリップフロップ
12の出力信号Q1は切換回路13内のアンドゲート25に供給
されており、フリップフロップ14には“0"レベルの信号
が供給されている。このため、このフリップフロップ14
のＱ出力信号Q2は“1"レベルのまま変化しない。他方、
バイナリカウンタ10のＱ出力信号Q0は“0"レベルに下が
る。

次に時刻t7でクロック信号CKが“1"レベルに立上が
る。このとき、“0"レベルにされているバイナリカウン
タ10の出力信号Q0が切換回路11を通じてフリップフロッ
プ12に入力信号として供給されている。このため、フリ
ップフロップ12のＱ出力信号Q1は“1"レベルのまま変化
しない。また切換回路13内のアンドゲート25には“0"レ
ベルにされたバイナリカウンタ10のＱ出力信号Q0が供給
されている。このため、このアンドゲート25の出力信号
は“0"レベルであり、フリップフロップ14のＱ出力信号
Q2は“1"レベルのまま変化しない。他方、バイナリカウ
ンタ10のＱ出力信号Q0は“1"レベルに立上がる。

次に時刻t8でクロック信号CKが“1"レベルに立上が
る。このとき、“1"レベルにされているバイナリカウン
タ10の出力信号Q0が切換回路11を通じてフリップフロッ
プ12に入力信号として供給されている。このため、フリ
ップフロップ12のＱ出力信号Q1は“0"レベルに反転す
る。切換回路13内のアンドゲート25の一方入力端には
“1"レベルにされたフリップフロップ12のＱ出力信号Q1
が供給されており、他方入力端にも“1"レベルにされた
バイナリカウンタ10のＱ出力信号Q0が供給されている。
従って、このアンドゲート25の出力信号は“1"レベルに
なっている。このため、フリップフロップ14のＱ出力信
号Q2は“0"レベルに反転する。また切換回路15におい
て、アンドゲート28の一方入力端には“1"レベルにされ
たフリップフロップ14のＱ出力信号Q2が供給されてお
り、他方入力端にも“1"レベルにされた切換回路13の出
力信号が供給されている。従って、このアンドゲート28
の出力信号は“1"レベルになっている。このため、フリ
ップフロップ16のＱ出力信号Q3は“1"レベルに反転す
る。

上記時刻t8以降、時刻t1から数えてクロック信号CKが
16回目に“1"レベルに立上がる時刻t16までは、信号CK
が“1"レベルに立上がる毎にカウント出力信号Q0ないし
Q2は時刻t2ないしt8と同様の変化をする。このときフリ
ップフロップ16のカウント出力信号Q3は“1"レベルのま
まで変化しない。

ここで第３図のタイミングチャートに示すように、カ
ウント出力信号Q0ないしQ3を10進数で表現すると、カウ
ント数は１、２、３、…というように順次増加したもの
となっている。これはこのカウンタ回路がアップカウン
タとして動作していることを示しているものである。

第４図のタイミングチャートはこの実施例回路をダウ
ンカウンタとして動作させる場合のものであり、前記ア
ップ／ダウン制御信号U/Dは“0"レベルに設定される。
信号U/Dが“0"レベルにされることにより、切換回路1
1、13、15ではＰチャネルMOSトランジスタ22、24、27が
それぞれオン状態にされる。これにより、切換回路11で
はバイナリカウンタ10の出力信号が、切換回路13では
フリップフロップ12の出力信号が、切換回路15ではフ
リップフロップ14の出力信号がそれぞれ切換え出力さ
れる。

まずバイナリカウンタ10のＱ出力信号Q0及びフリップ
フロップ12、14、16のＱ出力信号Q1ないしQ3は予め全て
“0"レベルになっているとする。従って、それぞれの
出力信号は全て“1"レベルになっている。次にこの状態
で、第４図の時刻t1でクロック信号CKが“1"レベルに立
上がると、バイナリカウンタ10のＱ出力信号Q0がこのク
ロック信号CKの立上がりに同期して“1"レベルに立上が
り、出力信号は“0"レベルに下がる。ところがこの時
刻t1の以前には、“1"レベルにされているバイナリカウ
ンタ10の出力信号が切換回路11を介してフリップフロ
ップ12に入力信号として供給されているので、このクロ
ック信号CKの立上がりに同期してこのフリップフロップ
12のＱ出力信号Q1は“1"レベルに立上がり、出力信号
は“0"レベルに下がる。また切換回路13において、アン
ドゲート25にはそれぞれ“1"レベルにされているバイナ
リカウンタ10の出力信号及び切換回路11の出力信号が
供給されている。従って、このアンドゲート25の出力信
号は“1"レベルにされている。このため、このクロック
信号CKの立上がりに同期してフリップフロップ14のＱ出
力信号Q2は“1"レベルに立上がり、出力信号は“0"レ
ベルに下がる。さらに切換回路13においても同様にアン
ドゲート28の出力信号は“1"レベルにされている。この
ため、このクロック信号CKの立上がりに同期してフリッ
プフロップ16のＱ出力信号Q2は“1"レベルに立上がる。

次に時刻t2でクロック信号CKが“1"レベルに立上がる
と、バイナリカウンタ10のＱ出力信号Q0は“0"レベルに
下がり、出力信号は“1"レベルに立上がる。これより
も前ではバイナリカウンタ10、フリップフロップ12、14
それぞれの出力信号はそれぞれ“0"レベルになってい
るので、このときクロック信号CKが“1"レベルに立上が
っても信号Q1ないしQ3は変化しない。

次に時刻t3でクロック信号CKが“1"レベルに立上が
る。このとき、予め“1"レベルにされているバイナリカ
ウンタ10の出力信号は切換回路11を通じてフリップフ
ロップ12に入力信号として供給されている。このため、
このフリップフロップ12のＱ出力信号Q1は“0"レベルに
反転し、信号は“1"レベルに反転する。他方、バイナ
リカウンタ10のＱ出力信号Q0は“1"レベルに立上がる。

次に時刻t4でクロック信号CKが“1"レベルに立上が
る。このときはバイナリカウンタ10のＱ出力信号Q0のみ
が“0"レベルに下がり、信号が“1"レベルに立上が
る。

次に時刻t5でクロック信号CKが“1"レベルに立上が
る。このとき、“1"レベルにされているバイナリカウン
タ10の出力信号Q0は切換回路11を通じてフリップフロ
ップ12に入力信号として供給されている。このため、こ
のフリップフロップ12のＱ出力信号Q1は“1"レベルに、
信号は“0"レベルにそれぞれ反転する。また、“1"レ
ベルにされているフリップフロップ12の出力信号は切
換回路13内のアンドゲート25に供給されており、このア
ンドゲート25には“1"レベルにされている切換回路11の
出力信号も供給されている。従って、このアンドゲート
25の出力信号は“1"レベルにされている。このため、フ
リップフロップ14のＱ出力信号Q2はこのクロック信号CK
の立上がり時に“0"レベルに下がり、出力信号は“0"
レベルに立上がる。他方、バイナリカウンタ10のＱ出力
信号は“1"レベルに、信号は“0"レベルにそれぞれ反
転する。

次に時刻t6でクロック信号CKが“1"レベルに立上が
る。このときはバイナリカウンタ10のＱ出力信号Q0が
“0"レベルに下がり、信号が“1"レベルに立上がる。

次に時刻t7でクロック信号CKが“1"レベルに立上が
る。このとき、バイナリカウンタ10のＱ出力信号Q0が
“1"レベルに立上がり、信号が“0"レベルに下がる。
これよりも前では、“1"レベルにされているバイナリカ
ウンタ10の出力信号が切換回路11を通じてフリップフ
ロップ12に入力信号として供給されている。このため、
フリップフロップ12のＱ出力信号Q1は“0"レベルに、
出力信号は“1"レベルにそれぞれ反転する。また信号Q
2、Q3は変化しない。

次に時刻t8でクロック信号CKが“1"レベルに立上が
る。このとき、バイナリカウンタ10のＱ出力信号Q0が
“0"レベルに下がり、信号が“1"レベルに立上がる。
このとき信号Q1、Q2、Q3は変化しない。

時刻t9でクロック信号CKが“1"レベルに立上がる。こ
のとき、バイナリカウンタ10のＱ出力信号Q0が“1"レベ
ルに立ち上がり、信号が“0"レベルに下がる。これよ
りも前では、“1"レベルにされているバイナリカウンタ
10の出力信号が切換回路11を通じてフリップフロップ
12に入力信号として供給されている。このため、フリッ
プフロップ12のＱ出力信号Q1は“1"レベルに、出力信
号は“0"レベルにそれぞれ反転する。同様にこれよりも
前では、切換回路13内のアンドゲート25にはそれぞれ
“1"レベルにされているフリップフロップ12の出力信
号及び切換回路11の出力信号が供給されており、このア
ンドゲート25の出力信号は“1"レベルにされている。こ
のため、フリップフロップ14のＱ出力信号Q2は“1"レベ
ルに、出力信号は“0"レベルにそれぞれ反転する。さ
らに、これよりも前では、切換回路15内のアンドゲート
28にはそれぞれ“1"レベルにされているフリップフロッ
プ14の出力信号及び切換回路13の出力信号が供給され
ており、このアンドゲート28の出力信号は“1"レベルさ
れている。このため、フリップフロップ16のＱ出力信号
Q3は“0"レベルに、出力信号は“1"レベルにそれぞれ
反転する。

上記時刻t9以降、時刻t1から数えてクロック信号CKが
16回目に“1"レベルに立上がる時刻t16までは、信号CK
が“1"レベルに立上がる毎にカウント出力信号Q0ないし
Q2は時刻t2ないしt8と同様の変化をする。このときフリ
ップフロップ16のカウント出力信号Q3は“0"レベルのま
まで変化しない。

ここで第４図のタイミングチャートに示すように、カ
ウント出力信号Q0ないしQ3を10進数で表現すると、カウ
ント数は15、14、13、…というように順次減少したもの
となっている。これはこのカウンタ回路がダウンカウン
タとして動作していることを示している。

ところで、上記第２図の回路をCMOS構成で集積回路化
する場合、バイナリカウンタ10及び３個のフリップフロ
ップ12、14、16を除いた切換回路11、13、15全体は16個
のMOSトランジスタで達成することができる。すなわ
ち、CMOS回路ではアンドゲート25、28はそれぞれナンド
ゲートとインバータとの組合せとなり、ナンドゲートは
４個のMOSトランジスタで、インバータは２個のMOSトラ
ンジスタでそれぞれ構成されるからである。これに対し
て前記第13図の従来回路では、バイナリカウンタ及び３
個のフリップフロップを除いた論理回路11、13、15全体
を構成するには46個のMOSトランジスタが必要である。
このため、この実施例回路では従来回路に比較して素子
数を大幅に削減することができる。これにより、集積回
路化した際にチップサイズの小型化が実現できる。

しかも、従来回路に比較してバイナリカウンタ10の出
力信号が切換回路11、13、15を介してフリップフロップ
16に入力されるまでに、信号は最大で３個のゲートを通
過するのみである。これに対して前記第13図の従来回路
では、最大で７個のゲートを通過する。このため、上記
実施例回路では切換回路を通過するバイナリカウンタ10
の出力信号の信号遅れ時間が大幅に短縮化され、この信
号遅延により発生する誤動作は極めて少なくなる。すな
わち、言い変えればクロック信号CKの周期を短くしても
誤動作する恐れがなくなるので、高速動作が可能とな
る。

第５図はこの発明のアップダウンカウンタ回路を４ビ
ット出力のものに実施した場合の第２の実施例を構成を
示すブロック図である。図において、10はバイナリカウ
ンタ、12,14,16はそれぞれフリップフロップ、31,32,33
はそれぞれ切換回路である。

上記切換回路31には上記バイナリカウンタ10のＱ出力
信号のみが供給される。そしてこの切換回路31は内部で
この信号から反転信号を形成し、アップ／ダウン制御信
号U/Dに基づき上記バイナリカウンタ10のＱ出力信号及
びその反転信号のいずれか一方を切換えてフリップフロ
ップ回路12に対する入力信号している。

上記切換回路32には上記フリップフロップ12のＱ出力
信号のみが供給される。そしてこの切換回路32は内部で
この信号から反転信号を形成し、アップ／ダウン制御信
号U/Dに基づき上記フリップフロップ12のＱ出力信号及
びその反転信号のいずれか一方を切換え、この切換出力
信号と上記切換回路31の出力信号とから次段のフリップ
フロップ回路14に対する入力信号を形成している。

上記切換回路33には上記フリップフロップ14のＱ出力
信号のみが供給される。そしてこの切換回路33は内部で
この信号から反転信号を形成し、アップ／ダウン制御信
号U/Dに基づき上記フリップフロップ14のＱ出力信号及
びその反転信号のいずれか一方を切換え、この切換出力
信号と上記切換回路32の出力信号とから次段のフリップ
フロップ回路16に対する入力信号を形成している。

第６図は上記第５図の実施例回路を具体的に示す回路
図である。

切換回路31は、ソース、ドレイン間の一端にバイナリ
カウンタ10のＱ出力信号Q0が供給されゲート電極に上記
アップダウン制御信号U/Dが供給されるＮチャネルMOSト
ランジスタ41と、ソース、ドレイン間の一端にインバー
タ42を介して上記信号Q0が供給され他端が上記トランジ
スタ41の他端と接続されゲート電極に上記アップダウン
制御信号U/Dが供給されるＰチャネルMOSトランジスタ43
とで構成されている。

切換回路32は、ソース、ドレイン間の一端にフリップ
フロップ12のＱ出力信号Q1が供給されゲート電極に上記
アップダウン制御信号U/Dが供給されるＮチャネルMOSト
ランジスタ44と、ソース、ドレイン間の一端にインバー
タ45を介して上記信号Q1が供給され他端が上記トランジ
スタ44の他端と接続されゲート電極に上記アップダウン
制御信号U/Dが供給されるＰチャネルMOSトランジスタ46
と、この両トランジスタの他端接続点の信号が一方入力
端に供給され、上記切換回路31の出力信号が他方入力端
にそれぞれ供給されるアンドゲート47で構成され、この
アンドゲート47の出力信号がフリップフロップ14に入力
信号として供給される。

切換回路33は、ソース、ドレイン間の一端にフリップ
フロップ14のＱ出力信号Q2が供給されゲート電極に上記
アップダウン制御信号U/Dが供給されるＮチャネルMOSト
ランジスタ48と、ソース、ドレイン間の一端にインバー
タ49を介して上記信号Q2が供給される他端が上記トラン
ジスタ48の他端と接続されゲート電極に上記アップダウ
ン制御信号U/Dが供給されるＰチャネルMOSトランジスタ
50と、この両トランジスタの他端接続点の信号が一方入
力端に供給され、上記切換回路32の出力信号が他方入力
端にそれぞれ供給されるアンドゲート51で構成され、こ
のアンドゲート51の出力信号がフリップフロップ16に入
力信号として供給される。

この実施例のカウンタ回路は、切換回路31、32、33そ
れぞれの内部でＱ出力信号の反転信号を形成した点が上
記第１図及び第２図の実施例回路と異なっているのみで
あり、その動作を示すタイミングチャートは前記第３図
もしくは第４図と同様である。

第７図はこの発明のアップダウンカウンタ回路を４ビ
ット出力のものに実施した場合の第３の実施例の構成を
示すブロック図であり、第８図はその具体的回路図であ
る。この実施例回路では上記第１図及び第２図の実施例
回路における切換回路11の出力信号を切換回路13のみで
はなく、第３ビット目のフリップフロップ16に対する入
力信号を形成する切換回路17にも入力するようにしたも
のである。すなわち、この切換回路17は第８図に示すよ
うに、前記ＮチャネルMOSトランジスタ26、ＰチャネルM
OSトランジスタ27、アンドゲート28の地にさらにもう１
個のアンドゲート29が追加されて構成されている。そし
てこのアンドゲート29にはアンドゲート28の出力信号と
切換回路11の出力信号とが並列に供給され、このアンド
ゲート29の出力信号が入力信号としてフリップフロップ
16に供給されている。すなわち、上記第１図及び第２図
の実施例回路において、切換回路11の出力信号を切換回
路13、15内のアンドゲート25、28を直列に介してフリッ
プフロップ16に供給するようにしていたものを、この実
施例回路では切換回路17内のアンドゲート29のみを介し
て供給するようにしたものである。なお、このカウンタ
回路が４ビット以上の構成にされている場合でも、切換
回路11の出力信号は各切換回路内のアンドゲート29に相
当するもののみを介してフリップフロップに供給され
る。

このような構成によれば、各フリップフロップに供給
されるバイナリカウンタ10の出力信号の信号遅れ時間は
アンドゲート１個分のみである。ここでバイナリカウン
タ10は最も速く動作し、その出力信号の周期は最も短
い。このように、一番動作の速い信号の遅延を最少にす
ることにより、カウンタ回路としてより高速に動作させ
ることができる。

第９図ないし第12図はそれぞれ上記切換回路11、13、
15として使用できる他の回路の構成を示す回路図であ
る。

第９図（ａ）は切換回路11の代わりに使用される回路
の回路図である。この切換回路はＮチャネルMOSトラン
ジスタとＰチャネルMOSトランジスタとを並列接続した
いわゆるCMOSトランスファーゲート61、62とから構成さ
れている。第９図（ｂ）はこの第９図（ａ）の切換回路
と共に使用される切換回路13、15それぞれの代わりに使
用される回路の回路図である。この切換回路はCMOSトラ
ンジファーゲート63、64とアンドゲート65とから構成さ
れている。

第10図（ａ）は切換回路11の代わりに使用される回路
の回路図である。この切換回路は２個のＮチャネルMOS
トランジスタ66、67で構成されている。第10図（ｂ）は
この第10図（ａ）の切換回路と共に使用される切換回路
13、15それぞれの代わりに使用される回路の回路図であ
る。この切換回路は２個のＮチャネルMOSトランジスタ6
8、69とアンドゲート70とから構成されている。

第11図（ａ）は切換回路11の代わりに使用される回路
の回路図である。この切換回路は２個のＰチャネルMOS
トランジスタ71、72で構成されている。第11図（ｂ）は
この第11図（ａ）の切換回路と共に使用される切換回路
13、15それぞれの代わりに使用される回路の回路図であ
る。この切換回路は２個のＰチャネルMOSトランジスタ7
3、74とアンドゲート75とから構成されている。

第12図（ａ）は切換回路11の代わりに使用される回路
の回路図である。この切換回路は２個のクロックドイン
バータ76、77とインバータ78とで構成されている。第12
図（ｂ）はこの第12図（ａ）の切換回路と共に使用され
る切換回路13、15それぞれの代わりに使用される回路の
回路図である。この切換回路は２個のクロックドインバ
ータ79、80とナンドゲート81とから構成されている。

なお、この発明は上記実施例に限定されるものではな
く種々の変形が可能であることはいうまでもない。例え
ば、上記各実施例ではこの発明を４ビット出力のものに
実施した場合のみについて説明したが、これは４ビット
以上のものについても同様に実施することができること
はもちろんである。

［発明の効果］ 以上説明したようにこの発明によれば、素子数が少な
く、集積回路化した際にチップサイズの小型化が実現で
きるアップダウンカウンタ回路を提供することができ
る。

【図面の簡単な説明】

第１図はこの発明の第１の実施例の構成を示すブロック
図、第２図はこの実施例回路を具体的に示す回路図、第
３図及び第４図はそれぞれ上記第１の実施例回路のタイ
ミングチャート、第５図はこの発明の第２の実施例の構
成を示すブロック図、第６図はこの実施例回路を具体的
に示す回路図、第７図はこの発明の第３の実施例の構成
を示すブロック図、第８図はこの実施例回路を具体的に
示す回路図、第９図ないし第12図はそれぞれ上記第１の
実施例回路で使用可能な切換回路の他の例を示す回路
図、第13図は従来回路の回路図である。 10……バイナリカウンタ、11,13,15,17,31,32,33……切
換回路、12,14,16……フリップフロップ。

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】クロック信号が入力され、このクロック信
   号を分周して最下位ビットである第０ビット目のカウン
   ト信号を得るバイナリカウンタと、 上記クロック信号が同期信号としてそれぞれ入力され、
   入力信号が一方論理レベルの状態のときにクロック信号
   に同期して出力信号のレベルを反転させて第１ビット目
   ないし第ｎビット目それぞれのカウント信号を得る第１
   ないし第ｎのフリップフロップと、 上記バイナリカウンタのカウント信号及び反転カウント
   信号のそれぞれがソース、ドレインの一方に供給されか
   つソース、ドレインの他方が共通に接続された少なくと
   も一対のMOSトランジスタからなり、アップ／ダウン制
   御信号に基づいてこれらMOSトランジスタをゲート制御
   することによってカウント信号及び反転カウント信号を
   切り換え、上記第１のフリップフロップに入力信号とし
   て供給する第１の切換回路と、 上記第１のフリップフロップのカウント信号及び反転カ
   ウント信号のそれぞれがソース、ドレインの一方に供給
   されかつソース、ドレインの他方が共通に接続された少
   なくとも一方のMOSトランジスタを有し、上記アップ／
   ダウン制御信号に基づいてこれらMOSトランジスタをゲ
   ート制御することによってカウント信号及び反転カウン
   ト信号を切り換え、かつこの切り換え出力信号と上記第
   １の切換回路の出力信号との論理積信号を得て、この論
   理積信号を上記第２のフリップフロップに入力信号とし
   て供給する第２の切換回路と、 上記第ｉ−１（ただし、ｉ＝３ないしｎ）のフリップフ
   ロップのカウント信号及び反転カウント信号のそれぞれ
   がソース、ドレインの一方に供給されかつソース、ドレ
   インの他方が共通に接続された少なくとも一対のMOSト
   ランジスタを有し、上記アップ／ダウン制御信号に基づ
   いてこれらMOSトランジスタをゲート制御することによ
   ってカウント信号及び反転カウント信号を切り換え、こ
   の切り換え出力信号と前段の切換回路の出力信号との論
   理積信号を得て、この論理積信号を第ｉのフリップフロ
   ップに入力信号として供給する第ｉの切換回路 とを具備したことを特徴とするアップダウンカウンタ回
   路。
2. 【請求項２】クロック信号が入力され、このクロック信
   号を分周して最下位ビットである第０ビット目のカウン
   ト信号を得るバイナリカウンタと、 上記クロック信号が同期信号としてそれぞれ入力され、
   入力信号が一方論理レベルの状態のときにクロック信号
   に同期して出力信号のレベルを反転させて第１ビット目
   ないし第ｎビット目それぞれのカウント信号を得る第１
   ないし第ｎのフリップフロップと、 上記バイナリカウンタのカウント信号及び反転カウント
   信号のそれぞれがソース、ドレインの一方に供給されか
   つソース、ドレインの他方が共通に接続された少なくと
   も一対のMOSトランジスタからなり、アップ／ダウン制
   御信号に基づいてこれらMOSトランジスタをゲート制御
   することによってカウント信号及び反転カウント信号を
   切り換え、上記第１のフリップフロップに入力信号とし
   て供給する第１の切換回路と、 上記第１のフリップフロップのカウント信号及び反転カ
   ウント信号のそれぞれがソース、ドレインの一方に供給
   されかつソース、ドレインの他方が共通に接続された少
   なくとも一方のMOSトランジスタを有し、上記アップ／
   ダウン制御信号に基づいてこれらMOSトランジスタをゲ
   ート制御することによってカウント信号及び反転カウン
   ト信号を切り換え、かつこの切り換え出力信号と上記第
   １の切換回路の出力信号との論理積信号を得て、この論
   理積信号を上記第２のフリップフロップに入力信号とし
   て供給する第２の切換回路と、 上記第ｉ−１（ただし、ｉ＝３ないしｎ）のフリップフ
   ロップのカウント信号及び反転カウント信号のそれぞれ
   がソース、ドレインの一方に供給されかつソース、ドレ
   インの他方が共通に接続された少なくとも一対のMOSト
   ランジスタを有し、上記アップ／ダウン制御信号に基づ
   いてこれらMOSトランジスタをゲート制御することによ
   ってカウント信号及び反転カウント信号を切り換え、こ
   の切り換え出力信号と前段の切換回路の出力信号との第
   １論理積信号を得、さらにこの第１論理積信号と上記第
   １の切換回路の出力信号との第２論理積信号を得て、こ
   の第２論理積信号を第ｉのフリップフロップに入力信号
   として供給する第ｉの切換回路 とを具備したことを特徴とするアップダウンカウンタ回
   路。