JPH09214454A - マルチプレクサ回路 - Google Patents
マルチプレクサ回路Info
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- JPH09214454A JPH09214454A JP8014853A JP1485396A JPH09214454A JP H09214454 A JPH09214454 A JP H09214454A JP 8014853 A JP8014853 A JP 8014853A JP 1485396 A JP1485396 A JP 1485396A JP H09214454 A JPH09214454 A JP H09214454A
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/04—Distributors combined with modulators or demodulators
- H04J3/047—Distributors with transistors or integrated circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M9/00—Parallel/series conversion or vice versa
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- Engineering & Computer Science (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Time-Division Multiplex Systems (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】
【課題】 クリティカルパス遅延時間を短縮し、高速動
作を可能ならしめるシフトレジスタ方式の時分割多重マ
ルチプレクサ回路の提供。 【解決手段】 Ｎ個のＤ−ＦＦで構成されるＮ段シフト
レジスタと、Ｎ個の２入力ＮＡＮＤゲートと、Ｎ入力Ｎ
ＡＮＤゲートと、リタイミングＤ−ＦＦとを有し、該Ｄ
−ＦＦにおけるスレイブラッチの書き込み制御用スイッ
チ出力Ｑ１を該２入力ＮＡＮＤゲートの一方の入力に、
Ｎビットのパラレル入力データを他方の入力にそれぞれ
接続する。シフトレジスタにビットクロック幅のハイレ
ベルパルス信号を与えることで、ビットクロックに同期
した高速シリアル出力が得られる。
作を可能ならしめるシフトレジスタ方式の時分割多重マ
ルチプレクサ回路の提供。 【解決手段】 Ｎ個のＤ−ＦＦで構成されるＮ段シフト
レジスタと、Ｎ個の２入力ＮＡＮＤゲートと、Ｎ入力Ｎ
ＡＮＤゲートと、リタイミングＤ−ＦＦとを有し、該Ｄ
−ＦＦにおけるスレイブラッチの書き込み制御用スイッ
チ出力Ｑ１を該２入力ＮＡＮＤゲートの一方の入力に、
Ｎビットのパラレル入力データを他方の入力にそれぞれ
接続する。シフトレジスタにビットクロック幅のハイレ
ベルパルス信号を与えることで、ビットクロックに同期
した高速シリアル出力が得られる。
Description
【０００１】
【発明の属する技術分野】本発明は、低速なパラレル入
力データを高速なシリアル出力データに変換する時分割
多重マルチプレクサ回路に関し、特にシフトレジスタを
用いスタティックで高速動作が可能なマルチプレクサ回
路に関する。
力データを高速なシリアル出力データに変換する時分割
多重マルチプレクサ回路に関し、特にシフトレジスタを
用いスタティックで高速動作が可能なマルチプレクサ回
路に関する。
【０００２】
【従来の技術】従来のこの種のマルチプレクサ回路を、
３：１マルチプレクサを一例として図４に示す。３個の
Ｄフリップフロップによるシフトレジスタと、３個の２
入力ＮＡＮＤゲートと、１個の３入力ＮＡＮＤゲート
と、１個のリタイミング用Ｄフリップフロップとで構成
される。
３：１マルチプレクサを一例として図４に示す。３個の
Ｄフリップフロップによるシフトレジスタと、３個の２
入力ＮＡＮＤゲートと、１個の３入力ＮＡＮＤゲート
と、１個のリタイミング用Ｄフリップフロップとで構成
される。
【０００３】シフトレジスタに与えられたビットクロッ
ク幅のハイレベルパルス信号は、ビットクロックに同期
してシフトレジスタをスキャンしていく。各々のパラレ
ル入力データ（Ｄ０，Ｄ１，Ｄ２）は、対応するレジス
タの出力Ｑによって２入力ＮＡＮＤゲートで順番に刻ま
れていく。これらの出力は３入力ＮＡＮＤゲートで多重
され、リタイミング用Ｄフリップフロップを介してビッ
トクロックに同期したシリアルデータとして出力され
る。このシフトレジスタを構成するＤフリップフロップ
回路は、ＣＭＯＳ技術を適用した場合、図４の破線内に
示すように、２個のインバータと２個のトランスファゲ
ートとからそれぞれ構成される２つのラッチをマスタス
レイブ接続し、入力Ｄと出力Ｑにバッファインバータを
付加して実現していた。
ク幅のハイレベルパルス信号は、ビットクロックに同期
してシフトレジスタをスキャンしていく。各々のパラレ
ル入力データ（Ｄ０，Ｄ１，Ｄ２）は、対応するレジス
タの出力Ｑによって２入力ＮＡＮＤゲートで順番に刻ま
れていく。これらの出力は３入力ＮＡＮＤゲートで多重
され、リタイミング用Ｄフリップフロップを介してビッ
トクロックに同期したシリアルデータとして出力され
る。このシフトレジスタを構成するＤフリップフロップ
回路は、ＣＭＯＳ技術を適用した場合、図４の破線内に
示すように、２個のインバータと２個のトランスファゲ
ートとからそれぞれ構成される２つのラッチをマスタス
レイブ接続し、入力Ｄと出力Ｑにバッファインバータを
付加して実現していた。
【０００４】
【発明が解決しようとする課題】上述の従来のマルチプ
レクサ回路のクリティカルパスは、シフトレジスタを構
成するＤフリップフロップ、２入力ＮＡＮＤゲート、３
入力ＮＡＮＤゲート、およびリタイミング用Ｄフリップ
フロップである。すなわち、ビットクロックの立ち上が
りから、シフトパルスが出力Ｑに現れ、これが２入力Ｎ
ＡＮＤゲートと３入力ＮＡＮＤゲートを伝わり、次のビ
ットクロックの立ち上がりでリタイミング用Ｄフリップ
フロップに取り込まれるまでが、クリティカルパス遅延
時間となる。このクリティカルパス遅延時間が、所望の
ビットクロック周期を下回らねばならない。例えば、最
先端の０．１５μｍＣＭＯＳプロセスと電源電圧２Ｖを
想定し、８：１マルチプレクサ回路のクリティカルパス
遅延時間をＳＰＩＣＥシミュレーションで見積もると約
４００ｐｓであった。これは、２．５Ｇｂ／ｓの最高動
作速度に相当するが、基幹系光通信システムにおいて用
いられている２．４Ｇｂ／ｓ動作のためには、動作余裕
がほとんどなく、実際上使用できないという課題があっ
た。
レクサ回路のクリティカルパスは、シフトレジスタを構
成するＤフリップフロップ、２入力ＮＡＮＤゲート、３
入力ＮＡＮＤゲート、およびリタイミング用Ｄフリップ
フロップである。すなわち、ビットクロックの立ち上が
りから、シフトパルスが出力Ｑに現れ、これが２入力Ｎ
ＡＮＤゲートと３入力ＮＡＮＤゲートを伝わり、次のビ
ットクロックの立ち上がりでリタイミング用Ｄフリップ
フロップに取り込まれるまでが、クリティカルパス遅延
時間となる。このクリティカルパス遅延時間が、所望の
ビットクロック周期を下回らねばならない。例えば、最
先端の０．１５μｍＣＭＯＳプロセスと電源電圧２Ｖを
想定し、８：１マルチプレクサ回路のクリティカルパス
遅延時間をＳＰＩＣＥシミュレーションで見積もると約
４００ｐｓであった。これは、２．５Ｇｂ／ｓの最高動
作速度に相当するが、基幹系光通信システムにおいて用
いられている２．４Ｇｂ／ｓ動作のためには、動作余裕
がほとんどなく、実際上使用できないという課題があっ
た。
【０００５】
【課題を解決するための手段】本発明のマルチプレクサ
回路は、Ｎ個のＤフリップフロップで構成されるＮ段シ
フトレジスタと、Ｎ個の２入力ＮＡＮＤまたはＮＯＲゲ
ートと、Ｎ：１論理ゲートと、リタイミング論理ゲート
とを有し、Ｄフリップフロップにおけるスレイブラッチ
の出力を次段のＤフリップフロップの入力に、スレイブ
ラッチの書き込み制御用スイッチの出力を２入力ＮＡＮ
ＤまたはＮＯＲゲートの一方の入力に、Ｎビットのパラ
レル入力データを２入力ＮＡＮＤまたはＮＯＲゲートの
他方の入力に、Ｎ個の２入力ＮＡＮＤまたはＮＯＲゲー
トの出力をＮ：１論理ゲートの入力に、その出力をリタ
イミング論理ゲートの入力にそれぞれ接続する。
回路は、Ｎ個のＤフリップフロップで構成されるＮ段シ
フトレジスタと、Ｎ個の２入力ＮＡＮＤまたはＮＯＲゲ
ートと、Ｎ：１論理ゲートと、リタイミング論理ゲート
とを有し、Ｄフリップフロップにおけるスレイブラッチ
の出力を次段のＤフリップフロップの入力に、スレイブ
ラッチの書き込み制御用スイッチの出力を２入力ＮＡＮ
ＤまたはＮＯＲゲートの一方の入力に、Ｎビットのパラ
レル入力データを２入力ＮＡＮＤまたはＮＯＲゲートの
他方の入力に、Ｎ個の２入力ＮＡＮＤまたはＮＯＲゲー
トの出力をＮ：１論理ゲートの入力に、その出力をリタ
イミング論理ゲートの入力にそれぞれ接続する。
【０００６】
【発明の実施の形態】次に本発明について図面を参照し
て説明する。図１（ａ）は、本発明の第１の実施例の
３：１マルチプレクサ回路である（Ｎ＝３の場合に相当
する）。３個のＤフリップフロップによるシフトレジス
タと、３個の２入力ＮＡＮＤゲートと、１個の３入力Ｎ
ＡＮＤゲートと、１個のリタイミング用Ｄフリップフロ
ップとで構成される。シフトレジスタにはＱ１とＱ２の
出力を有するデュアル出力Ｄフリップフロップを使用し
ている。このデュアル出力Ｄフリップフロップ回路を、
図１（ｂ）の破線内に示す。従来のＤフリップフロップ
回路において、スレイブラッチへの書き込みを制御する
トランスファゲートの出力を取り出しＱ１とし、従来通
りのスレイブラッチの出力をＱ２とする。ビットクロッ
クの立ち上がりからの遅延時間は、Ｑ１出力がＱ２出力
に比べてインバータ２段相当少ない。したがって、Ｑ１
出力をクリティカルパスである２入力ＮＡＮＤゲート
に、Ｑ２出力をクリティカルパスではない次段のＤフリ
ップフロップ入力にそれぞれ接続することにより、クリ
ティカルパス遅延時間を減少でき最高動作速度が向上す
る。例えば、最先端の０．１５μｍＣＭＯＳプロセスと
２Ｖの電源電圧を想定した８：１マルチプレクサ回路の
ＳＰＩＣＥシミュレーションでは、従来技術と比較して
クリティカルパス遅延時間が約７０ｐｓ減少し、約３３
０ｐｓとなる。これは約3Ｇｂ／ｓの最高動作速度に相
当し、基幹系光通信システムにおける２．４Ｇｂ／ｓ動
作が余裕を持って実現できる利点がある。
て説明する。図１（ａ）は、本発明の第１の実施例の
３：１マルチプレクサ回路である（Ｎ＝３の場合に相当
する）。３個のＤフリップフロップによるシフトレジス
タと、３個の２入力ＮＡＮＤゲートと、１個の３入力Ｎ
ＡＮＤゲートと、１個のリタイミング用Ｄフリップフロ
ップとで構成される。シフトレジスタにはＱ１とＱ２の
出力を有するデュアル出力Ｄフリップフロップを使用し
ている。このデュアル出力Ｄフリップフロップ回路を、
図１（ｂ）の破線内に示す。従来のＤフリップフロップ
回路において、スレイブラッチへの書き込みを制御する
トランスファゲートの出力を取り出しＱ１とし、従来通
りのスレイブラッチの出力をＱ２とする。ビットクロッ
クの立ち上がりからの遅延時間は、Ｑ１出力がＱ２出力
に比べてインバータ２段相当少ない。したがって、Ｑ１
出力をクリティカルパスである２入力ＮＡＮＤゲート
に、Ｑ２出力をクリティカルパスではない次段のＤフリ
ップフロップ入力にそれぞれ接続することにより、クリ
ティカルパス遅延時間を減少でき最高動作速度が向上す
る。例えば、最先端の０．１５μｍＣＭＯＳプロセスと
２Ｖの電源電圧を想定した８：１マルチプレクサ回路の
ＳＰＩＣＥシミュレーションでは、従来技術と比較して
クリティカルパス遅延時間が約７０ｐｓ減少し、約３３
０ｐｓとなる。これは約3Ｇｂ／ｓの最高動作速度に相
当し、基幹系光通信システムにおける２．４Ｇｂ／ｓ動
作が余裕を持って実現できる利点がある。
【０００７】図２は、本発明の第２の実施例の３：１マ
ルチプレクサ回路である。上述の第１の実施例に対し
て、デュアル出力Ｄフリップフロップ回路から２個の入
出力バッファインバータを削除している。したがって、
Ｄ入力に対してＱ１出力は反転、Ｑ２出力は非反転の関
係になるので、この場合シフトレジスタにはビットクロ
ック幅のロウレベルパルス信号を与える必要がある。本
実施例は、第１の実施例と比べて、素子数を減少でき低
消費電力化が図れる利点がある。
ルチプレクサ回路である。上述の第１の実施例に対し
て、デュアル出力Ｄフリップフロップ回路から２個の入
出力バッファインバータを削除している。したがって、
Ｄ入力に対してＱ１出力は反転、Ｑ２出力は非反転の関
係になるので、この場合シフトレジスタにはビットクロ
ック幅のロウレベルパルス信号を与える必要がある。本
実施例は、第１の実施例と比べて、素子数を減少でき低
消費電力化が図れる利点がある。
【０００８】図３は、本発明の第３の実施例の３：１マ
ルチプレクサ回路である。上述の第１の実施例に対し
て、２入力ＮＡＮＤゲートに替えて２入力ＮＯＲゲート
を、３入力ＮＡＮＤゲートに替えて３入力ＮＯＲゲート
をクリティカルパスに使用している。この場合、シフト
レジスタにはビットクロック幅のロウレベルパルス信号
を与える必要がある。本実施例は、ＧａＡｓ ＤＣＦＬ
回路のように高速なＮＯＲゲートが利用できる場合や、
ＣＭＯＳ技術においてもｎＭＯＳをドライバにｐＭＯＳ
をロードにした高速ＮＯＲゲートを用いた場合に、より
高い最高動作速度が得られる利点がある。
ルチプレクサ回路である。上述の第１の実施例に対し
て、２入力ＮＡＮＤゲートに替えて２入力ＮＯＲゲート
を、３入力ＮＡＮＤゲートに替えて３入力ＮＯＲゲート
をクリティカルパスに使用している。この場合、シフト
レジスタにはビットクロック幅のロウレベルパルス信号
を与える必要がある。本実施例は、ＧａＡｓ ＤＣＦＬ
回路のように高速なＮＯＲゲートが利用できる場合や、
ＣＭＯＳ技術においてもｎＭＯＳをドライバにｐＭＯＳ
をロードにした高速ＮＯＲゲートを用いた場合に、より
高い最高動作速度が得られる利点がある。
【０００９】
【発明の効果】以上説明したように本発明は、Ｎ個のＤ
フリップフロップで構成されるＮ段シフトレジスタと、
Ｎ個の２入力ＮＡＮＤまたはＮＯＲゲートと、Ｎ：１論
理ゲートと、リタイミング論理ゲートとを有し、Ｄフリ
ップフロップにおけるスレイブラッチの出力を次段のＤ
フリップフロップの入力に、スレイブラッチの書き込み
制御用スイッチの出力を２入力ＮＡＮＤまたはＮＯＲゲ
ートの一方の入力に、Ｎビットのパラレル入力データを
２入力ＮＡＮＤまたはＮＯＲゲートの他方の入力に、Ｎ
個の２入力ＮＡＮＤまたはＮＯＲゲートの出力をＮ：１
論理ゲートの入力に、その出力をリタイミング論理ゲー
トの入力にそれぞれ接続することにより、マルチプレク
サ回路のクリティカルパス遅延時間を短縮し、最高動作
速度を向上できる効果がある。
フリップフロップで構成されるＮ段シフトレジスタと、
Ｎ個の２入力ＮＡＮＤまたはＮＯＲゲートと、Ｎ：１論
理ゲートと、リタイミング論理ゲートとを有し、Ｄフリ
ップフロップにおけるスレイブラッチの出力を次段のＤ
フリップフロップの入力に、スレイブラッチの書き込み
制御用スイッチの出力を２入力ＮＡＮＤまたはＮＯＲゲ
ートの一方の入力に、Ｎビットのパラレル入力データを
２入力ＮＡＮＤまたはＮＯＲゲートの他方の入力に、Ｎ
個の２入力ＮＡＮＤまたはＮＯＲゲートの出力をＮ：１
論理ゲートの入力に、その出力をリタイミング論理ゲー
トの入力にそれぞれ接続することにより、マルチプレク
サ回路のクリティカルパス遅延時間を短縮し、最高動作
速度を向上できる効果がある。
【図１】本発明の第１の実施例のマルチプレクサ回路
【図２】本発明の第２の実施例のマルチプレクサ回路
【図３】本発明の第３の実施例のマルチプレクサ回路
【図４】従来のマルチプレクサ回路
Claims (3)
- 【請求項１】 Ｎ個のＤフリップフロップで構成される
Ｎ段シフトレジスタと、Ｎ個の２入力論理ゲートと、Ｎ
入力論理ゲートと、リタイミング論理ゲートとを有し、
前記２入力論理ゲートにおける一方の入力を前記Ｄフリ
ップフロップの出力に、他方の入力をＮビットのパラレ
ル入力データにそれぞれ接続し、Ｎ個の前記２入力ＮＡ
ＮＤゲートの出力を前記Ｎ入力論理ゲートの入力に接続
し、その出力を前記リタイミング論理ゲートの入力に接
続して構成したシフトレジスタ方式のＮ：１時分割多重
マルチプレクサ回路において、前記Ｄフリップフロップ
におけるスレイブラッチの書き込み制御用スイッチの出
力を前記２入力論理ゲートの一方の入力に直結し、前記
スレイブラッチの出力を次段のＤフリップフロップの入
力に接続したことを特徴とするマルチプレクサ回路。 - 【請求項２】 前記２入力論理ゲートが２入力ＮＡＮＤ
ゲートであることを特徴とする請求項１記載のマルチプ
レクサ回路。 - 【請求項３】 前記２入力論理ゲートが２入力ＮＯＲゲ
ートであることを特徴とする請求項１記載のマルチプレ
クサ回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8014853A JP3016354B2 (ja) | 1996-01-31 | 1996-01-31 | マルチプレクサ回路 |
| EP97101293A EP0788240B1 (en) | 1996-01-31 | 1997-01-28 | Multiplexer comprising a shift register |
| DE69714488T DE69714488T2 (de) | 1996-01-31 | 1997-01-28 | Multiplexer mit einem Schieberegister |
| US08/791,554 US5828256A (en) | 1996-01-31 | 1997-01-31 | Multiplexer comprising an N-stage shift register with each stage composed of a dual output D F/F with one output used for multiplexing and the other for next stage |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8014853A JP3016354B2 (ja) | 1996-01-31 | 1996-01-31 | マルチプレクサ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09214454A true JPH09214454A (ja) | 1997-08-15 |
| JP3016354B2 JP3016354B2 (ja) | 2000-03-06 |
Family
ID=11872600
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8014853A Expired - Fee Related JP3016354B2 (ja) | 1996-01-31 | 1996-01-31 | マルチプレクサ回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5828256A (ja) |
| EP (1) | EP0788240B1 (ja) |
| JP (1) | JP3016354B2 (ja) |
| DE (1) | DE69714488T2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6359948B1 (en) * | 1999-02-17 | 2002-03-19 | Triquint Semiconductor Corporation | Phase-locked loop circuit with reduced jitter |
| US6628679B1 (en) * | 1999-12-29 | 2003-09-30 | Intel Corporation | SERDES (serializer/deserializer) time domain multiplexing/demultiplexing technique |
| US20070013425A1 (en) * | 2005-06-30 | 2007-01-18 | Burr James B | Lower minimum retention voltage storage elements |
| US7592836B1 (en) * | 2006-03-31 | 2009-09-22 | Masleid Robert P | Multi-write memory circuit with multiple data inputs |
| US8067970B2 (en) * | 2006-03-31 | 2011-11-29 | Masleid Robert P | Multi-write memory circuit with a data input and a clock input |
| CN103208251B (zh) * | 2013-04-15 | 2015-07-29 | 京东方科技集团股份有限公司 | 一种移位寄存器单元、栅极驱动电路及显示装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55141823A (en) * | 1979-04-24 | 1980-11-06 | Fujitsu Ltd | Data read-out circuit |
| JP2865676B2 (ja) * | 1988-10-05 | 1999-03-08 | 株式会社日立製作所 | 画像表示装置 |
| JP2766133B2 (ja) * | 1992-08-06 | 1998-06-18 | 日本電気アイシーマイコンシステム株式会社 | パラレル・シリアル・データ変換回路 |
| US5357153A (en) * | 1993-01-28 | 1994-10-18 | Xilinx, Inc. | Macrocell with product-term cascade and improved flip flop utilization |
-
1996
- 1996-01-31 JP JP8014853A patent/JP3016354B2/ja not_active Expired - Fee Related
-
1997
- 1997-01-28 EP EP97101293A patent/EP0788240B1/en not_active Expired - Lifetime
- 1997-01-28 DE DE69714488T patent/DE69714488T2/de not_active Expired - Fee Related
- 1997-01-31 US US08/791,554 patent/US5828256A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE69714488T2 (de) | 2003-04-10 |
| EP0788240B1 (en) | 2002-08-07 |
| DE69714488D1 (de) | 2002-09-12 |
| EP0788240A3 (en) | 1998-09-02 |
| EP0788240A2 (en) | 1997-08-06 |
| JP3016354B2 (ja) | 2000-03-06 |
| US5828256A (en) | 1998-10-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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