DE69714488T2

DE69714488T2 - Multiplexer mit einem Schieberegister

Info

Publication number: DE69714488T2
Application number: DE69714488T
Authority: DE
Inventors: Masakazu Kurisu
Original assignee: NEC Corp
Current assignee: NEC Electronics Corp
Priority date: 1996-01-31
Filing date: 1997-01-28
Publication date: 2003-04-10
Anticipated expiration: 2017-01-29
Also published as: JPH09214454A; DE69714488D1; EP0788240A2; JP3016354B2; EP0788240B1; EP0788240A3; US5828256A

Description

Hintergrund der Erfindung

Diese Erfindung bezieht sich auf eine N:1-Zeitteilungsmultiplexerschaltung, nämlich eine Multiplexerschaltung zum zeitgeteilten Multiplexen von parallelen N-Bit-Niedriggeschwindigkeitseingabesignalen mittels eines N-Stufenschieberegisters in ein bitserielles Hochgeschwindigkeits-Ausgabesignal, wobei N eine ganze Zahl darstellt, die größer als 1 ist.
Unter dem Titel "A 3 GHz 12-Channel Time Division Multiplexer-Demultiplexer Chip Set"(ein drei Gigahertz 12-Kanal zeitgeteilter Multiplexer-Demultiplexerchipsatz) wurde von Robert J. Bayruns und zwei weiteren bei der IEEE International Solid-State-Circuits Conference in der Sitzung XV unter der Nummer 15.4 am 20. Februar 1986 über einen 12- Bit-Demultiplexer und einen 12-Bit-Multiplexer berichtet. Der Multiplexer wird z. B. mit 3 GHz getaktet und kann für glasfaseroptische Hochgeschwindigkeits-Übertragungssysteme benutzt werden.
Eine solcher herkömmlicher Multiplexerschaltungen ist dient dem zeitgeteilten Multiple¬ xen von ersten bis N-ten bitparallelen Schaltungseingabesignalen in ein bitserielles Schaltungsausgabesignal und enthält ein N-Stufenschieberegister zum Verschieben eines positiv verlaufenden Pulses durch erste bis N-te D-Flip-Flops zur Erzeugung von ersten bis N-ten Stufenausgabesignalen. In Abhängigkeit von den ersten bis den N-ten bitparallelen Schaltungseingabesignalen, die an die entsprechenden primären ersten bis N-ten Eingänge zugeführt werden und abhängig von den ersten bis N-ten Stufenausgabesignalen, die den entsprechenden sekundären ersten bis N-ten Eingängen zugeführt werden, erzeugen erste bis N-te Zwei-Eingangs-NAND-Gatter entsprechende erste bis N-te Gatterausgabesignale.
Ein N-Eingangs-NAND-Gatter, dem die ersten bis die N-ten Gatterausgabesignale zugeführt werden, erzeugt ein Einzelgatterausgabesignal. Durch Rückversetzen des Einzelgatterausgabesignals in das bitserielle Schaltungsausgabesignal dient ein Rückversetzungs-D- Flip-Flop als ein Rückversetzungslogikgatter.
Auf eine Weise, die später klarer werden wird, wird das Schieberegister durch eine Schiebetaktfolge der Bittaktpulse gesteuert. Jeder der Bittaktpulse baut sich bei einer Bittaktspanne auf und ab. Der positiv verlaufende Puls hat höchstvorzugsweise eine Pulsbreite, die gleich zu der ist, die den Bittaktpulsen gemeinsam ist, und er wird als eins der ersten bis zu den N-ten Stufenausgabesignalen bei dem Aufbau eines passenden der Bittaktpulse erzeugt, nämlich an dem Anfang einer Bittaktspanne. Dieses Stufenausgabesignal wird durch ein relevantes von den ersten bis N-ten Zwei-Eingangs-NAND-Gattern und den N- Eingangs-NAND-Gatter übertragen und gelangt in das Rückversetzungslogikgatter zu dem Anfang einer der Bittaktspannen, die der oben erwähnten einen Bittaktspanne folgt. Unter Berücksichtigung des N-ten D-Flip-Flops ist eine kritische Pfadverzögerungszeit der herkömmlichen Mulitplexerschaltung im Wesentlichen gleich zu einer Bittaktspanne zu einer kritischen Betriebszeit. Es ist nun von dem Erfinder bestätigt worden, daß solch eine kritische Pfadverzögerungszeit so kurz wie möglich sein sollte, damit der Multiplexer mit einer hohen Geschwindigkeit betrieben werden kann.

Zusammenfassung der Erfindung

Demzufolge ist es eine Hauptaufgabe der vorliegenden Erfindung, eine N:1-zeitgeteilte Multiplexerschaltung bereitzustellen, bei der N eine vorbestimmte ganze Zahl darstellt, die größer als 1 ist, bei der die Multiplexerschaltung aufweist ein stufenstatisches N-Schieberegister zum Verschieben eines Signalpulses durch erste bis N-te D-Flip-Flops, um erste bis N-te Stufenausgabesignale zu erzeugen, erste bis N-te Zweieingangslogikgatter mit primären ersten bis N-ten Eingängen, denen jeweils erste bis N-te bitparallele Schaltungseingabesignale zugeführt werden, und sekundären ersten bis N-ten Eingängen, denen jeweils erste bis N-te Stufenausgabesignale zugeführt werden, um jeweils erste bis N-te Gatterausgabesignale zu erzeugen, ein N-Eingangslogikgatter, dem die ersten bis die N-ten Gatterausgabesignale zugeführt werden, um ein Einzelgatterausgabesignal zu erzeugen, und ein Rückversetzungslogikgatter zum Rückversetzen des Einzelgatterausgabesignals in ein bitserielles Schaltungsausgabesignal und die bei einer höheren Geschwindigkeit als herkömmliche N:1-Multiplexerschaltungen betrieben werden kann.
Es ist eine andere Hauptaufgabe dieser Erfindung, eine N:1 zeitgeteilte Multiplexerschaltung bereitzustellen, die von der beschriebenen Art ist und die die kürzestmögliche kritische Pfadverzögerungszeit hat.
Es ist eine Nebenaufgabe dieser Erfindung, eine N:1 zeitgeteilte Multiplexerschaltung bereitzustellen, die von der beschriebenen Art ist und die einfach im Aufbau ist.
Es ist eine weitere Nebenaufgabe dieser Erfindung, eine N:1 zeitgeteilte Multiplexerschaltung bereitzustellen, die von der beschriebenen Art ist und die befriedigend mit einem verringerten elektrischen Stromverbrauch betrieben werden kann.
Andere Aufgaben dieser Erfindung werden im Laufe der Beschreibung klar werden.
In Übereinstimmung mit dieser Erfindung wird eine Multiplexerschaltung zum zeitgeteilten Multiplexen von ersten bis N-ten bitparallelen Schaltungseingabesignalen in ein bitse¬ rielles Schaltungsausgabesignal bereitgestellt, wobei N eine vorgegebene ganze Zahl grö¬ ßer als 1 bezeichnet, mit (a) einem N-Stufenschieberegister zum Verschieben eines Signalpulses durch erste bis N-te D-Flip-Flops zur Erzeugung von ersten bis N-ten Stufenausgabesignalen, (b) ersten bis N-ten Zweieingangslogikgattern mit primären und sekundären ersten bis N-ten Eingängen, denen die ersten bis N-ten bitparallelen Schaltungseingabesignalen und mit den ersten bis N-ten Stufenausgabesignale zugeführt werden, um jeweils erste bis N-te Gatterausgabesignale zu erzeugen, (c) einem N-Eingangslogikgatter, dem die Gatterausgabesignale zugeführt werden, um ein Einzelgatterausgabesignal zu erzeugen und (d) ein Rückversetzungslogikgatter zum Rückversetzen der Einzelgatterausgabesignale in das Schaltungsausgabesignal bei dem ein n-tes D-Flip-Flop ein n-Doppelausgabe-D- Flip-Flop ist, das n-te primäre und sekundäre Slaveausgabesignale erzeugt, wobei n eine ganze Zahl darstellt, die von 1 bis N variabel ist, wobei das n-te Primärslaveausgabesignal als ein n-tes der ersten bis N-ten Stufenausgabesignalen verwendet wird, wobei n-te Sekundärslaveausgabesignal an ein (n+1)-Doppelausgabesignal D-Flip-Flop zugeführt wird, vorausgesetzt dass (n+1) sinnvoll ist.

Kurze Beschreibung der Zeichnungen

Fig. 1 ist ein Blockdiagramm einer herkömmlich zeitgeteilten 3:1-Multiplexerschaltung;
Fig. 2 ist ein Schaltdiagramm eines D-Flip-Flopps, das in der in Fig. 1 dargestellten Multiplexerschaltung benutzt wird;
Fig. 3 ist ein Blockdiagramme einer zeitgeteilten 3:1-Multiplexerschaltung nach einem ersten Ausführungsbeispiel der vorliegenden Erfindung;
Fig. 4 ist ein Schaltdiagramm eines Doppelausgabe-D-Flip-Flops für die in Fig. 3 dargestellte Multiplexerschaltung;
Fig. 5 ist ein Blockdiagramm einer zeitgeteilten 3:1-Multiplexerschaltung nach einem zweiten Ausführungsbeispiel dieser Erfindung;
Fig. 6 ist ein Schaltdiagramm eines Doppelausgangs D-Flip-Flops für die in Fig. 5 gezeigte Multiplexerschaltung; und
Fig. 7 ist ein Blockdiagramm einer zeitgeteilten 3:1-Multiplexerschaltung nach einem dritten Ausführungsbeispiel dieser Erfindung.

Beschreibung der bevorzugten Ausführungsformen

Unter Bezug auf die Fig. 1 und 2 wird zuerst eine herkömmliche zeitgeteilte 3: 1-Multiplexerschaltung beschrieben werden, um das Verständnis der vorliegenden Erfindung zu erleichtern. Die Multiplexerschaltung in Fig. 1 dient dem zeitgeteilten Multiplexen nullter bis zweiter bitparalleler Eingabesignale oder paralleler Eingabedaten D(0), D(1) und D(2), drei Signale in der Zahl, in ein bitserielles Schaltungsausgabesignal oder in serielle Ausgabedaten D(out).
Die herkömmliche Multiplexerschaltung enthält ein Dreistufenschieberegister 11, das durch eine Schiebe- oder Bittaktfolge CLK von Bittaktpulsen gesteuert wird, um einen positiv verlaufenden Puls oder einen hohen Pegelpuls 13 durch erste bis dritte D-Flip-Flops 11(1), 11(2) und 11(3) zu verschieben und erste bis dritte Stufenausgabesignale zu erzeugen. Vorzugsweise hat der positiv verlaufende Puls eine Pulsbreite, die üblich für die Bittaktpulse ist.
Für die Vereinfachung der folgenden Beschreibung wird solch eine Multiplexerschaltung für das zeitgeteilte Multiplexen von ersten bis N-ten bitparallelen Schaltungseingabesignalen in ein bitserielles Schaltungausgabesignal, bei dem N eine vorbestimmte ganze Zahl darstellt, die größer als 1 ist, als eine zeitgeteilte N:1 Multiplexerschaltung bezeichnet. Ein N-Stufenschieberegister erzeugt erste bis N-te Stufenausgabesignale. Erste bis N-te Stufen werden aus ersten bis N-ten D-Flip-Flops gebildet.
In Fig. 1 haben erste bis dritte Zweieingangs-NAND-Gatter 15(1), 15(2) und 15(3) primäre und sekundäre erste bis dritte Eingänge. Die nullten bis zu den zweiten parallelen Eingabedaten werden jeweils zu den primären ersten bis dritten Eingängen zugeführt. Den sekundären ersten bis dritten Eingängen werden die ersten bis dritten Eingaben zugeführt. Das erste bis zu dem dritten Zweieingangs-NAND-Gatter erzeugen somit erste bis dritte Gatterausgabesignale.
Die ersten bis zu den dritten Gatterausgabesignale werden parallel dem 3-Eingangs- NAND-Gatter 17 zugeführt und in ein Einzelgatterausgabesignal gemultiplext. Ein Rückversetzungs-D-Flip-Flop, dem das Einzelgatterausgabesignal zugeführt wird, dient als ein Rückversetzungslogikgatter 19 zum Erzeugen der seriellen Ausgabedaten. Das durch die Bittaktfolge gesteuerte Rückversetzungslogikgatter 19 stellt eine Bitsynchronisation zwischen den seriellen Ausgabedaten und den Bittaktpulsen her.
In Fig. 2 ist ein n-tes D-Flip-Flop 11(n) von den ersten bis zu den N-ten D-Flip-Flops der herkömmlichen zeitgeteilten 3:1- Multiplexerschaltung detaillierter dargestellt, wobei n eine ganze Zahl darstellt, die zwischen 1 und N, beide eingeschlossen, variiert. Das n-te D- Flip-Flop hat einen Flip-Flop-Eingabeanschluß D und einen Flip-Flop-Ausgabeanschluß Q. In diesem Zusammenhang ist zu beachten, daß die Bezeichnung D für den Anschluß keine Beziehung mit den Bezugszeichen hat, die benutzt werden, um die parallelen Eingabedaten und die seriellen Ausgabedaten zu bezeichnen.
Bei dem n-ten D-Flip-Flop 11(n), für das eine CMOS-Technologie angewandt wird, wird die Schiebetaktfolge CLK einer Reihenschaltung von ersten und zweiten Taktinvertern 21 und 23 zugeführt. Der erste Taktinverter 21 erzeugt eine invertierte Taktfolge . Der zweite Taktinverter 23 erzeugt eine nichtinvertierte Taktfolge C.
Eingabe- und Ausgabepufferinverter 25 und 27 sind mit den Flip-Flop-Eingabe- bzw. Ausgabeanschlüssen D und Q verbunden. Das n-te D-Flip-Flop 11(n) erzeugt ein n-tes Stufenausgabesignal bei dem Flip-Flop-Ausgabeanschluß Q.
Eine erste oder Masterhalteschaltung, die mit dem Eingabepufferinverter 25 verbunden ist, enthält ein primäres erstes oder erstes Masterübertragungsgatter 29, das mit dem Eingabepufferinverter 25 verbunden ist und durch die Bittaktfolge CLK oder insbesonder durch die nichtinvertierten und inverterierten Taktfolgen gesteuert wird. Ein primärer erster Inverter 31 ist mit dem primären ersten Übertragungsgatter 29 verbunden. Ein sekundäres erstes Übertragungsgatter 33 ist auch mit dem ersten Übertragungsgatter 29 verbunden und durch die inverterten und die nichtinvertierten Taktfolgen gesteuert. Ein sekundärer erster Inverter 35 ist zwischen dem sekundären ersten Gatter 33 und einer Ausgabeseite des primären ersten Inverters 31 geschaltet.
Eine zweite oder Slave-Halteschaltung, die mit der ersten Halteschaltung als Masterslave geschaltet ist, enthält ein primäres zweites oder ein erstes Slave-Übertragungsgatter 37, das mit einem Verbindungspunkt zwischen dem primären und sekundären ersten Invertern 31 und 35 verbunden ist und das durch die invertierten und die nichtinvertierten Taktfolgen gesteuert wird. Ein primärer zweiter Inverter 39 ist zwischen dem primären zweiten Übertragungsgatter 37 und dem Ausgabepufferinverter 27 in Reihe geschaltet. Ein sekundäres zweites Übertragungsgatter 41 ist mit dem primären zweiten Übertragungsgatter 37 verbunden und wird durch die nichtinvertierten und die invertierten Taktfolgen gesteuert. Ein sekundärer zweiter Inverter 43 ist zwischen dem sekundären zweiten Übertragungsgatter 41 und einem Punkt der Reihenschaltung von dem primären zweiten Inverter 39 und dem Ausgabepufferinverter 27 geschaltet.
Bei Betrachtung der Fig. 1 und 2 hat eine zeitgeteilte N:1-Multiplexerschaltung dieser Art einen kritischen Pfad, der das erste bis N-te D-Flip-Flop 11(1), 11(2), ..., 11(N), das erste bis das N-te Zweieingangs-NAND-Gatter 15(1), 15(2), ..., 15(N), das N-Eingabe- NAND-Gatter 17 und das Rückversetzungs-D-Flip-Flop 19 enthält. Bei der herkömmlichen zeitgeteilten N:1-Multiplexerschaltung erscheint ein n-tes Stufenausgabesignal bei dem Flip-Flop-Ausgabeanschluß Q als ein verschobener Signalpuls, wenn sich einer der Bittaktpulse aufbaut. Dieser verschobene Signalpuls wird durch das n-te Zweieingangs- NAND-Gatter 15(n) und das N-Eingangs-NAND-Gatter 17 in das Rückversetzungs-D- Flip-Flop 19 bei dem Aufbau des nächsten Bittaktpulses eingebracht. Das Zeitintervall zwischen dem Aufbau eines Bittaktpulses und dem Aufbau des nächsten Bittaktpulses bestimmt eine kritische Pfadverzögerungszeit. Solche eine kritische Pfadverzögerungszeit muß eine vorbestimmte Anzahl von Bittaktspannen sein, damit die Multiplexerschaltung N-Folgen von den parallelen Eingabedaten behandelt.
Es sei nun angenommen, daß eine herkömmliche zeitgeteilte 8:1-Multiplexerschaltung durch ein neues 0,15 um-(CMOS)-Verfahren hergestellt wird, damit sie mit einer Stromzufuhrspannung von 2 Volt betrieben werden kann. Mittels der bekannten SPICE-Simulation wird die kritische Pfadverzögerungszeit dieser Multiplexerschaltung auf ungefähr 400 ps abgeschätzt. Dies entspricht einer höchsten Betriebsgeschwindigkeit von 2,5 Gb/s. Andererseits werden 2,4 Gb/s zur Zeit für optische Fernleitungskommunikationssysteme benutzt. Die kritische Pfadverzögerungszeit läßt wenig Raum für diesen Hochgeschwindigkeitsbetrieb und kann in der Praxis nicht für gegenwärtige optische Kommunikationssysteme benutzt werden.
Unter Bezug auf die Fig. 3 und 4 fährt die Beschreibung nun mit einer zeitgeteilten N: 1-Multiplexerschaltung nach einem ersten bevorzugten Ausführungsbeispiel dieser Erfindung fort. Ähnliche Teile werden in der gesamten Beschreibung durch gleiche Bezugszeichen bezeichnet und werden auf ähnliche Weise mit gleichbenannten Signalen oder Pulsen betrieben wenn es nicht ausdrücklich anders erwähnt wird.
In Fig. 3 wird eine zeitgeteilte 3:1-Multiplexerschaltung veranschaulicht, bei der die vorbestimmte ganze Zahl N gleich 3 ist. Im Gegensatz zu der unter Bezug auf die Fig. 1 und 2 dargestellten herkömmlichen zeitgeteilten N:1-Multiplexerschaltung enthält das N- Stufenschieberegister 11 dieser N:1 zeitgeteilten Multiplexerschaltung erste bis N-te Doppelausgabe D-Flip-Flops, die wieder durch die Bezugsziffer 11 mit den Suffixen (1), (2), ..., (N), nämlich durch 11(1), 11(2) und 11(3) bezeichnet werden. Ein n-tes Doppelausgabe-D-Flip-Flop 11(n) wird durch die Schiebetaktfolge CLK gesteuert, um n-te primäre und sekundäre Slaveausgabesignale Q(1) und Q(2) in Abhängigkeit von dem positiv verlaufenden Puls 13 zu erzeugen. Das n-te primäre Slaveausgabesignal des n-ten Doppelausgabe-Flip-Flops 11 wird an den sekundären n-ten Eingang des n-ten Zweieingangs-NAND- Gatter 15(n) als das in Fig. 1 benutzte n-te Stufenausgabesignal zugeführt. Das n-te sekundäre Slaveausgabesignal des n-ten Doppelausgabe-Flip-Flops 11(n) wird an den Flip-Flop- Eingabeanschluß D der (n+1) n-Doppelausgabe-D-Flip-Flops 11(n+1) zugeführt, wenn (n+1) nicht N übersteigt, sondern sinnvoll ist. Nur für die Kürze der Beschreibung werden die primären und die sekundären Slaveausgabesignale unten als ein Master- und ein Slaveausgabesignal bezeichnet werden.
Das n-te Doppelausgabe-Flip-Flop 11(n) in Fig. 4 hat den Flip-Flop-Eingabeanschluß D und primäre und sekundäre Flip-Flop-Ausgabeanschlüsse Q1 und Q2 für die n-ten Master- und Slaveausgabesignale und enthält ähnliche Teile derselben Bezugsziffern, deren Teile ähnlich wie in Fig. 2 geschaltet sind. Es ist zu beachten, daß der primäre Ausgabeanschluß Q1 in der Slavehalteschaltung direkt mit einem Verbindungspunkt von 3 Bauteilen, den primären und den sekundären Gattern 37 und 41 und dem primären zweiten Inverter 39 verbunden ist. Mit anderen Worten ist das "Master-Ausgabesignal" Q1 ein Signal, das durch ein Eingabeübertragungsgatter 37 der Slavehalteschaltung erzeugt wurde. Demzufolge wird das Masterausgabesignal Q1 früher als das Slaveausgabesignal Q2 durch ein Intervall erzeugt, das einer Verzögerung in den zwei Invertern von dem primären zweiten Inverter 39 und dem Ausgabepufferinverter 27 entspricht. Das heißt, daß dem kritischen Pfad von Fig. 3 das Masterausgabesignal Q1 als ein "Stufen"-Ausgabesignal mit einer verringerten Verzögerung zugeführt wird, während das Slaveausgabesignal zu dem Doppelaus¬ gabe-Flip-Flop einer nächsten Stufe verschoben wird, die sich nicht in dem kritischen Pfad von einem n-ten der ersten bis zu dem N-ten bitparallelen Schaltungseingabesignalen be¬ findet.
Auf die vorerwähnte erläuterte Weise ist es in den Fig. 3 und 4 möglich, die kritische Pfadverzögerungszeit zu verringern und die höchste Betriebsgeschwindigkeit zu erhöhen. Tatsächlich wurde die SPICE-Simulation auf eine zeitgeteilte 8:1-Multiplexerschaltung angewandt, die in Übereinstimmung mit den Fig. 3 und 4 durch das 0,15 um-CMOS- Verfahren für die 2 Volt Stromzufuhrspannung hergestellt wurde. Es wurde dadurch bestätigt, daß die kritische Pfadverzögerungszeit ungefähr 330 ps und ungefähr 70 ps weniger als die kritische Pfadverzögerungszeit betrug, die oben im Zusammenhang mit der herkömmlichen zeitgeteilten 8:1-Multiplexerschaltung beschrieben wurde.
Unter Bezug auf die Fig. 5 und 6 wird die Beschreibung mit einer zeitgeteilten 3:1- Multiplexerschaltung nach einem zweiten bevorzugten Ausführungsbeispiel dieser Erfindung fortfahren. Diese Multiplexerschaltung ist zu der im Zusammenhang mit den Fig. 3 und 4 beschriebenen bis auf das folgende sehr ähnlich.
Das N-Stufenschieberegister 11 wird durch einen negativ verlaufenden Puls oder Niedrigpegelpuls 45 angesteuert. Dementsprechend enthält das n-te Doppelausgabe-D-Flip-Flop 11(n) nicht die in Zusammenhang mit Fig. 2 oder 4 beschriebenen Eingabe- und Ausgabepufferinverter 25 und 27. Stattdessen sind in dem n-ten Doppelausgabe-D-Flip-Flop 11(n) der Flip-Flop-Eingabeanschluß D und der sekundäre Flip-Flop-Ausgabeanschluß Q2 jeweils direkt mit der Master und der Slavehalteschaltung verbunden, nämlich mit dem primären ersten Übertragungsgatter 29 und einem Verbindungspunkt zwischen dem primären und dem sekundären Inverter 39 und 43. Den primären und den sekundären ersten und zweiten Übertragungsgattern 29, 33, 37 und 41 werden die nichtinvertierten und die invertierten Taktfolgen werden auf die in den Fig. 2 oder 4 dargestellte Art zugeführt.
Im Zusammenhang mit dem dargestellten Beispiel ist es einfach zu verstehen, daß jedes Doppelausgabe-D-Flip-Flop 11(1) bis 11(N) ähnlich aufgebaut ist. Weiterhin ist es mit diesem Aufbau möglich, den elektrischen Stromverbrauch zu verringern.
Unter erneutem Bezug auf Fig. 7 wird eine zeitgeteilte 3:1-Multiplexerschaltung nach einem dritten bevorzugten Ausführungsbeispiel dieser Erfindung betrachtet. Anstelle der in Fig. 1, 3 und 5 gebrauchten ersten bis n-ten Zweieingangs-NAND-Gatter 15(1) bis 15(N) werden erste bis N-te Zweieingangs-NOR-Gatter 47(1), 47(2), ..., 47(N) benutzt. Das in den Fig. 1, 3 und 5 benutzte N-Eingangs-NAND-Gatter 19 wird durch ein N-Eingangs- NOR-Gatter 49 ersetzt. Unter diesen Umständen wird dem N-Stufenschieberegister der negativ verlaufende Puls 45 zugeführt. Das n-te Doppelausgabe-D-Flip-Flop 11(n) sollte dementsprechend von dem unter Bezug auf Fig. 6 beschriebenen Aufbau sein.
Bei Betrachtung von Fig. 7 ist es möglich, für jedes der NOR-Gatter 47(Suffixe ausgelassen) und 49 ein Hochgeschwindigkeits-NOR-Gatter wie z. B. eine Galliumarsenid-(GaAs)- DCFL-Schaltung zu benutzen. Selbst wenn man auf das CMOS-Verfahren zurückgreift, ist es möglich, ein anderes Hochgeschwindigkeits-NOR-Gatter zu benützen, bei dem eine NMOS-Schaltung mit einer PMOS-Schaltung geladen wird, die als ein Treiber benutzt wird. Es ist daher möglich, die Betriebsgeschwindigkeit der unter Bezug auf die Fig. 5 und 6 dargestellten zeitgeteilten N:1-Multiplexerschaltung zu erhöhen.
Während diese Erfindung bis jetzt nur in spezifischen Zusammenhängen mit drei bevorzugten Ausführungsbeispielen beschrieben wurde, ist es nun für den Fachmann einfach möglich, diese Erfindung auf verschiedene andere Arten auszuführen. Zum Beispiel ist es möglich, das Slaveausgabesignal des N-ten Doppelausgangs-D-Flip-Flops 11(N) dem Flip- Flop-Eingabeanschluß des ersten Doppelausgangs-D-Flip-Flops 11(1) als ein erstes Flip- Flop-Eingabesignal zuzuführen. Es ist daher möglich, entweder nur einmal den Niedrigpegelpuls oder den Hochpegelpuls an das N-Stufenschieberegister 11 als einen isolierten Signalpuls beim Inbetriebsetzen der Multiplexerschaltung als beim Starten eines der Schiebe- oder Bittaktpulse anzulegen. Für diesen Fall wird der isolierte Signalpuls zyklisch durch die ersten bis zu den n-ten Doppelausgangs-D-Flip-Flops 11(1) bis 11(N) verschoben. Ein Ausdruck (n+1) bedeutet 1. Obwohl sie als erste bis N-te bitparallele Eingabesignale bezeichnet werden, ist es unnötig, dass entsprechende Bits der ersten bis N-ten Eingabedaten exakt gleichzeitig sein sollen. Stattdessen erzeugt die Mulitplexerschaltung die seriellen Ausgabedaten in Bitsynchronisation mit den Bittaktpulsen der Schiebetaktfolge, wenn die entsprechenden Bits in jeder Bittaktspanne ausgerichtet sind.

Claims

1. Multiplexerschaltung zum zeitgeteilten Multiplexen von ersten bis N-ten bitparallelen Schaltungseingabesignalen (D(0)-D(N)) in ein bitserielles Schaltungsausgabesignal, wobei N eine vorgegebene ganze Zahl größer als 1 bezeichnet, mit einem N- Stufen-Schieberegister (11) zum Verschieben eines Signalpulses durch erste (11(1)) bis N-te (11(N)) D-Flip-Flops zur Erzeugung von ersten bis N-ten Stufenausgabesignalen, ersten (15(1)), (47(1)) bis N-ten (15(N)), (47(N)) Zwei-Eingangs-Logik-Gattern mit primären und sekundären ersten bis N-ten Eingängen, die mit den ersten bis N-ten bitparallelen Schaltungseingabesignalen und mit den ersten bis N-ten Stufenausgabesignalen versorgt werden zum Erzeugen von jeweils ersten bis N-ten Gatterausgabesi¬ gnalen, und einem N-Eiagangsbit-Logikgatter (17, 49), dem die Gatter-Ausgabesignale zugeführt werden, um ein Einzelgatter-Ausgabesignal zu erzeugen, und eine Rückversetzungs-Logik-Gatter (19) zum zeitlichen Neuabstimmen des Einzelgatter-Ausgabesignals in das Schaltungsausgabe-Signal, dadurch gekennzeichnet, daß ein n- tes D-Flip-Flop ein n-tes Doppelausgabe-Flip-Flop (11(n)) ist, das n-te Primär- und Sekundär-Släve-Ausgabesignale erzeugt, wobei n eine ganze Zahl ist, die von 1 bis N variabel ist, wobei das n-te Primär-Slave-Ausgabesignal als ein n-tes der ersten bis N-ten Stufenausgabesignale verwendet wird, wobei das n-te Sekundär-Slave-Ausgabesignal an ein (n+1-tes) Doppelausgabe-D-Flip-Flop liefert, vorausgesetzt, daß (n+1) kleiner oder gleich N ist.

2. Multiplexer-Schaltung nach Anspruch 1, wobei das erste (11-(1)) bis N-te (11(N)) Doppelausgangs-D-Flip-Flop in Abhängigkeit von einer Bittaktfolge betreibbar sind, dadurch gekennzeichnet, daß das Rückversetzungs-Logik-Gatter (19) durch die Bittaktfolge gesteuert wird, um das Schaltungsausgabesignal bitsynchron mit der Bittaktfolge zu erzeugen.

3. Multiplexerschaltung nach Anspruch 2, dadurch gekennzeichnet, daß jedes der ersten (15(1)) bis N-ten (15(N)) Zwei- Eingangs-Logik-Gatter ein Zwei-Eingangs-NAND-Gatter ist, wobei das N-Eingangs- Logikgatter (17) ein N-Eingangs-NAND-Gatter ist.

4. Multiplexerschaltung nach Anspruch 2, dadurch gekennzeichnet, daß jedes der ersten (47(1)) bis N-ten (47(N)) Zwei- Eingangs-Logik-Gatter ein Zwei-Eingangs-NOR-Gatter ist, wobei das N-Eingangs- Logik-Gatter (49) ein N-Eingangs-NOR-Gatter ist.

5. Multiplexerschaltung nach Anspruch 3 oder 4, dadurch gekennzeichnet, daß der Signalpuls ein negativ verlaufender Puls (45) mit einer Pulsbreite ist, die im wesentlichen gemeinsam zu den Bittaktpulsen der Bittaktfolge ist.

6. Multiplexerschaltung nach Anspruch 5, dadurch gekennzeichnet, daß das n-te Doppelausgangs-D-Flip-Flop (11(n)) mit einem n-ten Flip-Flop-Eingabesignal versorgt wird, um ein n-tes Flip-Flop-Ausgabesignal als das n-te Sekundär-Slave-Ausgabesignal zu erzeugen und n-te Master- und Slave-Halteschaltungen (29-35; 37-43) aufweist, die als Master-Slave zusammengeschaltet sind, wobei die n-te Master-Halteschaltung ein n-tes Master-Eingabe-Übertragungsgatter (29) aufweist, das abhängig von der Bittaktfolge ist, zum Steuerschalten des Haltens des n-ten Flip-Flop-Eingabesignals in der Master-Halteschaltung und zum Er¬ zeugen eines n-ten Masterhalteschaltung-Ausgabesignals, wobei die n-te Slave-Halteschaltung ein n-tes Slaveeingabe-Übertragungsgatter (37) aufweist, das abhängig von der Bittaktfolge ist, zum Schaltsteuern des Haltens des n-ten Masterhalte-Ausgabesignals in der n-ten Slavehalteschaltung und zum Erzeugen eines n-ten Slavehalte- Ausgabesignals als das n-te Flip-Flop-Ausgabesignal, wobei das n-te Slaveeingabe- Übertragungsgatter das n-te Primärslave-Ausgabesignal erzeugt.

7. Multiplexerschaltung nach Anspruch 3, dadurch gekennzeichnet, daß der Signalpuls ein positiv verlaufender Puls (13) mit einer Pulsbreite ist, die im wesentlichen gleich den Bittaktpulsen der Bittaktfrequenz ist.

8. Multiplexerschaltung nach Anspruch 7, dadurch gekennzeichnet, daß das n-te Doppelausgangs-D-Flip-Flop (11(n)) mit einem n-ten Flip-Flop-Eingabesignal versorgt wird, um ein n-tes Flip-Flop-Ausgabesignal als das n-te Sekundärslave-Ausgabesignal zu erzeugen, und n-te Master- und Slave-Halteschaltungen (29-35; 37-43) aufweist, die als Master-Slave zusammengeschaltet sind, einen n-ten Eingabepuffer-Inverter (25), der auf das n-te Flip-Flop-Eingabesignal antwortet, zum Erzeugen eines n-ten Masterhalte-Eingabesignals, und einen n- ten Ausgabepufferinverter (27), der auf ein n-tes Slave-Halte-Ausgabesignal antwortet, zum Erzeugen des n-ten Flip-Flop-Ausgabesignals, wobei die n-te Masterhalteschaltung ein n-tes Mastereingabe-Übertragungsgatter (29) aufweist, das auf die Bittaktfolge anspricht, zum Schaltsteuern des Haltens des n-ten Masterhalte-Eingabesignals in der n- ten Masterhalteschaltung und zum Erzeugen eines n-ten Masterhalte-Aus-gabesignals, wobei die n-te Slave-Halteschaltung ein n-tes Slaveeingabe-Überträgungsgatter (37) aufweist, das auf die Bittaktfolge anspricht, zum Schaltsteuern des Haltens des n-ten Masterhalte-Ausgabesignals in der n-ten Slave-Halteschaltung und zum Erzeugen des n- ten Slavehalte-Ausgabesignals, wobei das n-te Slaveeingabe-Übertragungsgatter das n- te Primärslave-Ausgabesignal erzeugt.

9. Multiplexerschaltung nach Anspruch 1, dadurch gekennzeichnet, daß das (n+1)-te Doppelausgangs-D-Flip-Flop das erste Doppelausgangs-D-Flip-Flop (11(1)) ist, wenn (n+1) größer ist als N, wobei das N-te Slaveausgabe-Signal an das erste Doppelausgangs-D-Flip-Flop anstatt des Signalpulses zugeführt wird.

10. Multiplexerschaltung nach Anspruch 1, dadurch gekennzeichnet, daß der Signalpuls an eins der ersten (11(1)) bis N- ten Doppelausgangs-Flip-Flops nur einmalig als Triggerpuls beim Start des Betriebs der Multiplexerschaltung zugeführt wird.