DE602005001794T2

DE602005001794T2 - Demultiplexerschaltung zum Ausrichten der empfangenen Seriendaten um Paralleldaten einzurichten

Info

Publication number: DE602005001794T2
Application number: DE602005001794T
Authority: DE
Inventors: Toshitsugu Kawasaki Kawashima
Original assignee: NEC Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2004-03-31
Filing date: 2005-03-30
Publication date: 2008-04-30
Anticipated expiration: 2025-03-31
Also published as: US20050220089A1; EP1589682B1; JP4335730B2; DE602005001794D1; JP2005295117A; EP1589682A1; US7457323B2

Description

Erfindungsgebiet.
Die vorliegende Erfindung betrifft eine Empfangsvorrichtung für die Datenübertragung. Insbesondere betrifft sie eine Demultiplexerschaltung zum Ausrichten von empfangenen seriellen Daten zu parallelen Daten.
Hintergrund der Erfindung.
In einer Empfangsschaltung einer LSI (Großintigrationsschaltung) für die Hochgeschwindigkeitskommunikation der seriellen Hochgeschwindigkeitsübertragung mit einer Übertragungsrate im Giga-Bit-Bereich ist eine Seriell-Parallel-Wandlerschaltung vorgesehen, die für das Umwandeln seriell übertragener Empfangsdaten in Byte-basierende Paralleldaten ausgebildet ist (als Demultiplexer oder als DEMUX genannt). Diese Seriell-Parallel-Wandlerschaltung hat eine Code-Detektorschaltung zum Detektieren eines Kopfbytecodes für die Byteausrichtung (als KOMMA-Code bezeichnet) aus den serielle eingegebenen empfangenen Daten (siehe das untenstehende Patentdokument 1). Die 11 zeigt die 6 dieses Patentdokuments 1 für die Bezugnahme. Bezugnehmend auf diese 11 hat eine Code-Detektorschaltung CDDT der Seriell-Parallel-Wandlerschaltung Flipflops FF60 bis FF69, die ein Schieberegister für die Seriell-Parallel-Wandlung der seriell eingegebenen empfangenen Daten SDR bilden, NAND-Gatter NA10, NA11 zum Empfangen einer vorab gesetzten Kombination von nichtinvertierenden und invertierenden Ausgangssignalen der Flipflops und ein NOR-Gatter NO1 zum Empfangen der Ausgangssignale der NAND-Gatter. Wenn an den Ausgängen der NAND-Gatter NA10, NA11 fortlaufende 10 Bits der empfangenen seriellen Daten SDR als übereinstimmend mit dem Komma-Code gefunden werden (beispielsweise das logische Signal „0011111010"), geht das Code-Detektorsignal COMD an dem zweitnächsten Taktzyklus hoch, gezählt von dem Taktzyklus, in dem die 10 Bits der empfangenen seriellen Daten die logischen Daten von „0011111010" sind, und in Antwort darauf beginnt die Parallelübertragung der empfangenen seriellen Daten. Die Patentveröffentlichung 1 offenbart eine Code-Detektorschaltung mit einer alternierenden seriellen Verbindung zu mehreren Flipflops und mehreren 2-Eingang-Logikgattern, wobei die Flipflops in Antwort auf empfangene Takte in Betrieb gesetzt werden, sodass Ausgangssignale der Flipflops selektiv auf einem effektivem Pegel sind, wenn die vorab gesetzten, direkt vorhergehenden Bits der Eingangsdaten, die in zeitlicher Abstimmung zu den Takten seriell eingegeben worden sind, mit den entsprechenden Bits eines Prüfcodes (Komma-Code) übereinstimmen und bei der die Logikgatter unterscheiden, dass führende vorab gesetzte Bits der eingegebenen Daten mit den entsprechenden Bits des Prüfcodes übereinstimmen oder dass ausgegebene Signale des direkt vorhergehenden Flipflops oder des nächst folgenden Flipflops auf dem effektiven Pegel sind und beispielsweise das nächste eine Bit der Eingangsdaten mit dem entsprechenden Bit des Prüfcodes übereinstimmt, um den Status auf das nächste stromabwärts liegende Flipflop zu übertragen.
[Patentdokument 1]
Japanische Kokai-Patentveröffentlichung Nr. JP-A-11-187002 (Seiten 2 und 3 und 6)
Die JP 11 187002 A offenbart eine Code-Detektorschaltung mit einer Kette von Flipflops zum Detektieren der Übereinstimmung der seriellen Daten mit einem Komma-Code.
Zusammenfassung der Offenbarung
Bei der vorstehend beschriebenen herkömmlichen Seriell-Parallel-Wandlerschaltung wird jedoch eine Hochgeschwindigkeitsoperation der entsprechenden Schaltungen, wie beispielsweise der Demultiplexerschaltung, ganz zu schweigen von der Code-Detektorschaltung, benötigt, um die seriellen Hochgeschwindigkeitsübertragung, beispielsweise der Übertragung der Größenordnung in Giga-Bit-Bereich, zu bewältigen, mit dem Ergebnis, dass die Zeitabstimmungsgestaltung schwierig wird, während der Energieverbrauch erhöht wird.
Darüber hinaus wird die Bitabweichung des Komma-Codes in den empfangenen seriellen Daten, wie beispielsweise die Zeitabstimmungsverletzung (Jitter), nicht in betracht gezogen. Daher lässt der Stand der Technik viel zu wünschen übrig.
Es ist eine Aufgabe der vorliegenden Erfindung eine Demultiplexervorrichtung zu schaffen, bei der es möglich ist, die Datenübertragungsrate zu verbessern, wenn die Betriebsfrequenz der Schaltung auf einem niedrigen Wert aufrecht erhalten wird.
Es ist eine weitere Aufgabe der vorliegenden Erfindung eine Demultiplexervorrichtung zu schaffen, die mit der Abweichung der Bits des Befehlscode fertig werden kann.
Diese Aufgaben werden durch eine Demultiplexerschaltung wie im Anspruch 1 beansprucht, gelöst; die abhängigen Ansprüche beziehen sich auf Weiterentwicklung der Erfindung.
Das folgende ist das Wesentliche der vorliegenden Erfindung.
Gemäß einem Aspekt schafft die vorliegende Erfindung eine Demultiplexerschaltung mit: einer ersten Seriell-Parallel-Wandlerschaltung zum Empfang von seriellen Eingabedaten und zum Durchführen einer Seriell-Parallel-Wandlung zur Ausgabe von Ergebnisdaten an parallele Pfade; einer Code-Detektorschaltung zum Aktivieren und Ausgeben eines Detektorsignals bei Erfassung einer Koinzidenz zwischen den Ergebnisausgabedaten und einem vorgegebenen Prüfcode, wobei die Ausgabedaten von der ersten Seriell-Parallel-Wandlerschaltung an die parallelen Pfade ausgegeben werden; einer Schaltung zum Erzeugen von Wiederherstellungstakten mit einer Dauer entsprechend der Länge, die der Länge einer vorgegebenen Anzahl von Bits der seriellen Eingabedaten entspricht und für den Fall, dass Detektorsignale von der Code-Detektorschaltung aktiviert werden, ändern der Dauer der Wiederherstellungstakte in Abhängigkeit von einer Bitabweichung des Detektorsignals zur Ausgabe von Ergebniswiederherstellungstakten; und einer zweiten Seriell-Parallel-Wandlerschaltung zum Wandeln der Ergebnisausgabedaten, die seriell auf den parallelen Pfaden übermittelt werden, in parallele Daten zur Ausgabe von resultierenden parallelen Daten abhängig von den Wiederherstellungstakten.
Die Demultiplexerschaltung gemäß der vorliegenden Erfindung hat ferner: eine Schaltung zum Verlängern einer vorgegebenen Zeitspanne von nur einer Spanne der Wiederherstellungstakte basierend auf Taktsignalen einer Frequenz, die von einer Übertragungsfrequenz der seriellen Eingabedatenfrequenz geteilt ist, in Abhängigkeit von der Bitabweichung bei Aktivierung des Detektorsignals.
Die Demultiplexerschaltung gemäß der vorliegenden Erfindung hat ferner: eine Schaltung zum periodischen Erzeugen der Wiederherstellungstakte basierend auf Taktsignalen einer Frequenz, die von der Übertragungsfrequenz der seriellen Eingabedatenfrequenz geteilt ist, wenn das Detektorsignal inaktiviert ist, in Übereinstimmung mit Spannen, die der Länge einer vorgegebenen Anzahl von Bits in den seriellen Eingabedaten entsprechen.
Die Demultiplexerschaltung gemäß vorliegender Erfindung hat ferner: eine Schaltung zum Empfangen der Detektorsignalausgabe von der Code-Detektorschaltung und zum Verlängern der Zeitspanne des aktivierten Zustands des Detektorsignals zur Ausgabe eines Ergebnissignals; und eine Schaltung zum Einstellen der Wiederherstellungstakte in einem aktivierten Zustand, wenn ein Ausgangssignal der Steuerschaltung in einem aktivierten Zustand ist und die Wiederherstellungstakte in einem nichtaktivierten Zustand sind.
Die erste Seriell-Parallel-Wandlerschaltung der Demultiplexerschaltung gemäß der vorliegenden Erfindung empfangt seriell die seriellen Eingangsdaten, um eine 1:2-Seriell-Parallel-Wandlung daran durchzuführen, zur Ausgabe von Resultatdaten an erste und zweite parallele Pfade; und die zweite Seriell-Parallel-Wandlerschaltung hat eine Schaltschaltung zum Austauschen der Ausgänge der entsprechenden Registerstufen der Schieberegister des ersten Pfades und der Schieberegister des zweiten Pfades; und eine Halteschaltung zum Empfangen einer Ausgabe der Schaltschaltung und Ausgeben von parallelen Daten abhängig von den Wiederherstellungstakten.
Die vorteilhaften Wirkungen der vorliegenden Erfindung werden wie folgt zusammen gestellt.
Gemäß der vorliegenden Erfindung können die Komma-Detektorschaltung und die Schieberegister in der Seriell-Parallel-Wandlerschaltung mit Frequenz geteilten Takten laufen, um die Betriebsfrequenz zu senken.
Gemäß der vorliegenden Erfindung kann die Byteausrichtung exakt gegenüber der Bitabweichung ausgeführt werden.
Zur weiteren Erläuterung der vorliegenden Erfindung werden die bevorzugten Arten zur Durchführung der vorliegenden Erfindung im Einzelnen erläutert. Eine Anordnung gemäß einer Ausführungsform der vorliegenden Erfindung hat: eine Seriell-Parallel-Wandlerschaltung zum Empfangen von seriellen Eingabedaten und Durchführen der Seriell-Parallel-Wandlung, wie beispielsweise einer 1:2-Seriell-Parallel-Wandlung, an den seriellen Daten, um Ergebnisdaten an parallele Pfade auszugeben; eine Code-Detektorschaltung 30 zum Aktivieren und Ausgeben eines Komma-Detektorsignals bei detektieren der Koinzidenz von den Zweipfad-Ausgabedaten der Seriell-Parallel-Wandlerschaltung 20 und einem vorgegebenen Prüfcode (Komma-Modus); eine Steuerschaltung 137–139, 40 für den Empfang des Komma-Detektorcodes von der Code-Detektorschaltung 30, um ein Signal entsprechend dem Komma-Detektorsignal auszugeben, wobei dessen Dauer des aktivierten Zustandes (Impulsweite) um eine vorgegebene Dauer ausgedehnt worden ist; und eine Wiederherstellungstakterzeugungsschaltung 50 bestehend aus einer Statusmaschine, die zwischen unterschiedlichen Zuständen basierend auf Frequenz geteilten Takten der Empfangstakte überträgt. Die Wiederherstellungstakterzeugungsschaltung erzeugt Wiederherstellungstakte mit Perioden entsprechend einer vorgegebenen Bitlänge (einer Symbollänge, beispielsweise 10 Bits) der empfangenen seriellen Eingabedaten und variiert die Periode der Wiederherstellungstakte für die Ausgabe resultierender Takte bei Aktivierung des Detektorsignals in Antwort auf die Bitabweichung. Die Anordnung gemäß der vorliegenden Erfindung hat auch erste und zweite Verzögerungsschaltungen 131–133, 134–136 zum Verzögern der seriell auf die ersten und zweiten parallelen Pfade übertragenen Daten um eine Verzögerungszeit entsprechend der Verzögerungszeit in der Steuerschaltung 137–139; und erste und zweite Schieberegister 121–125, 126–130 zum Empfangen der Ausgabe der ersten und zweiten Verzögerungsschaltungen, um die Empfangene Ausgabe in entsprechende Paralleldaten umzuwandeln, und eine Halteschaltung 70 zum parallelen Empfangen der Ausgabe der jeweiligen Stufen der ersten und zweiten Schieberegister und Abtasten der Ausgaben mit den Wiederherstellungstakten zum Ausgeben von abgetasteten Daten.
Bei der vorliegenden Ausführungsform werden die Empfangstakte in ihrer Frequenz halbiert, um die Betriebsfrequenz von beispielsweise der Komma-Detektorschaltung, der Herstellungstakterzeugungsschaltung und der die parallele Pfaden bildende Schieberegister zu verringern.
Sollte bei der vorliegenden Ausführungsform in dem Komma-Code (Komma) eine Bitabweichung auftreten, werden die Wiederherstellungstakte durch eine vorgegebene Zeitdauer für nur eine Periode in Abhängigkeit von der Bitabweichung des Kommadetektorsignals verlängert. Darüber hinaus ist die Zeitabstimmungszulässigkeit der stromabwärts liegenden Schaltung verbessert, um das Risiko der Erzeugung von Zeitabstimmungsstörung (Jitter) zu vermeiden. In einer alternativen Ausführungsform sollte bei Auftreten einer Bitabweichung die Periode um nur eine Periode in einem Maß entsprechend dem Zustand der Bitabweichung verkürzt werden.
Kurze Beschreibung der Zeichnungen.
1 zeigt das Betriebsprinzip einer ersten Ausfürungsform der vorliegenden Erfindung.
2 zeigt die Konfiguration einer Demultiplexerschaltung gemäß einer ersten Ausführungsform der vorliegenden Erfindung.
3 zeigt die Konfiguration einer Wiederherstellungstakterzeugungsschaltung der ersten Ausführungsform der vorliegenden Erfindung.
4 zeigt die Statusübergänge der Wiederherstellungstakterzeugungsschaltung der ersten Ausführungsform der Erfindung.
Die 5A, 5B, 5C, 5D, 5E und 5F zeigen Signalformen eines Komma-Detektorsignals und der Wiederherstellungstakte zum Zeitpunkt der Verschiebungsabweichung in der ersten Ausführungsform der vorliegenden Erfindung.
6 zeigt das Operationsprinzip einer zweiten Ausführungsform der vorliegenden Erfindung.
7 zeigt die Konfiguration einer Demultiplexerschaltung gemäß einer zweiten Ausführungsform der vorliegenden Erfindung.
8 zeigt die Konfiguration einer Wiederherstellungstakterzeugungsschaltung der zweiten Ausführungsform der vorliegenden Erfindung.
9 zeigt die Statusübergänge in der Wiederherstellungstakterzeugungsschaltung der zweiten Ausführungsform der vorliegenden Erfindung.
10A, 10B, 10C, 10D, 10E und 10F zeigen Signalformen eines Komma-Detektorsignals und der Wiederherstellungstakte zum Zeitpunkt der Verschiebungsabweichung in der zweiten Ausführungsform der vorliegenden Erfindung.
11 zeigt die Konfiguration einer herkömmlichen Code-Detektorschaltung (6 der Patentveröffentlichung).
Bevorzugte Ausführungsformen der Offenbarung.
Mit Bezug auf die Zeichnungen werden bevorzugte Ausführungsformen der vorliegenden Erfindung im Einzelnen erläutert.
1 zeigt das Operationsprinzip einer Ausführungsform der vorliegenden Erfindung. Im Einzelnen zeigt 1 die Zeitabstimmungsoperation eines Demultiplexers (Makro-Zelle) in einer seriellen Hochgeschwindigkeitsschnittstelle, die für die Bewirkung einer 1:10-Seriell-Parallel-Wandlung und Byteausrichtung ausgebildet ist. Mit Bezug auf 1 werden Wiederherstellungsdaten von f/10 bps (..., Daten [n-1], Daten [n], Komma) und Wiederherstellungstakte von f/10 Hz gegenüber der seriellen Dateneingabe mit einer Übertragungsrate von f bps erzeugt. Anzumerken ist, dass die seriellen Empfangsdaten 8B–10B-umgewandelte Daten sind. Die seriellen Empfangsdaten werden für jedes Symbol (jede 10 Bits) in Antwort auf die Anstiegsflanken der Wiederherstellungstakte durch eine Byteausrichtung verarbeitet, um 10-Bit-Ausgangs-Paralleldaten auszugeben. Wenn darüber hinaus der 10-Bit-Befehlscode (Komma), der durch vorgegebene Logikbits wie vorstehend erwähnt gebildet ist, detektiert wird, wird die Periode der Wiederherstellungstakte eingestellt. Bei der vorliegenden Ausführungsform werden bei der 1:2-Seriell-Parallel-Wandlung erzielte 2-Bit-Paralleldaten einer Bitausrichtung unterzogen, um die Latenzzeit für die Byteausrichtung zu senken.
Bei dieser Schaltungskonfiguration wird die Periode der Wiederherstellungstakte zum Zeitpunkt der Ausführung der Byteausrichtung geändert.
Es gibt 10 Arten von Komma-Codepositionen in den empfangenen seriellen Daten, nämlich: Synchronisation, 1-Bit-Abweichung, 2-Bit-Abweichung, ..., 9-Bit-Abweichung, wie dies in der 1 gezeigt ist. Sollte hierbei zwischen dem Komma-Code und den Symboldaten (siehe „synchronisiertes Komma" in 1) keine Lücke bestehen, wird keine Einstellung der Wiederherstellungstaktperiode durchgeführt.
Sollte der Komma-Code um 1 bis 9 Bits von dem 10-Bit-Symbol abweichen, wird die Einstellung der Wiederherstellungstaktperiode durchgeführt. Der Wiederherstellungstakt wird auf fünf Weisen gemäß f/10, f/12, f/14, f/16 und f/18 Hz sofort in Antwort auf die Bitabweichung des Komma-Codes variiert. Mittlerweile tritt die Änderung der Wiederherstellungstaktperioden nur für eine Periode für jede Ausrichtung auf.
Die Einstellung der Wiederherstellungstaktperioden gegenüber dem Maß der Abweichung des Komma-Codes (Komma) wird wie folgt durchgeführt:

(A) Die Periode eines Wiederherstellungstaktes für einen synchronisierten Komma-Code mit der 1-Bit-Abweichung beträgt f/10 [Hz];
(B) Die Periode eines Wiederherstellungstaktes für einen Komma-Code mit einer 2-Bit-Abweichung und einen Komma-Code mit der 3-Bit-Abweichung beträgt f/12 [Hz];
(C) Die Periode des Wiederherstellungstaktes für einen Komma-Code mit der 4-Bit-Abweichung und einen Komma-Code mit der 5-Bit-Abweichung beträgt f/14 [Hz];
(D) Die Periode eines Wiederherstellungstaktes für einen Komma-Code mit der 6-Bit-Abweichung und einen Komma-Code mit der 7-Bit-Abweichung beträgt f/16 [Hz];
(E) Die Periode eines Wiederherstellungstaktes für einen Komma-Code mit der 8-Bit-Abweichung und einen Komma-Code mit der 9-Bit-Abweichung beträgt f/18 [Hz].

2 zeigt die Konfiguration der vorliegenden Ausführungsform. Im Einzelnen zeigt 2 die Konfiguration einer Demultiplexerschaltung, die für den Empfang von 8B–10B-umgewandelte seriellen Daten geeignet ist, um die Daten durch die Wiederherstellungstakte in 10-Bit-Paralleldaten umzuwandeln. Diese Demultiplexerschaltung (Makro-Zelle) wird für eine LSI für die serielle Hochgeschwindigkeitsschnittstellen-Kommunikation verwendet. In der 2 beträgt die serielle Datenübertragungsrate f bps.
Mit Bezug auf die 2 hat die Demultiplexerschaltung gemäß der vorliegenden Ausführungsform eine Seriell-Parallel-Wandlerschaltung 20, die mit seriellen Bitdaten gespeist wird, um die 1:2-Seriell-Parallel-Wandlung an diesen durchzuführen, ein Schieberegister (eine Kette von Flipflops 101 bis 106), die eine der Ausgaben der Seriell-Parallel-Wandlerschaltung 20 empfangen, und ein Schieberegister (eine Kette von Flipflops 107 bis 112), die die andere Ausgabe der Seriell-Parallel-Wandlerschaltung 20 empfangen. Die Demultiplexerschaltung hat auch eine Komma-Detektorschaltung 30 zum Detektieren der Koinzidenz zwischen den Ausgängen der Kette Flipflops 101 bis 106 und der Kette Flipflops 107 bis 112 einerseits und dem Kommasignal andererseits und zum Aktivieren und Ausgeben eines Komma-Detektorsignals mit einer Impulsbreite von 2 UI für den Fall, dass Koinzidenz erfasst ist. UI ist die Abkürzung für ein Einheitsintervall, das eine Bitperiode bezeichnet. Die Demultiplexerschaltung hat auch ein Schieberegister bestehend aus Flipflops 137 bis 139 und einer ODER-Schaltung 40, die für das Multiplexen mit einem Komma- Detektorsignal von der Komma-Detektorschaltung 30 und Ausgabesignalen der Flipflops 137 bis 139 gespeist wird, um ein Ergebnissignal auszugeben. Die Demultiplexerschaltung hat auch eine Wiederherstellungstakterzeugungsschaltung 50 zum Empfangen des Ausgabesignals der ODER-Schaltung 40, um die Wiederherstellungstakte zu erzeugen, Dreistufen-Flipflops 132 bis 133 und 134 bis 136, die Schieberegister bilden, Flipflops 121 bis 125 und 126 bis 130 und einen Selektor 160. Die Demultiplexerschaltung hat auch eine Halteschaltung 70 zum Halten der 10-Bit-Paralleldaten mit den Wiederherstellungstakten von der Wiederherstellungstakterzeugungsschaltung 50, um Ergebnisdaten auszugeben. In 2 werden die Flipflops 101 bis 112 und 121 bis 139 stromabwärts der Seriell-Parallel-Wandlerschaltung 20 durch Takte getrieben, die auch als „f/2-Takte" bezeichnet werden, entsprechend der empfangenen Takte (Frequenz = f Hz) frequenzhalbiert durch einen nicht gezeigten Frequenzteiler. Die empfangenen Takte werden durch eine nicht gezeigte Wiederherstellungstakterzeugungsschaltung erzeugt, die mit den empfangenen seriellen Daten zum Erzeugen der Takte gespeist wird.
Durch die f/2-Takte geben die Flipflops 137 bis 139 Signale entsprechend dem Komma-Detektorsignal von der Komma-Detektorschaltung 30, um 2 UI, 4 UI bzw. 6 UI verzögert, aus. Die mit diesen Signalen gespeiste ODER-Schaltung 40 gibt ein Signal aus, welches während einer Periode von 8 UI, ausgehend von einem Zeitpunkt des Übergangs vom niedrigen Pegel auf den hohen Pegel des Komma-Detektorsignals (Impulsbreite = 2 UI), das von der Komma-Detektorschaltung 20 ausgegeben worden ist, fortgesetzt hoch ist.
Die Dreistufen-Flipflops 131 bis 133 und 134 bis 136 dienen zur Datenverzögerung in Verbindung mit den Flipflops 137 bis 139, die für die Verzögerung der Komma-Detektorsignale ausgebildet sind.
Eine Reihe von Flipflops 121 bis 125 und eine Reihe von Flipflops 126 bis 130 wandeln jeweils serielle 5 Bits in parallele Bits um.
Der Selektor tauscht die Positionen der ausgegebenen Bits in Abhängigkeit davon aus, ob die Komma-Detektorschaltung 30 das führende Bit des Komma-Codes in einer geradzahligen Bitkette oder einer ungeradzahligen Bitkette detektiert hat. Der Selektor 60 führt auch für den Fall von beispielsweise einer 1-Bit-Abweichung des Komma-Codes einen Bitpositionsaustausch durch.
Der Selektor 60 wird von der Komma-Detektorschaltung 30 mit einem Schaltsignal als einem Wählsteuersignal gespeist, um die Schaltsteuerung zu verwalten, ob die Ausgänge der Flipflops 125, 130 als erstes Bit bzw. zweites Bit auszugeben sind oder als zweites Bit bzw. erstes Bit auszugeben sind. Der Selektor 60 verwaltet auch die Steuerung basierend auf dem Schaltsignal von der Komma-Detektorschaltung 30, ob die Ausgänge der Flipflops 124, 129 als drittes bzw. viertes Bit auszugeben sind, oder in einer ausgetauschten Weise, das heißt als viertes bzw. drittes Bit auszugeben ist. Der Selektor 60 verwaltet auch die Steuerung basierend auf dem Schaltsignal von der Komma-Detektorschaltung, ob die Ausgänge der Flipflops 123, 128 als fünftes bzw. sechstes Bit auszugeben sind oder in einer ausgetauschten Weise, das heißt als sechstes bzw. fünftes Bit auszugeben sind, wobei die Steuerung auf ähnliche Weise verwaltet wird, ob die Ausgänge der Flipflops 122, 127 als siebtes bzw. achtes Bit auszugeben sind oder in ausgetauschter Weise, das heißt als achtes bzw. siebtes Bit auszugeben sind und ob die Ausgänge der Flipflops 121, 126 als neuntes bzw. zehntes Bit auszugeben sind oder in ausgetauschter Weise als zehntes bzw. neuntes Bit auszugeben sind.
3 zeigt eine erläuternde Konfiguration der Wiederherstellungstakterzeugungsschaltung 50 der 2. In der 3 hat die Wiederherstellungstakterzeugungsschaltung 50 eine Statusmaschine (Quinärzähler), bestehend aus Dreistufen-Flipflops 501, 503 und 506 (reg0, reg1, reg2), und wird mit f/2-Takten entsprechend der empfangenen Takte (Frequenz: f [Hz]) frequenzhalbiert betrieben. Die Wiederherstellungserzeugungsschaltung 50 hat auch eine NAND-Schaltung 510, die mit dem Komma-Detektorsignal und mit einem Signal entsprechend einem Ausgang des Flipflops 506 durch einen Inverter 509 invertiert gespeist wird, und eine NAND-Schaltung 502, die mit einem Ausgang des Flipflops 501 und einem Ausgang der NAND-Schaltung 501 gespeist wird. Die Wiederherstellungstakterzeugungsschaltung 50 hat auch ein Flipflop 503 zum Abtasten des Ausgangs der NAND-Schaltung 502 mit f/2-Takten und zum Ausgeben des Abtastausgangs, eine NAND-Schaltung 504 zum Empfangen einer Ausgabe des Flipflops 503 und einer Ausgabe der NAND-Schaltung 501 und einen Inverter 505 zum Empfangen einer Ausgabe der NAND-Schaltung 504. Die Wiederherstellungstakterzeugungsschaltung 50 hat darüber hinaus ein Flipflop 506 zum Abtasten der Ausgabe des Inverters 505 mit f/2-Takten und zum Ausgeben der resultierenden Abtastausgabe, einen Inverter 508 zum Empfangen einer Ausgabe des Flipflops 506 und eine NOR-Schaltung 507 zum Empfangen der Ausgaben der NAND-Schaltung 504 und des Inverters 508. Das Flipflop 501 tastet eine Ausgabe der NOR-Schaltung 507 mit f/2-Takten ab, um die getastete Ausgabe an die NAND-Schaltung 502 auszugeben.
4 zeigt den Vorgang der Statusübergänge der Dreistufen-Flipflops 501, 503 und 506 (reg0, reg1 und reg2) der 3. In der 4 wird der Status durch Ziffern in Kreissymbolen (O) repräsentiert.
Bezugnehmend auf die 3 und 4 nimmt die Wiederherstellungstakterzeugungsschaltung 50 fünf Zustände von 1 bis 5 ein und führt eine Frequenz Teilung der Frequenz von f/2-Takten durch fünf durch, um Wiederherstellungstakte f/10 (Hz) zu erzeugen. Die Wiederherstellungstakterzeugungsschaltung ist ein Quinärzähler für das Zählen von f/2-Takten, bei der Hochpegelperiode der Wiederherstellungstakte ist 6 UI für die Zustände 3 bis 5 und bei der Niedrigpegelperiode ist 4 UI für die Zustände 1 und 2. Im Fall, dass das Komma-Detektorsignal auf den niedrigen Pegel (logisch 0) ist, arbeitet die Wiederherstellungstakterzeugungsschaltung als ein Quinärzähler, der basierend auf den f/2-Takten den Transfer durch die Zustände 1 bis 5 durchführt. Wenn das Komma-Detektorsignal auf einem hohen Pegel (logisch 1) ist und der Wiederherstellungstakt auf einem niedrigen Pegel (logisch 0) ist, wird die Wiederherstellungstakterzeugungsschaltung durch die NAND-Schaltung 510 auf den Zustand 2 (reg0, reg1, reg2) = (0, 1, 0) gesetzt. Selbst für den Fall, dass das Komma-Detektorsignal während der Hochpegelperiode des Wiederherstellungstaktes hoch (logisch 1) geht, geht die Statusmaschine vom Zustand 3, 4, 5 auf den nächsten Zustand.
Es wird nun der Überblick über den Betrieb der Schaltung gemäß 3 erläutert. Wenn das Komma-Detektorsignal auf einem niedrigen Pegel ist und die Wiederherstellungstakterzeugungsschaltung im Zustand 1 ((reg0, reg1, reg2) = (0, 0, 0)) ist, werden die Ausgaben der NAND-Schaltungen 510, 502 und 504, des Inverter 505, 508, der NOR-Schaltung 507 und des Inverters 509 zu (1, 1, 1, 0, 1, 0, 1). Bei dem nächsten f/2-Takt nimmt das Flipflop 503 logisch 1 an, sodass die Wiederherstellungstakterzeugungsschaltung im Zustand 2 ((reg0, reg1, reg2) = 0, 1, 0)) ist. Zu diesem Zeitpunkt sind die Ausgaben der NAND-Schaltungen 510, 502 und 504, der Inverter 505, 508, der NOR-Schaltung 507 und des Inverters 509 auf (1, 1, 0, 1, 1, 0, 1). Bei dem nächsten f/2-Takt nimmt das Flipflop 506 logisch 1 an, sodass die Wiederherstellungstakterzeugungsschaltung im Zustand 3 ((reg0, reg1, reg2) = (0, 1, 1)) ist. Die darauf folgenden Operationen sind ähnlich wie die vorstehend beschriebenen, sodass in Antwort auf den f/2-Takt die Wiederherstellungstakterzeugungsschaltung auf die Zustände 4, 5 und 1 in der genannten Reihenfolge transferiert. Wenn das Komma-Detektorsignal auf einem niedrigen Pegel ist, wird der vom Flipflop 506 ausgegebene Wiederherstellungstakt als eine Taktsignalform mit einem hohen Pegel von 6 UI und einem niedrigen Pegel von 4 UI ausgegeben wobei eine Periode 10 UI (Frequenz = f/10) ist.
Bei dem nächsten f/2-Takt geht der Zustand 6 ((reg0, reg1, reg2) = (1, 0, 0)) in den Zustand 1 über. Bei dem f/2-Takt geht der Zustand 8 ((reg0, reg1, reg2) = (1, 1, 0)) in den Zustand 7 ((reg0, reg 1, reg2) = (0, 0, 1)) über und mit dem nächsten f/2-Takt ferner auf den Zustand 2 ((reg0, reg1, reg2) = (0, 1, 0)) über. Wenn das Komma-Detektorsignal auf dem niedrigen Pegel ist, transferiert der Zustand des Quinärzählers mit Richtwirkung durch die Zustände 1 bis 5. In der 4 gibt es keinen Über gang auf die Zustände 6 bis 8, weil diese Zustände repräsentieren, die nicht eingenommen werden können.
Wenn das von der ODER-Schaltung 40 der 2 ausgegebene Komma-Detektorsignal auf einem hohen Pegel (logisch 1) ist und der Wiederherstellungstakt auf einem niedrigen Pegel (logisch 0) ist, ist die Ausgabe an einer NAND-Schaltung 510 auf niedrigem Pegel, während die Ausgaben der Schaltungen 502, 504 weiter auf hohem Pegel sind, sodass die Statusmaschine der 3 in einen Status 2 ((reg0, reg1, reg2) = (0, 1, 0)) gesetzt und gehalten wird.
Wenn das Komma-Detektorsignal auf einem hohen Pegel (logisch 1) ist und der von der Wiederherstellungstakterzeugungsschaltung 50 ausgegebenen Wiederherstellungstakt auf einem hohen Pegel (in einem Zustand der Zustände 3, 4 und 5) ist, geht die Ausgabe der NAND-Schaltung 510 hoch, wobei die Statusmaschine der 3 fortgesetzt von dem derzeitigen Zustand auf den nächsten Zustand transferiert. Wenn das Komma-Detektorsignal auf einem hohen Pegel (logisch 1) ist, wird im Fall, dass der Wiederherstellungstakt auf niedrigem Pegel (logisch 0) ist, nicht im Zustand 2 gehalten.
Die 5A bis 5F illustrieren die Funktionsweise der Wiederherstellungstakterzeugungsschaltung 50 in Verbindung mit der Bitabweichung des Komma-Codes. In den 5A bis 5F ist der Status innerhalb einer Kreismarkierung (O) bezeich net. Das an der Wiederherstellungstakterzeugungsschaltung 50 von der ODER-Schaltung 40 eingegebene Komma-Detektorsignal hat eine Impulsbreite von 8 UI.
Im Fall eines synchronisierten Bits und einer 1-Bit-Abweichung des Komma-Codes ist die Periode des Wiederherstellungstaktes f/10 wie in der 5B gezeigt, das heißt, im Fall des ansteigenden Übergangs des Wiederherstellungstaktes (Übergang in Zustand 3) ist das Komma-Detektorsignal auf einem hohen Pegel, und die Statusmaschine der 3 überträgt in einer Sequenz von Status 4 Status 5 – Status 1, wie in der 5B gezeigt. Im Status 1 ist der Wiederherstellungstakt auf einem niedrigen Pegel. Für den Fall, dass das Komma-Detektorsignal auf einem hohen Pegel ist und der Wiederherstellungstakt auf einem niedrigen Pegel ist, wird die Statusmaschine der 3 mit dem nächsten f/2-Takt auf den Status 2 gesetzt. Da das Komma-Detektorsignal zu diesem Zeitpunkt auf einem niedrigen Pegel ist, überträgt die Statusmaschine mit dem nächsten f/2-Takt auf Status 3. Daher ist die Periode des Wiederherstellungstaktes f/10.
Für den Fall, dass der Komma-Code um 2 Bits oder 3 Bits abweicht, wird nur ein Zyklus der Wiederherstellungstakte länger und ist gleich f/12, wie dies in der 5C gezeigt ist. Das heißt, wie in 5C gezeigt, ist das Komma-Detektorsignal im Status 3 auf einem hohen Pegel, und die Statusmaschine der 3 überträgt in einer Frequenz von Status 4 → Status 5 → Status 1, während der Wiederherstellungstakt auf einem niedrigen Pegel ist. Da das Komma-Detektorsignal auf einem hohen Pegel (logisch 1) ist und der Wiederherstellungstakt auf einem niedrigen Pegel (logisch 0) ist, ist die Statusmaschine gemäß 3 auf dem Status 2 ((reg0, reg1, reg2) = (0, 1, 0)) gesetzt. Da das Komma-Detektionssignal auf einem hohen Pegel (logisch 1) und der Wiederherstellungstakt auf einem niedrigen Pegel (logisch 0) ist, wird als nächstes bei dem f/2-Taktzyklus die Statusmaschine der 3 im Status 2 ((reg0, reg1, reg2) = (0, 1, 0)) gehalten, ohne dass auf den Status 3 transferiert wird. Wenn das Komma-Detektorsignal nach unten geht (logisch 0), transferiert die Statusmaschine der 3 auf Status 3. Wenn somit der Komma-Code an der Abweichung von 2 Bits oder 3 Bits leidet, wird die Periode des Wiederherstellungstaktes einmal f/12 ausgedehnt. Vom nächsten Zyklus ab ist die Wiederherstellungstaktperiode f/10.
Wenn der Komma-Code an einer Abweichung von 4 Bits oder 5 Bits leidet, wird die Periode des Wiederherstellungstaktes nur für einen Zyklus auf f/14 ausgedehnt, wie dies in der 5D gezeigt ist. Das heißt beispielsweise, dass beim Status 4 das Komma-Detektorsignal auf einem hohen Pegel ist, wie dies in der 5D gezeigt ist. Das Komma-Detektorsignal wird um ein Maximum von 2 UI verzögert. Die Statusmaschine der 3 überträgt bei nach unten gehen des Wiederherstellungstaktes in einer Sequenz von Status 4 → Status 5 → Status 1. Da das Komma-Detektorsignal auf einem hohen Pegel (logisch 1) ist und der Wiederherstellungstakt auf einem niedrigen Pegel (logisch 0) ist, wird die Statusmaschine auf den Status 2 ((reg0, reg1, reg2) = (0, 1, 0)) gesetzt und in diesem gehalten, ohne dass auf den Status 3 übertragen wird. Als nächstes ist im Taktzyklus das Komma-Detektorsignal auf einem hohen Pegel (logisch 1) und der Wiederherstellungstakt auf einem niedrigen Pegel (logisch 0), sodass die Statusmaschine auf den Status 2 ((reg0, reg1, reg2) = (0, 1, 0)) gesetzt und gehalten wird, ohne dass auf den Status 3 übertragen wird. Wenn das Komma-Detektorsignal nach unten geht (logisch 0), überträgt die Statusmaschine der 3 auf den Status 3. Wenn somit der Komma-Code an einer Ab weichung von 4 Bits oder 5 Bits leidet, wird die Periode des Wiederherstellungstaktes nur einmal auf f/14 ausgedehnt. Wie vom nächsten Zyklus ist die Wiederherstellungstaktperiode f/10.
Wenn der Komma-Code an der Abweichung von 6 Bits oder 7 Bits leidet, wird die Periode des Wiederherstellungstaktes nur für einen Zyklus auf f/16 ausgedehnt, wie dies in der 5E gezeigt ist. Das heißt, beispielsweise beim Status 5 (gegenüber dem Status der 5B um 6 UI verzögert) ist das Komma-Detektorsignal auf einem hohen Pegel, wie in 5E gezeigt. Die Statusmaschine der 3 überträgt in einer Sequenz von Status 5 → Status 1 bei nach unten gehendem Wiederherstellungstakt. Da das Komma-Detektorsignal auf einem hohen Pegel (logisch 1) ist und der Wiederherstellungstakt auf einem niedrigen Pegel (logisch 0) ist, wird die Statusmaschine im Status 2 ((reg0, reg1, reg2) = (0, 1, 0)) gesetzt und gehalten. Die Statusmaschine der 3 bleibt auf den gesetzten Status 2 ((reg0, reg1, reg2) = (0, 1, 0)) für vier Taktzyklen, wie dies in der 5E gezeigt ist. Wenn das Komma-Detektorsignal nach unten geht (logisch 0), überträgt die Statusmaschine vom Status 2 auf den Status 3. Wenn somit der Komma-Code an der Abweichung von 6 Bits oder 7 Bits leidet, wird die Periode des Wiederherstellungstaktes nur einmal auf f/16 ausgedehnt. Wie beim nächsten Zyklus ist die Wiederherstellungstaktperiode f/10.
Wenn der Komma-Code an einer Abweichung von 8 Bits oder 9 Bits leidet, wird die Periode des Wiederherstellungstaktes für nur einen Zyklus auf f/18 ausgedehnt wie dies in der 5F gezeigt ist. Das heißt beispielsweise beim Status 1 (gegenüber dem Status der 5B um 8 UI verzögert) ist das Komma-Detektorsignal auf einem hohen Pegel wie in der 5F gezeigt. Der Zähler ist im Status 1 und der Wiederherstellungstakt ist auf einem niedrigen Pegel. Da das Komma-Detektorsignal auf einem hohen Pegel (logisch 1) ist und der Wiederherstellungstakt auf einem niedrigen Pegel (logisch 0) ist, wird die Statusmaschine auf den Status 2 ((reg0, reg1, reg2) = (0, 1, 0)) gesetzt und in diesem gehalten. Die Statusmaschine der 3 hält für die Dauer der nächsten fünf Taktzyklen (für 10 UI) den gesetzten Status 2 ((reg0, reg1, reg2) = (0, 1, 0)) bei. Wenn das Komma-Detektorsignal nach unten geht (logisch 0), überträgt die Statusmaschine der 3 vom Status 2 auf Status 3. Wenn somit der Komma-Code an einer Bitabweichung von 8 oder 9 Bits leidet, wird die Periode des Wiederherstellungstaktes nur einmal auf f/18 ausgedehnt. Vom nächsten Zyklus an ist die Wiederherstellungstaktperiode f/10.
Bei der vorliegenden Erfindung, bei der die Wiederherstellungstakterzeugungsschaltung 50 die Steuerung zum Maskieren des Komma-Detektorsignals während der Hochpegelperiode des Wiederherstellungstaktes verwaltet, wird somit die Taktperiode des Wiederherstellungstaktes zum Zeitpunkt der Bitausrichtung ohne Abhängigkeit der Ankunftszeit des Komma-Codes verlängert, um einen ausreichenden Zeitabstimmungsrand zu schaffen. Wenn daher die Schaltung gemäß der vorliegenden Erfindung bei einer seriellen Hochgeschwindigkeitsschnittstelle angewandt wird, wird in einer Schaltung, die durch die Wiederherstellungstakte angetrieben wird, oder in einer nicht gezeigten stromabwärts liegenden Schaltung, die für das Empfangen von durch die Wiederherstellungstakte weit ausgerichteten Paralleldaten ausgebildet ist, keine Zeitabstimmungsverletzung erzeugt.
6 zeigt die Konfiguration einer zweiten Ausführungsform der vorliegenden Erfindung. In der folgenden Ausführungsform ist die Taktperiode der Wiederherstellungstakte zum Zeitpunkt der Bitausrichtung verlängert, und zwar ohne Abhängigkeit von der Ankunftszeitabstimmung des Komma-Codes in den empfangenen seriellen Daten. Bei der vorliegenden zweiten Ausführungsform ist die Konfiguration die gleiche wie diejenige der ersten Ausführungsform in soweit als die empfangenen seriellen Daten in einer Eingangsstufe der Demultiplexerschaltung um 1:2 seriellparallel-gewandelt werden, und die Operation im Inneren der Demultipexerschaltung wird durch Takte, die durch Frequenzhalbierung der empfangenen Takte erhalten worden sind, durchgeführt. Die vorliegende zweite Ausführungsform wird jedoch für eine Anwendung verwendet, bei der es nicht zwingend ist, die Taktperiode der Wiederherstellungstakte zum Zeitpunkt der Bitausrichtung in Abhängigkeit von der Bitabweichung zwischen Komma-Code und Symboldaten zu Verlängern.
In der vorliegenden Ausführungsform können die Größen der Bitabweichung des Komma-Codes und die Änderungen in der Periode des Wiederherstellungstakte wie folgt zusammengefasst werden:

(A) Die Periode eines Wiederherstellungstaktes für einen synchronisierten Komma-Code und einen Komma-Code mit einer 1-Bit-Abweichung ist f/10 [Hz];
(B) Die Periode eines Wiederherstellungstaktes für einen Komma-Code mit einer 2-Bit-Abweichung und einen Komma-Code mit einer 3-Bit-Abweichung beträgt f/12 [Hz];
(C) Die Periode eines Wiederherstellungstaktes für einen Komma-Code mit einer 4-Bit-Abweichung und einen Komma-Code mit einer 5-Bit-Abweichung ist f/4 [Hz];
(D) Die Periode eines Wiederherstellungstaktes für einen Komma-Code mit einer 6-Bit-Abweichung und einen Komma-Code mit einer 7-Bit-Abweichung ist f/6 [Hz]; und
(E) Die Periode eines Wiederherstellungstaktes für einen Komma-Code mit einer 8-Bit-Abweichung und einen Komma-Code mit einer 9-Bit-Abweichung ist f/8 [Hz].

7 zeigt die Konfiguration der zweiten Ausführungsform der vorliegenden Erfindung. In der 7 sind die Komponenten, die die gleichen wie in der 2 gezeigt sind, mit den gleichen Bezugsziffern bezeichnet. Diese gemeinsamen Komponenten werden im Folgenden nicht erläutert, und es werden nur die unterschiedlichen Punkte gegenüber der vorhergehenden Ausführungsform erläutert.
In der zweiten Ausführungsform der vorliegenden Erfindung ist der Schaltkreis zum Verlängern der Hochpegelperiode des Detektorsignals (ODER 40 und Flipflops 137 bis 139 der 2) weggelassen und begleitend sind die Flipflops 131 bis 133 und 134 bis 136 weggelassen. Zusätzlich unterscheidet sich die Konfiguration der Wiederherstellungstakterzeugungsschaltung 50A der zweiten Ausführungsform der vorliegenden Erfindung von der Wiederherstellungstakterzeugungsschaltung 50 der vorhergehenden Ausführungsform.
8 zeigt eine Konfiguration der Wiederherstellungstakterzeugungsschaltung 50A. 9 zeigt die Statusübergänge der Wiederherstellungstakterzeugungsschaltung 50A gemäß 8. Mit Bezug auf die 8 und 9 besteht die Wiederherstellungstakterzeugungsschaltung 50A aus einem Quinärzähler mit Dreistufen-Flipflops 501, 503 und 506 und setzt die Wiederherstellungstakte auf einen hohen Pegel während der Periode des Status 3 → Status 4 → Status 5 und auf den niedrigen Pegel während der Periode von Status 1 → Status 2. Die Wiederherstellungstakterzeugungsschaltung 50A hat einen Inverter 511 zum Empfangen einer Ausgabe des Flipflops 501, einen Inverter zum Invertieren eines Komma-Detektorsignals, eine NAND-Schaltung 512 zum Empfangen der Ausgaben der Inverter 510 und 515, ein Flipflop 509 zum Abtasten einer Ausgabe einer NAND-Schaltung 512 mit f/2-Takten und zum Ausgeben der abgetasteten Ausgabe, einen Inverter 514 zum Empfangen einer Ausgabe des Flipflops 503 und eine NOR-Schaltung 516 zum Empfangen des Komma-Detektorsignals und einer Ausgabe des Inverters 514. Die Wiederherstellungstakterzeugungsschaltung hat auch ein Flipflop 506 zum Abtasten einer Ausgabe der NOR-Schaltung 516 mit f/2-Takten und zum Ausgeben der abgetasteten Ausgabe und eine NAND-Schaltung 518, die mit einer Ausgabe der NOR-Schaltung 516 und mit einer Ausgabe des Flipflops 506 gespeist wird. Das Flipflop 501 tastet eine Ausgabe der NAND-Schaltung 518 mit f/2-Takten ab, um die getastet Ausgabe auszugeben. Wenn kein Hochpegel-Komma-Detektorsignal eingegeben ist, transferiert eine in der 8 gezeigte Statusmaschine sequenziell durch fünf Zustände vom Status 1 bis zum Status 5, ohne dass sie den Status 6 oder 8 einnehmen kann, die nicht einnehmbare Zustände sind.
Es wird auf 8 Bezug genommen, die die Wiederherstellungstakterzeugungsschaltung 50A gemäß der vorliegenden Erfindung zeigt, in der gegenüber der Kon figuration der in der 3 gezeigten Statusmaschine eine Steuerschaltung zum Setzen des Status 2 der 4 für den Fall, dass der Wiederherstellungstakt auf einem niedrigen Pegel ist und das Komma-Detektorsignal auf einem hohen Pegel ist, weggelassen ist (NAND-Schaltung 510 der 3). In der in der 8 gezeigten Konfiguration wird, wenn das Komma-Detektorsignal auf einem hohen Pegel ist, der NAND-Schaltung 512 über einen Inverter 515 ein niedriger Pegel zugeführt, wobei die Ausgabe der NAND-Schaltung 512 hoch ist. Wenn das Komma-Detektorsignal auf einem hohen Pegel ist, geht die Ausgabe der NOR-Schaltung 516 nach unten, wobei die Ausgabe der NAND-Schaltung 518 hoch ist. Das heißt, bei hohem Pegel (Impulsbreite = 2 UI) des Komma-Detektorsignals wird die Statusmaschine der 8 auf (reg0, regt, reg2) = (1, 1, 0) bei dem nächsten f/2-Takt gesetzt.
Die 10A bis 10F illustrieren die Operation der Wiederherstellungstakterzeugungsschaltung 50A in Verbindung mit der Bitabweichung. Der Status wird durch Ziffern innerhalb eines Kreissymbols (O) repräsentiert. In der Wiederherstellungstakterzeugungsschaltung 50A hat das Komma-Detektorsignal eine Impulsbreite von 2 UI.
Bei synchronisiertem Bit und bei 1-Bitabweichung ist die Periode der Wiederherstellungstakte f/10 wie dies in der 10B gezeigt ist.
Im Fall, dass der Komma-Code um 2 Bits oder 3 Bits abweicht, wird nur ein Zyklus der Wiederherstellungstakte länger und ist gleich f/12 wie in 10C gezeigt. Mit Bezug auf 10C ist eine Hochpegelperiode (2UI) des Komma-Detektorsignals an einen Anfangsstatus 2 einer Zeitperiode gesetzt, wenn Wiederherstellungstakte für drei aufeinander folgende Zyklen hoch bleiben, und der Status 3 wird für den nächsten Zyklus gesetzt. Da zu diesem Zeitpunkt das Komma-Detektorsignal auf einem niedrigen Pegel ist, transferiert die Statusmaschine beim nächsten Zyklus auf den Status 3. Auf diese Weise wird, wenn der Komma-Code an einer 2-Bitabweichung oder einer 3-Bitabweichung leidet, die Periode der Wiederherstellungstakte länger und ist nur einmal gleich f/12 (wobei die Frequenz niedrig ist). Die Periode der Wiederherstellungstakte wird vom nächsten Zyklus an f/10.
Für den Fall, dass der Komma-Code um 4 Bits oder 5 Bits abweicht, wird nur ein Zyklus der Wiederherstellungstakte länger und ist f/4 wie in der 10D gezeigt. In beispielsweise dem Status 3 aus Status 3 und Status 2 geht, wie durch den Pfeil f/4 in 10D angegeben, das Komma-Detektorsignal hoch, sodass der Status 2 für den nächsten Zyklus gesetzt wird. Da das Komma-Detektorsignal zu diesem Zeitpunkt nach unten geht, transferiert die Statusmaschine mit dem nächsten Zyklus auf den Status 3. Wenn somit der Komma-Code an einer 4-Bit- oder 5-Bit-Abweichung leidet, wird die Periode der Wiederherstellungstakte nur einmal kürzer und ist gleich f/4. Die Periode der Wiederherstellungstakte wird vom nächsten Zyklus an f/10.
Im Fall, dass der Komma-Code um 6 Bits oder 7 Bits abweicht, wird nur ein Zyklus der Wiederherstellungstakte länger und ist gleich f/6 wie dies in der 10E ge zeigt ist. Beispielsweise im Status 4, vom Status 3, 4 oder 2 wie durch den Pfeil f/6 in 10E angezeigt, geht das Komma-Detektorsignal hoch, sodass der Status 2 für den nächsten Zyklus gesetzt wird. Da das Komma-Detektorsignal zu diesem Zeitpunkt nach unten geht, transferiert die Statusmaschine im nächsten Zyklus auf den Status 2. Wenn somit der Komma-Code an der 6-Bit oder 7-Bit-Abweichung leidet wird die Periode der Wiederherstellungstakte nur einmal kürzer und ist gleich f/6. Die Periode der Wiederherstellungstakte wird vom nächsten Zyklus an f/10.
Für den Fall, dass der Komma-Code um 8 Bits oder 9 Bits abweicht, ist nur ein Zyklus der Wiederherstellungstakte länger und ist f/8, wie dies in der 10F gezeigt ist. In beispielsweise dem Zustand 5 der Zustände 3, 4, 5 oder 2, wie durch den Pfeil f/8 in 10F angezeigt, geht das Komma-Detektorsignal hoch, sodass für den nächsten Zyklus der Status 2 gesetzt wird. Da das Komma-Detektorsignal zu diesem Zeitpunkt nach unten geht, transferiert die Statusmaschine mit dem nächsten Zyklus auf den Status 3. Wenn somit der Komma-Code an einer 8-Bit- oder 9-Bit-Abweichung leidet wird die Periode der Wiederherstellungstakte nur einmal kürzer und ist gleich f/8. Die Periode der Wiederherstellungstakte wird vom nächsten Zyklus an f/10. Bei der vorliegenden Ausführungsform wird die Periode der Wiederherstellungstakte in Abhängigkeit von den Bitabweichungen gleich f/4, f/6 oder f/8, kürzer als f/10. Die Schaltungskonfiguration ist jedoch einfacher als diejenige der vorhergehenden Ausführungsform.
Obwohl die vorliegende Erfindung vollständig anhand der bevorzugten Ausführungsformen beschrieben worden ist, ist anzumerken, dass die vorliegende Erfin dung nicht auf die dargestellten Ausführungsformen begrenzt ist und andere Variationen oder Korrekturen aufweisen kann, die für den Fachmann innerhalb des Umfangs der Erfindung, die in den Patentansprüchen definiert ist, leicht zu ersehen sind.
Anzumerken ist, dass andere Aufgaben, Merkmale und Aspekte der vorliegenden Erfindung aus der gesamten Offenbarung hervorgehen und dass Modifikationen der offenbarten Ausführungsformen ohne abweichen vom Umfang der vorliegenden Erfindung wie in den anhängenden Ansprüchen beansprucht durchgeführt werden können.

Claims

Demultiplexerschaltung mit: einer ersten Seriell-Parallel-Wandlerschaltung (20) zum Empfang von seriellen Eingabedaten und zum Durchführen einer Seriell-Parallel-Wandlung zur Ausgabe von Ergebnisdaten an parallele Pfade, einer Code-Detektorschaltung (30) zum Aktivieren und Ausgeben eines Detektorsignals bei Erfassung einer Koinzidenz zwischen den Ergebnisausgabedaten und einem vorgegebenen Prüfcode, wobei die Ausgabedaten von der ersten Seriell-Parallel-Wandlerschaltung an die parallelen Pfade ausgegeben werden, einer Schaltung (50, 50A) zum Erzeugen von Wiederherstellungstakten mit einer Dauer, die der Länge einer vorgegebenen Anzahl von Bits der seriellen Eingabedaten entspricht, und, für den Fall, dass Detektorsignale von der Code-Detektorschaltung (30) aktiviert werden, Ändern der Dauer der Wiedergewinnungstake in Abhängigkeit von einer Bitabweichung des Detektorsignals, zur Ausgabe von Ergebniswiedergewinnungstakten, und einer zweiten Seriell-Parallel-Wandlerschaltung (121–130) zum Wandeln der Ergebnisausgabedaten, die seriell auf den parallelen Pfaden übermittelt werden, in parallele Daten zur Ausgabe von zweiten resultierenden parallelen Daten abhängig von den resultierenden Wiedergewinnungstakten.
Demultiplexerschaltung nach Anspruch 1, mit ferner: einer Schaltung zum Verlängern einer vorgegebenen Zeitspanne von nur einer Spanne der Wiedergewinnungstakte basierend auf Taktsignalen einer Frequenz, die von einer Übertragungsfrequenz der seriellen Eingabedaten frequenzgeteilt ist, abhängig von der Bitabweichung bei Aktivierung des Detektorsignals.
Demultiplexerschaltung nach Anspruch 1 oder 2, mit ferner: einer Schaltung zum periodischen Erzeugen der Wiedergewinnungstakte basierend auf Taktsignalen einer Frequenz, die von der Übertragungsfrequenz der seriellen Eingabedaten frequenzgeteilt ist, wenn das Detektorsignal inaktiviert ist, in Übereinstimmung mit Spannen, die der Länge einer vorgegebenen Anzahl von Bits in den seriellen Eingabedaten entsprechen.
Demultiplexerschaltung nach Anspruch 1 oder 2 mit ferner: einer Steuerschaltung (137–139, 40) zum Empfangen der Detektorsignalausgabe von der Code-Detektorschaltung (30) und zum Verlängern der Zeitspanne des aktivierten Zustands des Detektorsignals zur Ausgabe eines Ergebnissignals, und einer Schaltung zum Einstellen der Wiedergewinnungstakte in einen aktivierten Zustand, wenn ein Ausgangssignal der Steuerschaltung in einem aktivierten Zustand ist und die Wiedergewinnungstakte in einem nicht aktivierten Zustand.
Demultiplexerschaltung nach Anspruch 1 oder 2, wobei die erste Seriell-Parallel-Wandlerschaltung (20) seriell die seriellen Eingangsdaten empfängt, um eine 1:2-Seriell-Parallel-Wandlung daran durchzuführen, zur Ausgabe von Resultatdaten an erste und zweite parallele Pfade, wobei die zweite Seriell-Parallel-Wandlerschaltung aufweist: eine Schaltschaltung (60) zum Austauschen der Ausgänge der entsprechenden Registerstufen des Schieberegisters des ersten Pfades und der Schieberegister des zweiten Pfades und eine Halteschaltung (70) zum Empfangen einer Ausgabe der Schaltschaltung (60) und zum Ausgeben paralleler Daten abhängig von den Wiedergewinnungstakten.
Demultiplexerschaltung nach Anspruch 1, wobei die erste Seriell-Parallel-Wandlerschaltung (20) das serielle Eingangssignal seriell erhält, um eine 1:2-Seriell-Parallel-Wandlung daran durchzuführen, um resultierende Daten an den ersten und den zweiten parallelen Weg auszugeben.
Demultiplexerschaltung nach Anspruch 6, wobei die Code-Detektorschaltung (30) ein Detektorsignal bei Erfassung von Koinzidenz von Zweiwegeausgabedaten von der ersten Seriell-Parallel-Wandlerschaltung aktiviert und ausgibt und einen vorgegebenen Prüfcode.
Demultiplexerschaltung nach Anspruch 1 bis 7, wobei die Schaltung zum Erzeugen von Wiedergewinnungstakten (50, 50A) eine Statusmaschine aufweist, die basierend auf frequenzgeteilten Takten der empfangenen Takte zwischen Zuständen wechselt.
Demultiplexerschaltung nach Anspruch 7, wobei die zweite Seriell-Parallel-Wandlerschaltung erste und zweite Schieberegister (121–125, 126–130) aufweist zum Wandeln der seriellen Daten, die verzweigt und auf zwei Pfaden übertragen werden, in parallele Daten und eine Halteschaltung (70) zum Empfangen von Ausgaben der jeweiligen Stufen der ersten und zweiten Schieberegister in Parallel und zum Abtasten der Ausgaben mit den Wiedergewinnungstakten zur Ausgabe von abgetasteten Daten.
Demultiplexerschaltung nach Anspruch 7, wobei die zweite Seriell-Parallel-Wandlerschaltung eine Steuerschaltung (127–139, 40) aufweist zum Empfangen des Detektorsignals von der Code-Detektorschaltung (30) und zum Ausgeben des Signals, das dem Detektorsignal entspricht, in Zeitdauer des aktivierten Zustands, der durch einen vorgegebenen Wert verlängert ist.
Demultiplexerschaltung nach Anspruch 10, wobei die zweite Seriell-Parallel-Wandlerschaltung erste und zweite Verzögerungsschaltungen (131–133, 134–136) aufweist zum Verzögern von übertragenen Daten von zwei Pfaden um eine Zeit, die einer Verzögerungszeit in der Steuerschaltung entspricht.
Demultiplexerschaltung nach Anspruch 11, wobei die zweite Seriell-Parallel-Wandlerschaltung erste und zweite Schieberegister (121–125, 126–130) aufweist zum Empfangen von Ausgaben der ersten und zweiten Verzögerungsschaltungen und zum Wandeln der Ausgaben in Paralleldaten.
Demultiplexerschaltung nach Anspruch 12, wobei die zweite Seriell-Parallel-Wandlerschaltung eine Halteschaltung (70) aufweist zum Empfangen von Ausgaben der jeweiligen Zustände der ersten und zweiten Schieberegister in Parallel und zum Abtasten der parallelen Ausgaben zur Ausgabe von resultierenden parallelen Daten.
Demultiplexerschaltung nach Anspruch 11, wobei die Schaltung zum Erzeugen von Wiedergewinnungstakten (50, 50A) eine Statusmaschine aufweist, die basierend auf frequenzgeteilten Takten der empfangenen Takte zwischen Zuständen überträgt.
Demultiplexerschaltung nach Anspruch 14, wobei, wenn das Ausgangssignal von der Steuerschaltung in einem aktivierten Zustand ist und die Wiedergewinnungstakte in einem nicht aktiven Zustand sind, die Statusmaschine die Wiedergewinnungstakten in den aktivierten Zustand versetzen.
Demultiplexerschaltung nach Anspruch 13, wobei die zweite Seriell-Parallel-Wandlerschaltung eine Selektorschaltung (60) aufweist zum Empfangen von ersten und zweiten Ausgaben von Registrierungszuständen des ersten und des zweiten Schieberegisters und zum Austauschen der ersten und zweiten Ausgaben abhängig von vorgegebenen Bitabweichungen des Detektorsignals, um die ausgetauschten Ausgaben an die Halteschaltung (70) zu senden.