CN103746707A - 基于fpga的并串数据转换电路 - Google Patents

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李洪涛
陈诚
顾陈
朱晓华
曾文浩
王超宇
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Nanjing University of Science and Technology
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Abstract

本发明公开了一种基于FPGA的并串数据转换电路。并串数据转换电路由数据输出选择器及可产生选择脉冲的脉冲产生单元组成。数据输出选择器为一个N选1的选择器，脉冲产生单元由延时单元、反相器及与门构成，并使用布局布线约束技术使延时单元延时精确可控。本发明通过编程可实现高达吉赫兹的串行传输速度，并使用FPGA设计实现，具有较高的精确度、较强的通用性和适用性。

Description

基于FPGA的并串数据转换电路
技术领域
本发明属于一种并串数据转换电路，特别是一种基于FPGA的传输速度达吉赫兹并串数据转换电路。
背景技术
基于FPGA的并串数据转换电路用于将多位的并行数据转换为一位的串行数据。
目前FPGA中并串数据的转换主要通过并串数据转换的硬核来实现。并串数据的硬核只会在中高端的FPGA中出现，从而限制了低端FPGA的应用。而且由于硬核数量的限制，当并串数据转换需求较大时，需要使用专用的芯片来实现，这加大了成本，且由于引脚的增加，给电路设计带来极大的不便。
发明内容
本发明的目的在于提供一种基于FPGA的并串数据转换电路，这种电路能够实现将任意位宽的并行数据转换成串行数据。
实现本发明的技术解决方案是设计一种基于FPGA的并串数据转换电路，包括数据输出选择器及脉冲产生单元。所描述的数据输出选择器由N选1选择器构成，所描述的脉冲产生单元由延时单元、反相器及与门构成，脉冲产生单元的数量等于并行数据的位宽，脉冲产生单元使用布局布线约束技术，实现脉冲的宽度等于输入并行数据时钟的周期除以并行数据位宽。
所描述的N选1选择器、延时单元、反相器及与门均由FPGA的查找表实现。
所描述的布局布线约束技术使延时电路的阵列结构固定在FPGA内部，使用布局布线约束技术使脉冲精度可控。
将脉冲产生单元拓展，即增加脉冲产生单元的个数，可实现任意位并行数据的串行转换，具有较高的适用性。
本发明应用于FPGA中，可实现高达吉赫兹的串行传输速度。
本发明与现有技术相比，其显著优点：
1.        低端FPGA中没有并串数据转换的硬核，该发明可使低端FPGA直接实现并串数据转换功能。
2.        由于高端FPGA的并串数据转换硬核数量限制，当并串数据转换需求较大时，需要使用专用的芯片来实现，该发明可以替代专用芯片在FPGA中实现并串数据转换，给电路设计带来极大的便利。
附图说明
图1是4位并行数据转串行输出电路的总体结构。
图2是4选1选择器。
图3是脉冲产生单元1。
图4是延时单元。
图5是基本延时单元。
图6是反相器。
图7是与门。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明确，以下参照附图对本发明进一步详细说明。
本发明提供了一种基于FPGA的并串数据转换电路，由数据输出选择器及脉冲产生单元组成，具体实施结构如图1所示。图1所示的并串数据转换电路能够实现4位并行数据转换成串行输出；跟据用户需求，拓展脉冲产生单元，可实现任意位宽的并串数据转换。本发明以图1所示电路为例说明具体的实施方式。下面对各部分结构进行详细介绍：
数据选择器，如图1所示，为一个4选1选择器。并行数据通过4选1选择器输出成串行数据。
4选1选择器，如图2所示，由FPGA内部的查找表实现，对其编程使A0、A1、A2及A3为信号输入端，分别连接4位的并行输入数据，A4、A5、A6及A7为选择控制端，可选择从A0、A1、A2及A3输入的信号，信号经过查找表后从O端输出。
脉冲产生单元1，如图3所示，由延时单元、反相器及与门实现。脉冲产生单元1的输入是输入数据的时钟CLK0，CLK0经过延时单元产生时钟CLK1，CLK1经过反相器与CLK0相与得到脉冲1。脉冲产生单元2的输入是脉冲产生单元1的输出时钟CLK1，以此类推，脉冲产生单元N的输入是脉冲产生单元N-1的输出时钟。
延时单元，如图4所示，由n个基本延时单元级联构成。信号从input端输入可选择延时单元，从output端输出，每经过一个基本延时单元就会延时最小延时时间，连续通过n个基本延时单元就会延时n个最小延时时间。基本延时单元的数目n是T/4-1（时钟周期除以并行数据位宽后减去反相器的延时）。
基本延时单元，如图5所示，由FPGA内部的查找表实现，对其编程使A0、A1、A2端输入为0，信号从A3端输入，经过查找表后延时，从O端输出。信号经过查找表后延时最小延时时间，不同型号的FPGA芯片，最小延时时间略有差异。
反相器，如图6所示，由FPGA内部的查找表实现，对其编程使A0、A1、A2端输入为0，信号从A3端输入，经过查找表后延时，从O端输出。
与门，如图7所示，由FPGA内部的查找表实现，对其编程使A0、A1端输入为0，信号从A2、A3端输入，经过查找表后延时，从O端输出。
通过布局布线技术，使得脉冲产生单元产生的脉冲宽度精确可控。
本发明能够实现并串数据转换电路，其中脉冲产生单元的数目及脉冲宽度由输入数据的位宽决定，可实现不同位宽数据的并串转换。如需实现N位数据的并串转换，则可以使用N个脉冲产生单元，并通过编程及布局布线技术使每个脉冲宽度为T/N（时钟周期除以数据位宽）。

Claims (7)

1.一种基于FPGA的并串数据转换电路，其特征在于：包括数据输出选择器及N个脉冲产生单元。
2.根据权利要求1所描述的基于FPGA的并串数据转换电路，其特征在于：所述脉冲产生单元由延时单元、反相器及与门构成，脉冲产生单元1的输入时钟为输入数据的时钟CLK0，CLK0经过延时单元得到输出时钟CLK1，CLK1再经过反相器后与CLK0一起连接到与门得到脉冲1；脉冲产生单元2的输入时钟为脉冲产生单元1的输出时钟，以此类推，脉冲产生单元N的输入时钟为脉冲产生单元N-1的输出时钟。
3.根据权利要求1所描述的基于FPGA的并串数据转换电路，其特征在于：所述数据选择器为一个N选1选择器，N由输入数据位宽决定，并由FPGA的查找表实现，从而实现数据串行输出。
4.根据权利要求1所描述的基于FPGA的并串数据转换电路，其特征在于：延时单元由FPGA的查找表实现。
5.根据权利要求1所描述的基于FPGA的并串数据转换电路，其特征在于：反相器由FPGA的查找表实现。
6.根据权利要求1所描述的基于FPGA的并串数据转换电路，其特征在于：与门由FPGA的查找表实现。
7.根据权利要求1所描述的基于FPGA的并串数据转换电路，其特征在于：脉冲产生单元使用布局布线约束技术，实现脉冲的精确可控。
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