CN105162437A - 一种波形发生装置及方法 - Google Patents

Abstract

本申请公开了一种波形发生装置及方法，其中，波形发生装置包括基于FPGA的波形发生管理模块和外围电路扩展模块，所述波形发生管理模块包括：核心管理单元；与所述核心管理单元连接的数据传输控制单元；与所述核心管理单元连接的存储控制单元；与所述核心管理单元连接的系统时钟管理单元；数据率加速单元，用于以加倍的输出速率输出所述波形数据；所述外围电路扩展模块包括：数据传输总线控制单元、存储单元、数字模拟转换单元和输出时钟管理单元。本申请提供的上述波形发生装置和方法，既具有较高的灵活性，又能够实现高速的数字波形发生和控制功能。

Description

一种波形发生装置及方法

技术领域

本发明涉及电子科学技术领域，特别是涉及一种波形发生装置及方法。

背景技术

随着近年来电子科学技术以及相关研究领域的快速发展，波形发生器在电子科学与技术、通讯、物理、化学、生物，甚至医学领域得到了广泛的应用。高速高分辨率的波形发生功能，不仅可作为高精度的参考信号，也可为基础科学研究提供稳定的激励信号，现代科学技术的快速发展，对高速高分辨率的波形发生功能，提出了新的需求。任意波形发生器(AWG，ArbitraryWaveformGenerator)是波形发生功能的一个典型例子，即用户可根据自身的需求，自定义任意波形以供AWG输出，因此AWG既可根据用户需求输出正弦波、方波、三角波、锯齿波、高斯波等常用波形，也可输出无固定规律的自定义波形，抑或输出组合波形。波形发生器通常以定制的专用集成电路(ASIC)或者现场可编程门阵列(FPGA)作为核心管理芯片，来实现对波形数据的发生、存储和传输功能。

现在技术中的一种采用AISC实现的波形发生器，可以发挥定制电路集成度高、速度快的优点，有利于实现高速低功耗的波形发生功能，Keysight(原Agilent)公司生产的任意波形发生器81180A，内部集成定制的专用ASIC芯片，能够输出双通道高采样率的用户自定义波形，且具备多种输出模式。其内部集成高速波形存储单元，兼容网口/USB等高速传输总线，在卫星、通讯、科研等前沿技术领域得到了应用。然而其具有一个明显的缺点，就是设计灵活性不足，ASIC设计完成后，可用的资源也被固定，用户只能根据产品既有的功能使用，故灵活性较低，常常需要结合其他波形发生器来满足应用的需求，故其应用有着较大的局限。当其应用场合需要较高的灵活性时，基于定制AISC的波形发生器往往难以胜任需求。

现有技术中的一种基于FPGA的波形发生装置，以FPGA作为核心管理芯片，结合DDR存储单元、PCI总线以及DAC模拟通道，实现了采样率约为400MSPS的任意波形发生功能，其以DDR存储器用于波形数据的现场存储，PCI总线实现与上位机的通讯和波形数据传输，DAC模拟通道实现数字信号-模拟信号的转换，而FPGA作为实现上述器件的综合管理与数字波形输出功能，并实现了多种波形输出模式，其最终结合滤波器、放大器等模拟电路实现波形的输出。上述波形发生器由于FPGA自身的可编程特性，为设计带来了极大灵活度，也能够有效地降低设计成本和开发周期。FPGA的可重复编程不仅体现在内部逻辑单元的功能可现场重新配置，而且IO管脚以及工作时钟分配也可以重新定义。因此，基于FPGA的波形发生器电路，往往不需要重新设计硬件，即可满足多种应用场合的需求，但其有一个明显的缺点就是：无法实现高速的数字波形发生和控制功能，运行速率低于基于定制AISC的电路。

因此，如何使波形发生器既具有较高的灵活性，又能够实现高速的数字波形发生和控制功能，是技术人员面临的难题。

发明内容

为解决上述问题，本发明提供了一种波形发生装置和方法，既具有较高的灵活性，又能够实现高速的数字波形发生和控制功能。

本发明提供的一种波形发生装置包括：基于FPGA的波形发生管理模块和外围电路扩展模块，所述波形发生管理模块包括：

核心管理单元；

与所述核心管理单元连接的数据传输控制单元，用于控制所述核心管理单元与上位机之间的波形数据的传输；

与所述核心管理单元连接的存储控制单元，用于控制所述波形数据的存储与读取；

与所述核心管理单元连接的系统时钟管理单元，用于产生第一时钟信号和第二时钟信号，所述第二时钟信号的频率为所述第一时钟信号的频率的二倍；

与所述核心管理单元、所述存储控制单元和所述系统时钟管理单元连接的数据率加速单元，用于根据所述第一时钟信号和所述第二时钟信号压缩所述波形数据的位宽，并以加倍的输出速率输出所述波形数据，所述数据率加速单元包括至少一个数据率加速部件；

所述外围电路扩展模块包括：

连接在所述数据传输控制单元和所述上位机之间的数据传输总线控制单元；

与所述存储控制单元连接的存储单元；

与所述数据率加速单元连接的数字模拟转换单元，用于输出任意波；

连接在所述系统时钟管理单元和所述数字模拟转换单元之间的输出时钟管理单元。

优选的，在上述波形发生装置中，所述数据率加速部件包括：

第一D触发器、第二D触发器、第三D触发器和第四D触发器，所述第一D触发器的第一输入端用于接收第一输入信号，所述第二D触发器的第一输入端用于接收第二输入信号，所述第三D触发器的第一输入端用于接收第三输入信号，所述第四D触发器的第一输入端用于接收第四输入信号，所述第一D触发器的第二输入端、第二D触发器的第二输入端、第三D触发器的第二输入端和第四触发器的第二输入端均用于接收所述第一时钟信号；

第一高速多路复用器和第二高速多路复用器，所述第一高速多路复用器的第一输入端连接所述第一D触发器的输出端，第二输入端连接所述第二D触发器的输出端，第三输入端用于接收所述第一时钟信号，所述第二高速多路复用器的第一输入端连接所述第三D触发器的输出端，第二输入端连接所述第四D触发器的输出端，第三输入端用于接收所述第一时钟信号；

第五D触发器和第六D触发器，所述第五D触发器的第一输入端连接所述第一高速多路复用器的输出端，第二输入端用于接收所述第二时钟信号，所述第六触发器的第一输入端连接所述第二高速多路复用器的输出端，第二输入端用于接收所述第二时钟信号；

双倍速率输出I/O接口，所述双倍速率输出I/O接口的第一输入端连接所述第五D触发器的输出端，第二输入端连接所述第六D触发器的输出端，第三输入端用于接收所述第二时钟信号，输出端连接所述数字模拟转换单元。

优选的，在上述波形发生装置中，还包括与所述数据率加速单元连接的方波输出单元，用于输出方波波形。

优选的，在上述波形发生装置中，所述数据率加速单元包括第一数据率加速部件、第二数据率加速部件和第三数据率加速部件，其中所述第一数据率加速部件连接所述数字模拟转换单元，所述第二数据率加速部件和所述第三数据率加速部件连接所述方波输出单元。

优选的，在上述波形发生装置中，所述方波输出单元包括第一输出延时调节部件、第二输出延时调节部件以及或门，所述第一输出延时调节部件的输入端连接所述第二数据率加速部件，输出端连接所述或门的第一输入端，所述第二输出延时调节部件的输入端连接所述第三数据率加速部件，输出端连接所述或门的第二输入端，所述或门的输出端用于输出方波波形。

优选的，在上述波形发生装置中，所述数据传输控制单元为USB控制单元，所述数据传输总线控制单元为USB总线控制单元。

优选的，在上述波形发生装置中，所述存储控制单元为DDR3存储控制单元，所述存储单元为DDR3存储单元。

优选的，在上述波形发生装置中，所述数字模拟转换器为高位数的数字模拟转换器。

本发明提供的一种波形发生方法，包括：

接收上位机发出的控制指令和波形数据存储地址；

根据所述控制指令，将波形数据存储到所述波形数据存储地址中；

比对和校验所述波形数据；

压缩所述波形数据的位宽，以加倍的输出速率输出所述波形数据，并播放与所述波形数据对应的波形。

本发明提供的上述波形发生装置和方法，由于基于FPGA，因此具有较高的灵活性，而且利用数据率加速单元来根据所述第一时钟信号和所述第二时钟信号压缩所述波形数据的位宽，并以加倍的输出速率输出所述波形数据，因此能够实现高速的数字波形发生和控制功能。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。

图1为本申请实施例提供的第一种波形发生装置的示意图；

图2为本申请实施例提供的第一种波形发生装置的数据率加速部件的示意图；

图3为本申请实施例提供的第二种波形发生装置的示意图；

图4为本申请实施例提供的方波输出单元的组成示意图；

图5为本申请实施例提供的一种波形发生方法的示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

随着半导体技术的进一步发展，当前的FPGA产品的性能已逐渐接近于定制的AISC电路，其中，Xilinx公司的SRAM型Virtex-7系列FPGA，是当前市面上性能最高的FPGA产品，其采用28nmCMOS工艺，最低工作电平1.2V，支持高达超过10Gb/s的串行数据传输，集成多达百万个逻辑单元和数百甚至上千个用户自定义I/O，工作主时钟频率高达1GHz以上。以Virtex-7FPGA作为核心处理单元，不仅可以实现高速高分辨率的波形发生功能，还可以有效降低系统功耗，并最大程度提高设计的灵活性，有效降低成本和开发周期。

本申请实施例的目的在于基于SRAM型(SRAM：StaticRandomAccessMemory静态随机存储器)FPGAVirtex-7的高速任意数字波形发生设计、多模式输出设计、高速数字模拟转换、基于DDR3的SDRAM和USB总线的高速数据传输、管理和存储设计，Virtex-7FPGA是整个设计的核心控制模块，对其内部的逻辑资源进行编程，可实现对DDR3存储单元、USB总线控制单元以及高速数字模拟转换器的控制及数据交互，同时，由FPGA逻辑实现高采样率和高分辨率的数字信号生成以及高速时钟的管理和输出。利用其性能强速度快且可重复配置的优点，提供一种高速高分辨率、低成本、设计灵活性较强且集成度高的组合波形发生装置。

本申请实施例提供的第一种波形发生装置如图1所示，图1为本申请实施例提供的第一种波形发生装置的示意图。该波形发生装置包括：

基于FPGA的波形发生管理模块1和外围电路扩展模块2，所述波形发生管理模块1包括：

核心管理单元101，顾名思义，所述核心管理单元101处于整个波形发生管理模块的核心部位，因此发挥着核心的作用，这些作用具体包括：触发信号的管理和分配；接收控制命令和波形数据，并进行解析与控制；与存储控制单元进行通讯，实现波形数据的存储、读取与比对；根据控制命令对系统时钟管理单元进行相应操作，控制时钟分配与通道间时钟的相对延时；对数据率加速单元进行控制，控制波形发生通道的开关，根据控制命令进入相应的工作模式并播放波形；

与所述核心管理单元101连接的数据传输控制单元102，用于控制所述核心管理单元101与上位机103之间的波形数据的传输，负责对上位机和FPGA进行衔接，接收指令和波形数据并进行相应的反馈；

与所述核心管理单元101连接的存储控制单元104，用于控制所述波形数据的存储与读取，负责对外扩的存储单元进行管理，根据上位机发送的信息向相应的地址存储波形数据，或从中读取波形数据进行播放；

与所述核心管理单元101连接的系统时钟管理单元105，用于产生第一时钟信号和第二时钟信号，所述第二时钟信号的频率为所述第一时钟信号的频率的二倍，此处需要说明的是，所述第一时钟信号为FPGA的系统工作时钟，而所述第二时钟信号为数据率加速时钟，该系统时钟管理单元105还能对外部的输出时钟管理单元进行控制，以精确调节输出波形通道间的相对延时；

与所述核心管理单元101、所述存储控制单元104和所述系统时钟管理单元105连接的数据率加速单元106，用于根据所述第一时钟信号和所述第二时钟信号压缩所述波形数据的位宽，并以加倍的输出速率输出所述波形数据，所述数据率加速单元106包括至少一个数据率加速部件；

另外还常规的包括触发同步单元107，负责将外部输入的触发信号进行统一管理，并与FPGA系统时钟进行同步；

所述外围电路扩展模块2包括：

连接在所述数据传输控制单元102和所述上位机103之间的数据传输总线控制单元201；

与所述存储控制单元104连接的存储单元202；

与所述数据率加速单元106连接的数字模拟转换单元203，用于输出任意波；

连接在所述系统时钟管理单元105和所述数字模拟转换单元203之间的输出时钟管理单元204，该外部的输出时钟管理单元204可精确调节各波形发生通道的输出时钟的相对延时，改变通道间输出时钟的相对延时即可实现改变通道间输出信号相对延时的目的，即使用高精度的时钟管理芯片可实现高分辨率的信号延时管理。

另外需要说明的是，上述的FPGA内部的模块都通过编写硬件描述语言(HDL)实现。

上述波形发生装置中，由于基于FPGA进行设计，因此具有较高的灵活性，而且利用数据率加速单元来根据所述第一时钟信号和所述第二时钟信号压缩所述波形数据的位宽，并以加倍的输出速率输出所述波形数据，因此能够实现高速的数字波形发生和控制功能。

进一步的，所述数据率加速部件106的具体结构如图2所示，图2为本申请实施例提供的第一种波形发生装置的数据率加速部件的示意图。该数据率加速部件包括：

第一D触发器301、第二D触发器302、第三D触发器303和第四D触发器304，所述第一D触发器301的第一输入端用于接收第一输入信号，所述第二D触发器302的第一输入端用于接收第二输入信号，所述第三D触发器303的第一输入端用于接收第三输入信号，所述第四D触发器304的第一输入端用于接收第四输入信号，所述第一D触发器301的第二输入端、第二D触发器302的第二输入端、第三D触发器303的第二输入端和第四触发器304的第二输入端均用于接收所述第一时钟信号；

第一高速多路复用器305和第二高速多路复用器306，所述第一高速多路复用器305的第一输入端连接所述第一D触发器301的输出端，第二输入端连接所述第二D触发器302的输出端，第三输入端用于接收所述第一时钟信号，所述第二高速多路复用器306的第一输入端连接所述第三D触发器303的输出端，第二输入端连接所述第四D触发器304的输出端，第三输入端用于接收所述第一时钟信号；

第五D触发器307和第六D触发器308，所述第五D触发器307的第一输入端连接所述第一高速多路复用器305的输出端，第二输入端用于接收所述第二时钟信号，所述第六触发器308的第一输入端连接所述第二高速多路复用器306的输出端，第二输入端用于接收所述第二时钟信号；

双倍速率输出I/O接口309，所述双倍速率输出I/O接口309的第一输入端连接所述第五D触发器307的输出端，第二输入端连接所述第六D触发器308的输出端，第三输入端用于接收所述第二时钟信号，输出端连接所述数字模拟转换单元。

上述第一高速多路复用器305和第二高速多路复用器306调用的是FPGA内部的高速进位链资源，进位链的速度非常快，延时时间仅为10～20ps，高速进位链资源会根据端第一高速多路复用器305和第二高速多路复用器306的S端输入的时钟的电平高低，切换输出的状态，在S为1时输出为第一输入信号，S为0时输出为第二输入信号，第一高速多路复用器305和第二高速多路复用器306的输出由频率翻倍的第二时钟信号驱动的D触发器进行锁存，然后再发送给双倍速率输出I/O接口309。双倍速率输出I/O接口309在第二时钟信号的上升沿会输出第一输入端的信号，在第二时钟信号的下降沿会输出第二输入端的信号，这样就可达到将输入的4bit信号转换为速率4倍的单bit信号的目的，从而提高了输出的速率。

采用高位宽的并行数字模拟转换以提高幅度分辨率。对于单通道任意波，在FPGA内部采用多个如图2所示的结构，即可实现高数据率的并行数字信号传播。为了在高速条件下满足FPGA内部逻辑设计的信号完整性，图中所有逻辑单元的布局布线都由人工对FPGA底层设计约束条件完成，以将并行数据的输出时间对齐，保证信号输出的正确性。

上述实施例提供的第一种波形发生装置虽然提高了速率，具有明显的优点，但是存在一个问题，就是通道数较少且未集成独立的方波通道，故对于需求额外方波控制通道的场合，其应用会受到较大的制约，往往需要选取外接额外的波形发生器来满足实际应用。而FPGA具有I/O数目多和现场可重复编程的优点，因此具有提供额外的方波通道和根据用户需求定制波形发生方案的能力，可兼顾高性能的信号发生和设计的灵活性。

为达到上述目的，本申请实施例还提供了第二种波形发生装置，如图3所示，图3为本申请实施例提供的第二种波形发生装置的示意图，该装置相对于第一种波形发生装置的区别在于增加了一个方波输出单元205，用于输出方波波形。这样就使得该波形发生装置既能输出任意波，又能输出方波，增强了兼容性，更加方便使用。

在上述第二种波形发生装置中，由于增加了方波输出单元205，因此就可以优选的设置所述数据率加速单元包括第一数据率加速部件、第二数据率加速部件和第三数据率加速部件，其中所述第一数据率加速部件连接所述数字模拟转换单元，所述第二数据率加速部件和所述第三数据率加速部件连接所述方波输出单元。

进一步的，如图4所示，图4为本申请实施例提供的方波输出单元的组成示意图。所述方波输出单元205包括第一输出延时调节部件403、第二输出延时调节部件404以及或门405，所述第一输出延时调节部件403的输入端连接所述第二数据率加速部件401，输出端连接所述或门405的第一输入端，所述第二输出延时调节部件404的输入端连接所述第三数据率加速部件402，输出端连接所述或门405的第二输入端，所述或门405的输出端用于输出方波波形。

在该实施例中，由核心管理单元实现对高分辨率方波输出的控制，第二数据率加速部件401和第三数据率加速部件402用于实现对方波输出速率的提速，第一输出延时调节部件403和第二输出延时调节部件404用于实现方波输出延时的精确可调，或门405用于对上述两个输出延时调节部件输出的方波做逻辑或，从而同时实现高分辨率的方波脉冲宽度调节和高分辨率的方波信号延时时间调节，或门405的输出则作为最终的单通道的方波输出。

另外，为了进一步提高波形发生装置的传输速率和控制速率，在上述波形发生装置中，所述数据传输控制单元可以优选为USB控制单元，相应的，所述数据传输总线控制单元可以优选为USB总线控制单元；所述存储控制单元可以优选为DDR3存储控制单元，相应的，所述存储单元可以优选为DDR3存储单元；所述数字模拟转换器可以优选为高位数的数字模拟转换器。

其中，外扩的存储单元DDR3SDRAM用于为基于FPGA的波形发生装置提供波形数据的存储功能，USB总线控制单元用于提供FPGA与上位机的通讯接口以实现控制命令和波形数据的下载和更新，高速数字模拟转换单元用于将FPGA输出的高速数字波形信号转换为高采样率的模拟信号并输出。FPGA的逻辑单元实现高采样率和高分辨率的数字信号生成，其中高采样率即利用Virtex-7FPGA内部的高速进位链资源，实现高速的数据切换和时钟选择，提高时钟频率并压缩数据位宽以提高输出数据率，最终结合高速的双倍速率差分输出数字I/O通道，实现高采样率的波形发生功能；而高分辨率具体是指波形发生器的幅度调节分辨率高。

本申请实施例提供的一种波形发生方法如图5所示，图5为本申请实施例提供的一种波形发生方法的示意图。该方法包括如下步骤：

S1：接收上位机发出的控制指令和波形数据存储地址；

在该步骤中，接收到上位机发出的控制指令和波形数据存储地址之后，需要进行判断，如果判断该控制指令为回到初始状态或者错误的指令，则回到初始状态；如果判断为波形数据写入指令则进入步骤S2，如果判断为数据比对指令则进入步骤S3，如果判断为波形播放指令则进入步骤S4。

S2：根据所述控制指令，将波形数据存储到所述波形数据存储地址中；

在该步骤中，将从上位机接收到的波形数据按照所述波形数据存储地址写入到存储单元中。

S3：比对和校验所述波形数据；

在该步骤中，按照地址从存储单元中读取波形数据并发送回上位机进行比对。

S4：压缩所述波形数据的位宽，以加倍的输出速率输出所述波形数据，并播放与所述波形数据对应的波形。

在该步骤中，先判断波形播放的模式和通道，若发现出现错误的模式和通道选择则返回到初始状态，若正确则播放波形，另外，所述输出速率可以为现有技术中的输出速率的二倍、四倍或其他倍数，在此并不做任何限制。

另外需要说明的是，在播放波形的过程中，若接收到新的指令，则停止波形播放。

波形的播放具有多种工作模式，具体包括：单次播放：一次性播放制定长度的波形序列，结束后挂起等待下一次触发信号；连续播放：连续性地重复制定的波形序列，直至接收到总线发来的结束指令；分段播放：根据指定地址播放数个波形序列；队列播放：播放指定的数个波形序列，且每个波形序列可指定重复次数，结束单个序列的指定重复播放后，方进入下一个序列的播放；步进播放：重复播放指定的波形序列，且每次重复播放时播放长度依次递进。

本申请实施例提供的上述波形发生装置，可在众多场合得到应用。针对Virtex-7FPGA的高性能和可重复编程性，并结合相应的外围电路，可使该波形发生装置在各类应用中功能多样化，提高高性能波形发生功能的同时保证其灵活性，具体如下所述：

使用灵活。采用FPGA实现组合波形发生器，不仅极大程度利用了FPGA的可重复编程的特性，对FPGA代码稍做改动即可适用于不同需求，而不需要做任何硬件上的改动，同时，以FPGA为核心进行开发，也简化了开发的流程和难度。

高性能且集成度高。本申请实施例利用Virtex-7FPGA高性能、速度快的特点，以其为基础进行创新性的设计，优化了数字信号的产生和输出结构，突破了以往技术的限制，得到了能够与定制ASIC相媲美的性能，同时在单块FPGA中即可集成多个任意波形发生通道和方波发生通道，大大提高系统的集成度。

成本低。以Virtex-7FPGA为核心处理芯片实现多通道的组合波形发生器，单片FPGA的成本约为1～2万元，单机总成本约为4万元，远远小于市面上动辄数十万的任意波形发生器的价格。同时，在面对不同应用时，往往只需改动FPGA内部的逻辑配置，而不需对硬件进行改动即可满足需求，可大大降低二次开发成本。

在SRAM型Virtex-7FPGAXC7V485T-2中实现了高速高分辨率的组合波形发生器。其中，包括4个任意波形发生通道和4个方波发生通道。任意波形发生通道的采样率最高可达1.8GSPS，输出信号幅度范围0～5V，-2.5V～2.5V可切换，幅度分辨率为16-bit。方波发生通道中，方波的宽度分辨率最高可达约75ps。任意波各通道间信号输出相对延时最高分辨率为20ps，方波信号输出的相对延时最高分辨率为75ps。

对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (9)

1.一种波形发生装置，包括基于FPGA的波形发生管理模块和外围电路扩展模块，其特征在于，所述波形发生管理模块包括：

核心管理单元；

与所述核心管理单元连接的数据传输控制单元，用于控制所述核心管理单元与上位机之间的波形数据的传输；

与所述核心管理单元连接的存储控制单元，用于控制所述波形数据的存储与读取；

与所述核心管理单元连接的系统时钟管理单元，用于产生第一时钟信号和第二时钟信号，所述第二时钟信号的频率为所述第一时钟信号的频率的二倍；

与所述核心管理单元、所述存储控制单元和所述系统时钟管理单元连接的数据率加速单元，用于根据所述第一时钟信号和所述第二时钟信号压缩所述波形数据的位宽，并以加倍的输出速率输出所述波形数据，所述数据率加速单元包括至少一个数据率加速部件；

所述外围电路扩展模块包括：

连接在所述数据传输控制单元和所述上位机之间的数据传输总线控制单元；

与所述存储控制单元连接的存储单元；

与所述数据率加速单元连接的数字模拟转换单元，用于输出任意波；

连接在所述系统时钟管理单元和所述数字模拟转换单元之间的输出时钟管理单元。

2.根据权利要求1所述的波形发生装置，其特征在于，所述数据率加速部件包括：

第一D触发器、第二D触发器、第三D触发器和第四D触发器，所述第一D触发器的第一输入端用于接收第一输入信号，所述第二D触发器的第一输入端用于接收第二输入信号，所述第三D触发器的第一输入端用于接收第三输入信号，所述第四D触发器的第一输入端用于接收第四输入信号，所述第一D触发器的第二输入端、第二D触发器的第二输入端、第三D触发器的第二输入端和第四触发器的第二输入端均用于接收所述第一时钟信号；

第一高速多路复用器和第二高速多路复用器，所述第一高速多路复用器的第一输入端连接所述第一D触发器的输出端，第二输入端连接所述第二D触发器的输出端，第三输入端用于接收所述第一时钟信号，所述第二高速多路复用器的第一输入端连接所述第三D触发器的输出端，第二输入端连接所述第四D触发器的输出端，第三输入端用于接收所述第一时钟信号；

第五D触发器和第六D触发器，所述第五D触发器的第一输入端连接所述第一高速多路复用器的输出端，第二输入端用于接收所述第二时钟信号，所述第六触发器的第一输入端连接所述第二高速多路复用器的输出端，第二输入端用于接收所述第二时钟信号；

双倍速率输出I/O接口，所述双倍速率输出I/O接口的第一输入端连接所述第五D触发器的输出端，第二输入端连接所述第六D触发器的输出端，第三输入端用于接收所述第二时钟信号，输出端连接所述数字模拟转换单元。

3.根据权利要求1所述的波形发生装置，其特征在于，还包括与所述数据率加速单元连接的方波输出单元，用于输出方波波形。

4.根据权利要求3所述的波形发生装置，其特征在于，所述数据率加速单元包括第一数据率加速部件、第二数据率加速部件和第三数据率加速部件，其中所述第一数据率加速部件连接所述数字模拟转换单元，所述第二数据率加速部件和所述第三数据率加速部件连接所述方波输出单元。

5.根据权利要求4所述的波形发生装置，其特征在于，所述方波输出单元包括第一输出延时调节部件、第二输出延时调节部件以及或门，所述第一输出延时调节部件的输入端连接所述第二数据率加速部件，输出端连接所述或门的第一输入端，所述第二输出延时调节部件的输入端连接所述第三数据率加速部件，输出端连接所述或门的第二输入端，所述或门的输出端用于输出方波波形。

6.根据权利要求1-5任一项所述的波形发生装置，其特征在于，所述数据传输控制单元为USB控制单元，所述数据传输总线控制单元为USB总线控制单元。

7.根据权利要求1-5任一项所述的波形发生装置，其特征在于，所述存储控制单元为DDR3存储控制单元，所述存储单元为DDR3存储单元。

8.根据权利要求1-5任一项所述的波形发生装置，其特征在于，所述数字模拟转换器为高位数的数字模拟转换器。

9.一种波形发生方法，其特征在于，包括：

接收上位机发出的控制指令和波形数据存储地址；

根据所述控制指令，将波形数据存储到所述波形数据存储地址中；

比对和校验所述波形数据；

压缩所述波形数据的位宽，以加倍的输出速率输出所述波形数据，并播放与所述波形数据对应的波形。