CN110333490B - 基于流水线工作模式的异步多通道任意波形产生方法 - Google Patents

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Abstract

本发明涉及一种基于流水线工作模式的异步多通道任意波形产生方法，该方法基于流水线工作模式，对高速多通道DDS采用一组高速并行接口实现对多个通道的波形产生独立控制，实现多通道相互独立的大带宽任意波形，具有能够实现高集成度、低功耗、低成本异步大带宽任意波形等的优点。

Description

基于流水线工作模式的异步多通道任意波形产生方法
技术领域
本发明属于数字阵列、MIMO雷达、全极化导引头雷达等领域，涉及一种高集成多通道相互独立的大带宽任波形产生技术。
背景技术
在多通道数字阵列雷达、MIMO雷达以及全极化雷达等领域中，需要或者可以通过多组相互独立的波形产生器，实现不同通道发射信号波形，同时实现信号移相与延时。不同通道之间的波形需要相互独立以满足系统功能性要求。随着雷达对波形信号带宽要求的加大，需要使用多片高速DAC实现，成本高、功耗大、占用空间大；采用具有高速并行接口的多通道DDS具有高集成度、低功耗、低成本优势，但是由于通道集成，仅有一组高速并行接口，不能实现不同通道之间波形独立产生。本发明提出一种基于流水线工作模式的异步多通道任意波形产生方法，对高速多通道DDS采用一组高速并行接口实现对多个通道的波形产生独立控制，实现多通道相互独立的大带宽任意波形。
发明内容
要解决的技术问题
在对体积、功耗、成本要求高的数字阵列雷达和全极化雷达导引头的波形产生器中，采用4通道高速DDS解决体积、功耗、成本的问题，但是在实现大带宽波形方面，由于集成度高，仅有一组高速并行接口，因此仅能同时对四通道实现相同的波形和延时控制。为实现四通道波形异步，也就是相互独立，需要采用一种方法实现四通道波形的独立。
技术方案
一种基于流水线工作模式的异步多通道任意波形产生方法，其特征在于步骤如下：
步骤1：波形数据RAM地址产生模块产生波形数据RAM读取时所需要的地址和DDS通道切换码；所述的波形数据RAM地址产生模块和波形数据RAM采用FPGA器件中内置；
步骤2：波形数据RAM中按照地址顺序存储四通道波形数据码，数据排列格式为通道0并行控制波形数据0、通道1并行控制波形数据0、通道2并行控制波形数据0、通道3并行控制波形数据0、通道0并行控制波形数据1、通道1并行控制波形数据1、通道2并行控制波形数据1、通道3并行控制波形数据1……通道0并行控制波形数据n、通道1并行控制波形数据n、通道2并行控制波形数据n、通道3并行控制波形数据n；
步骤3：与波形数据码相对应，地址产生模块产生DDS通道控制码，对应通道0数据，通道选择为0；对应通道1数据，通道选择为1；对应通道2数据，通道选择为2；对应通道3数据，通道选择为3；
步骤4：在时钟CLK驱动下，DDS同时输出4通道异频波形，每通道数据率是时钟CLK的1/4。
有益效果
本发明提出的一种基于流水线工作模式的异步多通道任意波形产生方法，该方法基于流水线工作模式，对高速多通道DDS采用一组高速并行接口实现对多个通道的波形产生独立控制，实现多通道相互独立的大带宽任意波形，具有能够实现高集成度、低功耗、低成本异步大带宽任意波形等的优点。
附图说明
图1基于流水线工作模式的异步多通道任意波形产生方法
图2基于流水线工作模式的异步多通道任意波形产生方法工作时序
图3设计实例图
具体实施方式
现结合实施例、附图对本发明作进一步描述：
基于流水线工作模式的异步多通道任意波形产生方法如图1所示。图中，波形数据RAM地址产生模块和波形数据RAM采用FPGA器件中内置，地址产生模块产生波形数据RAM读取时所需要的地址和DDS通道切换码。波形数据RAM中按照地址顺序存储四通道波形数据码，数据排列格式为通道0并行控制波形数据0、通道1并行控制波形数据0、通道2并行控制波形数据0、通道3并行控制波形数据0、通道0并行控制波形数据1、通道1并行控制波形数据1、通道2并行控制波形数据1、通道3并行控制波形数据1……通道0并行控制波形数据n、通道1并行控制波形数据n、通道2并行控制波形数据n、通道3并行控制波形数据n。与波形数据码相对应，地址产生模块产生DDS通道控制码，对应通道0数据，通道选择为0；对应通道1数据，通道选择为1；对应通道2数据，通道选择为2；对应通道3数据，通道选择为3。在图1时钟CLK驱动下，DDS同时输出4通道异频波形。每通道数据率是时钟CLK的1/4。详细时序可参见图2。
需要注意，因为是流水线工作模式，输出后四通道波形会有固定的以时钟CLK为单位的延迟，需要通过数据补零校正时延。
实施例：
应用基于流水线工作模式的异步多通道任意波形产生方法设计的多通道数字阵列波形产生器示例见图3所示。FPHA采用ALTERA公司的EP1C3T144I7，DDS采用振芯科技的GM4943，DDS时钟采用1920MHz，CLK时钟采用120MHz，输出中心频率分别为132.5MHz、137.5MHz、142.5MHz、147.5MHz，带宽3MHz、5MHz、3MHz、5MHz时宽为20μs的四通道波形。每通道波形产生数据率为30MHz。

Claims (1)

1.一种基于流水线工作模式的异步多通道任意波形产生方法，其特征在于步骤如下：
步骤1：波形数据RAM地址产生模块产生波形数据RAM读取时所需要的地址和DDS通道切换码；所述的波形数据RAM地址产生模块和波形数据RAM采用FPGA器件中内置；
步骤2：波形数据RAM中按照地址顺序存储四通道波形数据码，数据排列格式为通道0并行控制波形数据0、通道1并行控制波形数据0、通道2并行控制波形数据0、通道3并行控制波形数据0、通道0并行控制波形数据1、通道1并行控制波形数据1、通道2并行控制波形数据1、通道3并行控制波形数据1……通道0并行控制波形数据n、通道1并行控制波形数据n、通道2并行控制波形数据n、通道3并行控制波形数据n；
步骤3：与波形数据码相对应，地址产生模块产生DDS通道控制码，对应通道0数据，通道选择为0；对应通道1数据，通道选择为1；对应通道2数据，通道选择为2；对应通道3数据，通道选择为3；
步骤4：在时钟CLK驱动下，DDS同时输出4通道异频波形，每通道数据率是时钟CLK的1/4。
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