KR100885225B1 - 반도체 장치 - Google Patents

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KR100885225B1
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후지쯔 마이크로일렉트로닉스 가부시키가이샤
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Abstract

본 발명은 반도체 장치에 관한 것으로, 디바이스의 외부 데이터 버스의 버스 폭에 상관없이 버스 폭이 큰 데이터를 전송할 수 있도록 하는 것을 목적으로 한다.
데이터 출력측의 반도체 장치(1)에서는 m 비트의 내부 데이터를 n 분할하고, 데이터 선택 회로(2)가 m/n개씩 데이터를 선택하여 데이터 출력부(3)로부터 L (=m/n) 비트 폭의 외부 데이터 버스(10)에 출력한다. 이 때, 출력 제어 회로(4)가 데이터 선택 회로(2)에 대한 데이터의 선택을 제어하고, 선택되고 있는 데이터를 나타내는 동기 신호를 동기 신호 출력부(5)로부터 출력한다. 데이터 입력측의 반도체 장치(6)에서는 외부 데이터 버스(10)에 의해서 전송된 데이터를 데이터 입력부(7)에서 수신하고, 데이터 취득 회로(9)가 동기 신호 입력부(8)에서 수신된 동기 신호에 대응하는 내부 데이터 버스에 출력한다. 데이터 취득 회로(9)가 모든 동기 신호에 대응하는 데이터를 취득함으로써, m 비트의 데이터가 취득되게 된다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
도 1은 본 발명의 반도체 장치의 데이터 전송에 관한 원리적 구성을 도시하는 블록도.
도 2는 데이터 출력 장치의 일례를 도시하는 회로도.
도 3은 출력 제어 회로의 일례를 도시하는 회로도.
도 4는 출력 제어 회로의 입출력 파형을 도시하는 도면.
도 5는 데이터 입력 장치의 일례를 도시하는 회로도.
도 6은 동기 신호선 및 외부 데이터 버스의 파형을 도시하는 도면.
도 7은 데이터 입력 장치의 제2예를 도시하는 회로도.
도 8은 동기 신호선, 외부 데이터 버스, 2차 래치전 데이터 및 내부 데이터 버스의 파형을 도시하는 도면.
도 9는 데이터 출력 장치의 제2예를 도시하는 회로도.
도 10은 도 9에 도시된 출력 제어 회로의 일례를 도시하는 회로도.
도 11은 데이터 입력 장치의 제3예를 도시하는 회로도.
도 12는 데이터 입력 장치의 주요부 파형을 도시하는 회로도.
도 13은 데이터 입력 장치의 제4예를 도시하는 회로도.
도 14는 데이터 입력 장치의 주요부 파형을 도시하는 회로도.
도 15는 종래의 데이터 전송의 일례를 도시하는 회로도.
도 16은 싱글 데이터 레이트형의 데이터 전송 파형의 예를 도시하는 도면.
도 17은 2배의 데이터 폭을 갖는 데이터를 전송하는 경우의 싱글 데이터 레이트형의 데이터 전송 파형의 예를 도시하는 도면.
도 18은 종래의 더블 데이터 레이트형의 출력측 디바이스의 예를 도시하는 회로도.
도 19의 (a) 및 도 19의 (b)는 래치 펄스 발생 회로의 예를 도시하는 도면으로서, 도 19의 (a)는 래치 펄스 발생 회로의 회로도이고, 도 19의 (b)는 래치 펄스 발생 회로의 입출력 파형을 도시하는 도면.
도 20은 데이터 셀렉터의 예를 도시하는 회로도.
도 21은 종래의 더블 데이터 레이트형의 입력측 디바이스의 예를 도시하는 회로도.
도 22의 (a) 및 도 22의 (b)는 래치 펄스 발생 회로의 예를 도시하는 도면으로서, 도 22의 (a)는 래치 펄스 발생 회로의 회로도이고, 도 22의 (b)는 래치 펄스 발생 회로의 입출력 파형을 도시하는 도면.
<도면의 주요 부분에 대한 부호의 설명>
1 : 데이터 출력측의 반도체 장치
2 : 데이터 선택 회로
3 : 데이터 출력부
4 : 출력 제어 회로
5 : 동기 신호 출력부
6 : 데이터 입력측의 반도체 장치
7 : 데이터 입력부
8 : 동기 신호 입력부
9 : 데이터 취득 회로
10 : 외부 데이터 버스
11 : 동기 신호선
본 발명은 반도체 장치에 관한 것으로, 특히 외부 데이터 버스 폭보다도 버스 폭이 큰 데이터를 전송하는 것을 가능하게 하는 반도체 장치에 관한 것이다.
싱크로너스형 DRAM(dynamic random access memory)으로 대표되는 커맨드 입력식의 디바이스에서는, 통상 데이터와 커맨드를 동시에 송신하고, 시스템 클록의 상승 엣지에 의해 취득된다. 이와 같이 클록의 상승 엣지에서 한번만 데이터가 취득되는 방식을 싱글 데이터 레이트(SDR)형이라고 부른다. 이하에, 데이터의 취득을 시스템 클록에 동기하여 행하는 싱크로너스형의 디바이스를 예로 들어, 데이터를 전송하는 회로의 예를 나타낸다.
도 15는 종래의 데이터 전송의 일례를 도시하는 회로도이고, 도 16은 싱글 데이터 레이트형의 데이터 전송 파형의 예를 도시하는 도면이다.
이 회로예에 있어서, 출력측 디바이스(100) 및 입력측 디바이스(101)는 각각 동일한 수의 내부 데이터 버스(102, 103)를 갖고, 동일한 수의 외부 데이터 버스(104)에 의해서 접속되어 있다. 커맨드선에 대해서도 마찬가지로, 출력측 디바이스(100)와 입력측 디바이스(101) 사이에서 1 대 1로 접속되어 있다. 출력측 디바이스(100)는 그 내부 데이터 버스(102)의 출력측에 출력 래치 회로(105) 및 출력 버퍼 회로(106)가 설치되고, 입력측 디바이스(101)는 그 내부 데이터 버스(103)의 입력측에 입력 버퍼 회로(107) 및 입력 래치 회로(108)가 설치되어 있다. 출력측 디바이스(100) 및 입력측 디바이스(101)의 출력 래치 회로(105) 및 입력 래치 회로(108)에는 시스템 클록이 제공되고 있다.
출력측 디바이스(100)는 시스템 클록에 동기하여 데이터 및 커맨드를 전송한다. 즉, 시스템 클록의 상승 엣지에서 출력 래치 회로(105)가 내부 데이터 버스(102)의 데이터 및 커맨드선의 커맨드를 래치하고, 각각 출력 버퍼 회로(106)를 통해 외부 데이터 버스(104) 및 커맨드선에 송출한다. 입력측 디바이스(101)는 외부 데이터 버스(104) 및 커맨드선을 통해 전송된 데이터 및 커맨드를 입력 버퍼 회로(107)에서 수신하고, 시스템 클록의 상승 엣지에서 입력 래치 회로(108)가 데이터 및 커맨드를 래치하여 유지하며, 내부 데이터 버스(103)에 출력한다.
출력측 디바이스(100)는 시스템 클록의 상승 엣지를 기초로 하여 출력을 시작하지만, 입력측 디바이스(101)가 데이터를 취득하기 위한 적당한 셋업 시간을 만족시키기 위해서, 도 16에 도시된 바와 같이, 외부 데이터 버스(104)에 송출되는 데이터에는 시스템 클록의 절반 사이클의 지연(D)을 갖게 하도록 하고 있다. 이에 따라, 입력측 디바이스(102)에서는 시스템 클록의 상승 엣지의 타이밍에 유효 데이터 및 유효 커맨드의 유효 기간 중간에 있어서의 데이터 및 커맨드를 래치할 수 있게 된다.
내부 데이터 버스(102, 103) 및 외부 데이터 버스(104)는, 통상 1회의 커맨드로 처리되는 데이터 폭의 데이터를 송신하지만, 버스 폭 이상의 데이터 폭을 갖는 데이터를 송신하는 경우에는 그 데이터는 복수 회의 클록으로 나누는 등에 의해 이루어진다.
도 17은 2배의 데이터 폭을 갖는 데이터를 전송하는 경우의 싱글 데이터 레이트형의 데이터 전송 파형의 예를 도시하는 도면이다.
예를 들면, 2배의 데이터 폭을 갖는 데이터를 전송하는 경우, 하나의 커맨드에 대한 데이터는 2 클록으로 나눠 전송되고, 최초의 클록에서 전반의 데이터가 커맨드와 함께 전송되며, 다음 클록에서 후반의 데이터만이 전송된다. 이와 같이, 싱글 데이터 레이트형으로 2배의 데이터 폭을 갖는 데이터를 전송하는 경우에는, 후반의 데이터를 송신하고 있는 동안에는 다른 커맨드 발행을 행할 수 없기(No Operation) 때문에, 시스템의 실효 성능을 저하시키는 요인이 된다.
이에 대하여, 클록 신호의 상승 엣지와 하강 엣지 양쪽 모두를 사용하여 2배의 데이터 폭을 갖는 데이터의 취득을 가능하게 한 더블 데이터 레이트(DDR)형의 디바이스가 있다.
도 18은 종래의 더블 데이터 레이트형의 출력측 디바이스의 예를 도시하는 회로도이며, 도 19의 (a) 및 도 19의 (b)는 래치 펄스 발생 회로의 예를 도시하는 도면으로, 도 19의 (a)는 래치 펄스 발생 회로의 회로도이고, 도 19의 (b)는 래치 펄스 발생 회로의 입출력 파형을 도시하는 도면이며, 도 20은 데이터 셀렉터의 예를 도시하는 회로도이다.
출력측 디바이스(110)는, 예를 들면 m 비트의 버스 폭을 갖는 내부 데이터 버스를 갖는다고 한 경우, 데이터를 2개의 데이터 블록으로 나누고, 이들을 시스템 클록의 1 사이클로 전송한다. 이를 위해, 출력측 디바이스(110)는 2개의 입력(A, B)과 하나의 출력(O)을 갖는 데이터 셀렉터(111)를 갖고 있다. 각 데이터 셀렉터(111)의 입력(A)은 제1 데이터 블록의 데이터를 수신하도록 접속되고, 입력(B)은 제2 데이터 블록의 데이터를 수신하도록 접속되며, 출력(O)은 래치 회로(112) 및 출력 버퍼(113)를 통해 m/2 라인의 외부 데이터 버스(114)에 접속되어 있다. 데이터를 래치하는 래치 회로(112)는 래치 펄스 발생 회로(115)에 의해서 제어하도록 구성되어 있다. 데이터 셀렉터(111) 및 래치 펄스 발생 회로(115)는 시스템 클록을 기초로 하여 동작하고, 시스템 클록은, 또한 출력 버퍼를 통하여 동기 신호(스트로브 신호)로서 출력된다.
래치 펄스 발생 회로(115)는 도 19의 (a) 및 도 19의 (b)에 도시된 바와 같이, AND 게이트(116)와 NOR 게이트(117)를 갖고 있다. AND 게이트(116) 및 NOR 게이트(117)의 한 쪽의 입력은 직접 시스템 클록을 수신하도록 접속되고, 다른 쪽의 입력은 인버터(118)의 출력에 접속되어 있다. 이 인버터(118)의 입력에는 시스템 클록을 입력하여 지연시키는 래치 펄스 폭 조정용의 지연 회로(119)가 접속되어 있다. 그리고, AND 게이트(116) 및 NOR 게이트(117)의 출력은 OR 게이트(120)의 입력 에 접속되고, 그 출력은 래치 펄스 발생 회로(115)의 출력을 구성하고 있다.
이 래치 펄스 발생 회로(115)에 따르면, AND 게이트(116)가 시스템 클록의 상승 엣지에 응답하여 래치 펄스(a)를 출력하고, NOR 게이트(117)가 시스템 클록의 하강 엣지에 응답하여 래치 펄스(b)를 출력한다. 각각의 래치 펄스(a, b)의 펄스 폭은 지연 회로(1l9)에 의한 지연 시간에 상당한다.
또한, 데이터 셀렉터(111)는 도 20에 도시된 바와 같이, 한 쪽의 입력에 이 데이터 셀렉터(111)의 입력(A, B)에 접속된 NAND 게이트(121, 122)를 갖고, 이들 출력은 NAND 게이트(123)의 입력에 접속되며, 이 NAND 게이트(123)의 출력은 데이터 셀렉터(111)의 출력(O)에 접속되어 있다. 또한, NAND 게이트(121)의 다른 쪽의 입력은 입력에 시스템 클록을 수신하는 인버터(124)의 출력에 접속되고, NAND 게이트(122)의 다른 쪽의 입력은 직접 시스템 클록을 수신하도록 구성되어 있다.
이 데이터 셀렉터(111)에 있어서, 시스템 클록이 로우 레벨에 있을 때, NAND 게이트(121)가 입력(A)으로부터의 데이터 입력을 허가하고, NAND 게이트(122)는 입력(B)으로부터의 데이터 입력을 금지한다. 역으로, 시스템 클록이 하이 레벨에 있는 기간에는 NAND 게이트(121)가 입력(A)으로부터의 데이터 입력을 금지하고, NAND 게이트(122)는 입력(B)으로부터의 데이터 입력을 허가한다.
이상의 구성의 출력측 디바이스(110)에서는, 시스템 클록의 절반 사이클마다 데이터 셀렉터(111)가 전반의 데이터 블록의 데이터(0∼m/2-1)와 후반의 데이터 블록의 데이터(m/2∼m-1)를 교대로 선택하고, 래치 회로(112)가 래치 펄스 발생 회로(115)로부터의 래치 펄스(a)에 의해서 전반의 데이터 블록의 데이터(0∼m/2-1) 를 래치하고, 출력 버퍼(113)를 통해 외부 데이터 버스(114)에 출력하며, 래치 펄스(b)에 의해서 후반의 데이터 블록의 데이터(m/2∼m-1)를 래치하고, 출력 버퍼(113)를 통해 외부 데이터 버스(114)에 출력한다.
도 21은 종래의 더블 데이터 레이트형의 입력측 디바이스의 예를 도시하는 회로도이며, 도 22의 (a) 및 도 22의 (b)는 래치 펄스 발생 회로의 예를 도시하는 도면으로서, 도 22의 (a)는 래치 펄스 발생 회로의 회로도이고, 도 22의 (b)는 래치 펄스 발생 회로의 입출력 파형을 도시하는 도면이다.
입력측 디바이스(130)에서는, 데이터 버스는 입력 버퍼(131)에서 수신하고, 그 출력은 각 입력 버퍼(131)마다 2개의 래치 회로(132)에 입력하도록 접속되어 있다. 래치 회로(132)의 각 쌍의 한 쪽의 제어 입력은 래치 펄스 발생 회로(133)의 한 쪽의 출력(c)에 접속되고, 각 쌍의 다른 쪽의 제어 입력은 래치 펄스 발생 회로(133)의 다른 쪽의 출력(d)에 접속되어 있다.
래치 펄스 발생 회로(133)는 도 22의 (a) 및 도 22의 (b)에 도시된 바와 같이, AND 게이트(134)와 NOR 게이트(135)를 갖고 있다. AND 게이트(134) 및 NOR 게이트(135)의 한 쪽의 입력은 직접 시스템 클록을 수신하도록 접속되고, 다른 쪽의 입력은 인버터(136)의 출력에 접속되어 있다. 이 인버터(136)의 입력에는 시스템 클록을 입력하여 지연시키는 래치 펄스 폭 조정용의 지연 회로(137)가 접속되어 있다. 그리고, AND 게이트(134)의 출력은 셋업 시간을 조정하기 위한 지연 회로(138)에 접속되고, 이 지연 회로(138)의 출력은 래치 펄스 발생 회로(115)의 출력(c)을 구성하고 있다. 또한, NOR 게이트(135)의 출력은 셋업 시간을 조정하기 위한 지연 회로(139)의 입력에 접속되고, 그 출력은 래치 펄스 발생 회로(115)의 출력(d)을 구성하고 있다.
이 래치 펄스 발생 회로(133)에 따르면, AND 게이트(134)가 동기 신호의 상승 엣지에 응답하여 래치 펄스를 출력하고, 이 래치 펄스가 지연 회로(138)에 의해 지연되어 출력(c)으로부터 출력된다. 또한, NOR 게이트(135)가 동기 신호의 하강 엣지에 응답하여 래치 펄스를 출력하고, 이 래치 펄스가 지연 회로(139)에 의해 지연되어 출력(d)으로부터 출력된다.
이상의 구성의 입력측 디바이스(130)에서는, 래치 펄스 발생 회로(115)가 동기 신호의 로우 레벨 기간에 제1 래치 펄스를 생성하고, 동기 신호의 하이 레벨 기간에 제2 래치 펄스를 생성한다. 이들 제1 및 제2 래치 펄스에 의해, 래치 회로(132)가 입력 버퍼(131)를 통해 수신된 데이터를 교대로 래치함으로써, 전반의 데이터 블록의 데이터와 후반의 데이터 블록의 데이터를 내부 데이터 버스로 분배한다. 즉, 래치 회로(132) 중, 래치 펄스 발생 회로(115)의 출력(c)으로부터의 래치 펄스에서 동작하는 래치 회로(132)는 전반의 데이터 블록의 데이터(0∼m/2-1)를 취득하고, 출력(d)으로부터의 래치 펄스에서 동작하는 래치 회로(132)는 후반의 데이터 블록의 데이터(m/2∼m-1)를 취득한다.
이와 같이, 더블 데이터 레이트형의 디바이스는 싱글 데이터 레이트형의 디바이스에 비해 시스템 클록의 1 사이클로 2배의 데이터를 전송하는 것이 가능하다. 이 때, 커맨드는 통상 시스템 클록의 상승 엣지에서만 취득되고, 1 커맨드로 2회 데이터가 취득된다.
그러나, 더블 데이터 레이트형에서는 싱글 데이터 레이트형보다도 전송 속도가 2배가 되기 때문에, 데이터 유효 기간이 절반으로 되고, 싱글 데이터 레이트형에 비해 데이터를 취득하는 클록에 대한 셋업 시간도 절반으로 되지만, 클록을 구동하는 드라이버의 풀업 트랜지스터와 풀다운 트랜지스터의 특성이 동작 환경에 따라서는 반드시 동일하게 되지는 않아서, 데이터 취득시의 셋업 시간 및 홀드 시간을 최적으로 유지하기가 어렵게 된다고 하는 문제점이 있었다.
또한, 싱글 데이터 레이트형 및 더블 데이터 레이트형의 어느 방식에 있어서도, 어떤 데이터를 n 분할하여 전송한 경우, 전송된 데이터를 재배열하기 위해 데이터의 선두를 정확하게 인식할 필요가 있다. 통상 데이터의 선두를 나타내기 위해서, 선두 데이터와 동시에 유효한 커맨드의 전송 등을 실행하지만, 커맨드를 해석하여 데이터 래치 신호를 발생시키기 위한 회로가 복잡하게 되는 등의 문제가 있었다.
본 발명은 이러한 점에 감안하여 이루어진 것으로, 디바이스의 외부 데이터 버스의 버스 폭에 상관없이 버스 폭이 큰 데이터를 전송할 수 있는 반도체 장치를 제공하는 것을 목적으로 한다.
도 1은 상기 목적을 달성하는 본 발명의 원리도이다.
본 발명에 의한 반도체 장치에 있어서, 데이터 출력측의 반도체 장치(1)는 m 비트 폭의 내부 데이터 버스 상의 데이터로부터 n 분할된 데이터 블록의 데이터를 블록마다 선택하는 데이터 선택 회로(2)와, 이 데이터 선택 회로(2)에 의해서 선택된 L(=m/n)개의 데이터를 출력하는 데이터 출력부(3)와, 데이터 선택 회로(2)의 데이터 선택을 제어하는 출력 제어 회로(4)와, 선택된 데이터 블록을 나타내는 n개의 동기 신호를 출력하는 동기 신호 출력부(5)를 갖고 있다. 한편, 데이터 입력측의 반도체 장치(6)는 L(=m/n)개의 데이터를 입력하는 데이터 입력부(7)와, 전송되는 데이터 블록을 나타내는 n개의 동기 신호를 입력하는 동기 신호 입력부(8)와, 데이터 입력부(7)에 입력된 데이터를 동기 신호 입력부(8)에 입력된 동기 신호에 의해 나타내는 데이터 블록의 데이터로서 취득하는 데이터 취득 회로(9)를 갖고 있다. 그리고, 데이터 출력측의 반도체 장치(1)의 데이터 출력부(3)는 데이터 입력측의 반도체 장치(6)의 데이터 입력부(7)와 L 비트 폭을 갖는 외부 데이터 버스(10)에 의해서 접속되고, 데이터 출력측의 반도체 장치(1)의 동기 신호 출력부(5)는 데이터 입력측의 반도체 장치(6)의 동기 신호 입력부(8)와 n개의 동기 신호선(11)에 의해 접속되어 있다.
이 구성에 있어서, 데이터 출력측의 반도체 장치(1)에서는, m 비트 폭의 내부 데이터 버스의 데이터는 출력 제어 회로(4)로부터 공급되는 n 비트의 선택 신호에 의해 데이터 선택 회로(2)에서 1/n로 분할된 데이터 블록을 블록마다 선택하고, 선택된 데이터 블록의 데이터를 데이터 출력부(3)를 통해 L 비트 폭의 외부 데이터 버스(10)에 출력한다. 이 때, 동기 신호 출력부(5)는 선택된 데이터 블록을 나타내는 동기 신호를 동기 신호선(11)에 출력한다.
데이터 입력측의 반도체 장치(6)에서는 외부 데이터 버스(10)에 의해서 블록 마다 전송된 데이터를 데이터 입력부(7)가 입력받고, 데이터 취득 회로(9)가 동기 신호 입력부(8)에서 수신된 동기 신호에 대응하는 데이터 블록의 내부 데이터 버스에 출력한다. 데이터 취득 회로(9)가 모든 동기 신호에 대응하는 데이터 블록의 데이터를 취득함으로써, m 비트의 데이터가 데이터 입력측의 반도체 장치(6)에 취득되게 된다.
이와 같이, 데이터 출력측의 반도체 장치(1)가 데이터를 1/n의 블록으로 분할 전송하여 n개의 동기 신호를 함께 전송함으로써, 데이터 입력측의 반도체 장치(6)에서는 1 블록씩 전송되어 온 데이터를 대응하는 블록의 내부 데이터 버스에 순차적으로 할당해 나감으로써, m 비트의 데이터로 재구성할 수 있다. 이에 따라, 외부 데이터 버스 폭에 상관없이 버스 폭이 큰 데이터를 전송하는 것이 가능하게 된다.
우선, 본 발명의 개략에 관해서 도면을 참조하여 설명한다.
도 1은 본 발명의 반도체 장치의 데이터 전송에 관한 원리적 구성을 도시하는 블럭도이다.
우선, m 비트 폭의 내부 데이터 버스를 갖고 있고, 이 내부 데이터 버스 상의 데이터를 출력하는 쪽의 반도체 장치(1)에 관해서 설명한다. 데이터 출력측의 반도체 장치(1)는 내부 데이터 버스 상의 m 비트의 데이터를 1/n의 데이터 블록으로 분할하여 블록마다 순차적으로 선택하는 데이터 선택 회로(2)와, 이 데이터 선택 회로(2)에 의해서 선택된 L(=m/n)개의 데이터를 출력하는 데이터 출력부(3)와, 데이터 선택 회로(2)가 어떤 데이터 블록의 데이터를 선택하는지를 제어하는 출력 제어 회로(4)와, 데이터 선택 회로(2)가 어떤 데이터 블록의 데이터를 선택하고 있는지를 나타내는 n개의 동기 신호를 출력하는 동기 신호 출력부(5)를 갖고 있다.
데이터 입력측의 반도체 장치(6)는 전송되어 온 L개의 데이터를 입력하는 데이터 입력부(7)와, 어떤 데이터 블록의 데이터가 전송되어 왔는지를 나타내는 n개의 동기 신호를 입력하는 동기 신호 입력부(8)와, 데이터 입력부(7)에 입력된 데이터를 동기 신호 입력부(8)에 입력된 동기 신호에 의해서 나타내어지는 데이터 블록의 데이터로서 취득하는 데이터 취득 회로(9)를 갖고 있다.
그리고, 데이터 출력측의 반도체 장치(1)의 데이터 출력부(3)는 데이터 입력측의 반도체 장치(6)의 데이터 입력부(7)와 L 비트 폭을 갖는 외부 데이터 버스(10)에 의해서 접속되고, 데이터 출력측의 반도체 장치(1)의 동기 신호 출력부(5)는 데이터 입력측의 반도체 장치(6)의 동기 신호 입력부(8)와 n 라인의 동기 신호선(11)에 의해서 접속되어 있다.
이 구성에 있어서, 데이터 출력측의 반도체 장치(1)에서는, 우선 데이터 선택 회로(2)가 m 비트 폭의 내부 데이터 버스의 데이터를 n개로 분할된 데이터 블록마다 선택한다. 이 블록마다의 선택은 출력 제어 회로(4)로부터 공급되는 n개의 선택 신호에 의해 순차적으로 이루어진다. 데이터 선택 회로(2)에서 선택된 L(=m/n)개의 데이터는 데이터 출력부(3)를 통해 외부 데이터 버스(10)에 출력된다. 이 때, 동기 신호 출력부(5)는 데이터 출력부(3)가 어떤 데이터 블록의 데이터를 전송하고 있는지를 나타내는 동기 신호를 동기 신호선(11)에 출력한다.
데이터 입력측의 반도체 장치(6)에서는 외부 데이터 버스(10)에 의해서 블록 마다 전송되어 오는 데이터를 데이터 입력부(7)가 수신한다. 이 데이터와 함께 동기 신호 입력부(8)가 그 데이터의 데이터 블록을 나타내는 동기 신호를 수신하고 있다. 데이터 취득 회로(9)는 데이터 입력부(7)가 수신한 데이터를 동기 신호 입력부(8)가 수신한 동기 신호에 대응하는 데이터 블록의 내부 데이터 버스에 출력한다. 마찬가지로, 다음에 수신된 동기 신호에서는 그 동기 신호에 대응하는 데이터 블록의 내부 데이터 버스에 데이터 입력부(7)가 수신한 데이터를 출력한다. 데이터 취득 회로(9)가 모든 동기 신호에 대응하는 데이터 블록의 데이터를 취득함으로써, m 비트의 데이터가 데이터 입력측의 반도체 장치(6)에 취득되게 된다.
이와 같이, 데이터 출력측의 반도체 장치(1)가 데이터를 1/n의 블록으로 분할 전송하여 n개의 동기 신호를 함께 전송함으로써, 데이터 입력측의 반도체 장치(6)에서는 1 블록씩 전송되어 온 데이터를 대응하는 블록의 내부 데이터 버스에 순차적으로 출력해 나감으로써, m 비트의 데이터를 재구성할 수 있다. 이에 따라, 외부 데이터 버스 폭에 상관없이 버스 폭이 큰 데이터를 전송하는 것이 가능하게 된다.
이어서, 본 발명의 실시예를 일례로서 내부 데이터 버스가 288(=m) 비트의 버스 폭을 갖고, 외부 데이터 버스가 72(=L) 비트의 버스 폭을 가지며, 데이터는 4(=n)개의 데이터 블록으로 분할하여 전송하는 경우를 예로 들어 상세히 설명한다.
도 2는 데이터 출력 장치의 일례를 도시하는 회로도이고, 도 3은 출력 제어 회로의 일례를 도시하는 회로도이며, 도 4는 출력 제어 회로의 입출력 파형을 도시하는 도면이다.
데이터 출력 장치는 내부 데이터 버스의 데이터를 래치하는 288개의 래치 회로(12)를 갖고 있고, 이들의 각 출력은 72개의 멀티플렉서(13)에 접속되어 있다. 각 멀티플렉서(13)는 4개의 3 스테이트 버퍼에 의해서 구성되고, 각각 4개로 분할된 데이터 블록의 4개의 데이터를 선택하여 출력한다.
예를 들면, 첫 번째의 멀티플렉서(130)는 첫 번째의 데이터 블록의 첫 번째 데이터 0과, 2 번째의 데이터 블록의 첫 번째의 데이터 72와, 3 번째의 데이터 블록의 첫 번째 데이터 144와, 4 번째의 데이터 블록의 첫 번째 데이터 216을 입력하고, 최후의 72 번째 멀티플렉서(1371)는 첫 번째 데이터 블록의 72 번째의 데이터 71과, 2 번째의 데이터 블록의 72 번째의 데이터 143과, 3 번째의 데이터 블록의 72 번째의 데이터 215와, 4 번째의 데이터 블록의 72 번째 데이터 287을 입력하도록 하고 있다.
각 멀티플렉서(13)의 출력은 출력 래치 회로(14) 및 출력 버퍼(15)를 통해 외부 데이터 버스에 접속되어 있다. 출력 래치 회로(14)는 출력 클록의 상승 엣지에 응답하여 멀티플렉서(13)의 출력 데이터를 래치한다. 여기서, 출력 클록은 시스템 클록의 4배 이상의 주파수로 함으로써, 시스템 클록의 1 사이클의 기간내에 분할된 데이터의 전부를 출력할 수 있고, 바람직하게는 시스템 클록의 4배의 주파수로 설정된다.
멀티플렉서(13)에 의한 데이터의 선택은 출력 제어 회로(16)로부터 출력되는 4개의 선택 신호에 의해서 이루어진다. 이 출력 제어 회로(16)는 도 3에 도시된 바 와 같이, 4개의 래치 회로(171∼174)를 직렬로 접속함으로써 구성되고, 최초의 래치 회로(171)의 데이터 입력에는 시스템 클록에 동기한 래치 및 출력 개시 신호가 입력되고, 각 래치 회로(171∼174)의 제어 입력에는 출력 클록이 각각 입력하도록 접속되어 있다.
이 출력 제어 회로(16)는 도 4에 도시된 바와 같이, 래치 회로(171)에 하이 레벨의 래치 및 출력 개시 신호가 입력되면, 출력 클록의 상승 엣지에 응답하여 래치 회로(171)가 그 래치 및 출력 개시 신호를 래치하여 선택 신호(select0)를 출력하고, 다음의 출력 클록의 상승 엣지에서는, 래치 회로(171)는 로우 레벨이 된 래치 및 출력 개시 신호를 래치하여 출력을 로우 레벨로 하고, 다음 단의 래치 회로(172)는 지금까지 하이 레벨이었던 선택 신호(select0)를 래치하여 선택 신호(select1)를 출력한다. 이와 같이 하여, 출력 제어 회로(16)는 출력 클록에 동기한 선택 신호를 순차적으로 출력한다.
출력 제어 회로(16)에 의해서 생성되는 4개의 선택 신호는, 또한 출력 래치 회로(14) 및 출력 버퍼(15)를 통해 스트로브 신호(0∼3)로서 출력된다.
이상의 구성의 데이터 출력 장치에 있어서, 우선 시스템 클록에 동기된 래치 및 출력 개시 신호가 입력되면, 래치 회로(12)는 내부 데이터 버스의 모든 데이터를 래치한다. 다음에, 멀티플렉서(13)는 출력 제어 회로(16)로부터 첫 번째의 선택 신호(select0)를 수신하고, 4 분할된 제1 데이터 블록의 데이터 0∼71을 선택하며, 선택된 데이터 0∼71은 출력 래치 회로(14)에 의해 래치되고, 출력 버퍼(15)를 통해 외부 데이터 버스에 출력된다. 다음 출력 클록에서는, 멀티플렉서(13)는 출력 제어 회로(16)로부터 2 번째의 선택 신호(select1)를 수신하고, 제2 데이터 블록의 데이터 72∼143을 선택하며, 선택된 데이터 72∼143은 출력 래치 회로(14)에 의해 래치되고, 출력 버퍼(15)를 통해 외부 데이터 버스에 출력된다. 마찬가지로 하여, 멀티플렉서(13)는 출력 제어 회로(16)로부터 선택 신호(select2, select3)를 순차적으로 수신하고, 제3 및 제4 데이터 블록의 데이터를 순차적으로 선택하며, 선택된 데이터가 출력 래치 회로(14)에 의해 순차적으로 래치되고, 출력 버퍼(15)를 통해 외부 데이터 버스에 순차적으로 출력된다. 이 때, 멀티플렉서(13)에 제공된 선택 신호는 출력 래치 회로(14)에 의해 래치되고, 출력 버퍼(15)를 통해 스트로브 신호(0∼3)로서 데이터와 함께 동기 신호선에 출력된다. 이 스트로브 신호(0∼3) 및 데이터의 출력은 시스템 클록의 적어도 1 사이클 기간 내에 종료된다.
이러한 데이터 출력 장치에서는 스트로브 신호와 데이터를 동일한 출력 클록의 상승 엣지에서 구동함으로써, 내부 데이터를 분할한 후에도 각 데이터에 대하여 스트로브 신호에 의한 셋업은 항상 일정하게 유지하는 것이 가능하다.
도 5는 데이터 입력 장치의 일례를 도시하는 회로도이고, 도 6은 동기 신호선 및 외부 데이터 버스의 파형을 도시하는 도면이다.
데이터 입력 장치는 동기 신호선의 4개의 스트로브 신호를 수신하는 입력 버퍼(18)와, 외부 데이터 버스의 72의 데이터를 수신하는 입력 버퍼(19)를 갖고 있다. 데이터를 수신하는 입력 버퍼(19)의 출력은 입력 래치 회로(20)에 접속되어 있 다. 이 입력 래치 회로(20)는 내부 데이터 버스와 동일한 수의 래치 회로를 갖고, 입력 버퍼(19)의 하나의 출력은 4개의 래치 회로의 데이터 입력에 접속되어 있다. 예컨대, 첫 번째 데이터 버스(0)의 데이터를 수신하는 입력 버퍼(19)의 출력은 각 데이터 블록의 첫 번째의 데이터를 래치하는 래치 회로(0-0, 1-0, 2-0, 3-0)의 데이터 입력에 접속되고, 72 번째 데이터 버스(L-1)의 데이터를 수신하는 입력 버퍼(19)의 출력은 각 데이터 블록의 72 번째 데이터를 래치하는 래치 회로[0-(L-1), 1-(L-1), 2-(L-1), 3-(L-1)]의 데이터 입력에 접속되어 있다.
또한, 스트로브 신호를 수신하는 입력 버퍼(18)의 출력은 각각 셋업 보증용 지연 회로(18a)를 통해 입력 래치 회로(20)에 접속되어 있다. 이 셋업 보증용 지연 회로(18a)는 데이터에 대해 셋업 시간을 유지하기 위해 스트로브 신호에 지연을 제공하는 것이다. 입력 래치 회로(20)에서는 도면의 위로부터 첫 번째의 래치 회로의 제어 입력에 스트로브 신호(0)가 입력되고, 후에는 4개 걸러서 있는 래치 회로의 제어 입력에 스트로브 신호(0)가 입력된다. 마찬가지로, 스트로브 신호(1)는 도면의 위로부터 2 번째의 래치 회로의 제어 입력에 입력되고, 후에는 4개 걸러서 있는 래치 회로의 제어 입력에 스트로브 신호(1)가 입력된다. 스트로브 신호(2, 3)에 대해서도 마찬가지로, 도면의 위로부터 3 번째 및 4 번째의 래치 회로의 제어 입력에 입력되고, 후에는 각각 4개 걸러서 있는 입력에 스트로브 신호(2, 3)가 입력된다.
이 구성의 데이터 입력 장치에 따르면, 도 6에 도시된 것과 같이 데이터의 수신은, 우선 처음에 스트로브 신호(0)가 하이 레벨에 있을 때에는, 외부 데이터 버스에는 4 분할된 제1 데이터 블록의 데이터 0∼71이 오고 있기 때문에, 이들에 대응하는 내부 데이터 버스의 래치 회로가 스트로브 신호(0)에 의해 트리거되어 외부 데이터 버스의 데이터를 래치한다. 다음에, 스트로브 신호(1)가 하이 레벨에 있을 때는, 외부 데이터 버스에는 제2 데이터 블록의 데이터 72∼143이 오고 있기 때문에, 이들에 대응하는 내부 데이터 버스의 래치 회로가 스트로브 신호(1)에 의해 트리거되어 외부 데이터 버스의 데이터를 래치한다. 마찬가지로, 스트로브 신호 2 및 스트로브 신호 3이 하이 레벨에 있을 때에는, 외부 데이터 버스에는 제3 및 제4 데이터 블록의 데이터 144∼215 및 데이터 216∼287이 오고 있기 때문에, 이들에 대응하는 내부 데이터 버스의 래치 회로가 스트로브 신호 2 및 스트로브 신호 3에 의해 트리거되어 외부 데이터 버스의 데이터를 각각 래치하고, 대응하는 모든 데이터가 취득된다.
이러한 데이터 입력 장치 측에서는 스트로브 신호의 하이 엣지에서만 데이터를 취득하기 때문에, 더블 데이터 레이트형과 같이, 스트로브 신호를 구동하는 드라이버의 하이 엣지 및 로우 엣지의 특성차의 영향을 받는 일이 없다.
또한, 스트로브 신호만으로 취득 데이터를 원래의 데이터 버스 폭으로 되돌릴 수 있기 때문에, 시스템 클록 등에 의한 동기 작업이 불필요하다. 이 때문에, 1 사이클의 시스템 클록 내에, 분할된 데이터를 복수회 전송하는 것이 가능하다. 1 사이클로 n회의 전송을 실행하면, 1 사이클마다 분할전의 데이터를 전송할 수 있다. 이것은 프린트 기판 등에 실장할 때에 데이터 버스 폭이 지나치게 넓어 기판 디자인이 곤란한 경우에 유효하다. 또한, 디바이스의 패키지 핀수를 삭감할 수 있으므로, 디바이스 패키지의 어셈블리 비용을 삭감하는 것이 가능하다.
도 7은 데이터 입력 장치의 제2예를 도시하는 회로도이고, 도 8은 동기 신호선, 외부 데이터 버스, 2차 래치전 데이터 및 내부 데이터 버스의 파형을 도시하는 도면이다. 도 7에 있어서, 도 5에 도시된 구성 요소와 동일한 요소에는 동일한 부호를 붙이고 그 상세한 설명은 생략한다.
이 데이터 입력 장치에 따르면, 4개 1 그룹으로 되고 스트로브 신호(0∼3)에 의해 데이터를 래치하는 최초의 3개의 래치 회로의 후단에 3개의 2차 래치 회로(21)를 구비하고 있다. 이 3개의 2차 래치 회로(21)는 일련의 데이터 입력의 최후의 스트로브 신호, 즉 4 번째의 스트로브 신호(3)에 의해 동시에 트리거되고, 전단의 래치 회로가 유지하고 있는 데이터를 다시 래치하도록 하고 있다.
이것은 스트로브 신호(0∼3)가 상이한 시간에 입력됨으로써, 내부 데이터의 위상이 정렬되지 못한다고 하는 점을 피하기 위한 것이다. 이와 같이, 2차 래치 회로(21)를 설치하고, 먼저 입력하여 래치되어 있는 제1 내지 제3 데이터 블록의 데이터를, 제4 데이터 블록의 데이터를 받아들일 때에 2차 래치 회로(21)에서 다시 래치함으로써, 도 8에 도시된 바와 같이, 내부 데이터 버스에 있어서의 내부 데이터는 동일 위상으로 되고, 내부 데이터의 데이터 유효 기간을 최대로 취할 수 있게 된다.
도 9는 데이터 출력 장치의 제2예를 도시하는 회로도이고, 도 10은 도 9에 도시된 출력 제어 회로의 일례를 도시하는 회로도이다. 도 9에 있어서, 도 2에 도시된 구성 요소와 동일한 요소에는 동일한 부호를 붙이고 그 상세한 설명은 생략한다.
이 데이터 출력 장치에서는, 출력 제어 회로(22)가 선택 신호(select0∼3) 외에 제1 내지 제3 동기 신호를 생성하고, 이것을 데이터와 함께 출력하도록 하고 있다.
출력 제어 회로(22)는 도 10에 도시된 바와 같이, 직렬로 접속한 4개의 래치 회로(231∼234)와 2개의 OR 게이트(241, 242)로 구성되어 있다. 최초의 래치 회로(231)의 데이터 입력에는 래치 및 출력 개시 신호가 입력되고, 각 래치 회로(231∼234)의 제어 입력에는 출력 클록이 각각 입력하도록 접속되어 있다. 각 래치 회로(231∼234)의 출력은 선택 신호(select0∼3)를 출력한다. OR 게이트(241 )는 그 2개의 입력에 래치 회로(231, 233)의 출력을 수신하여 제1 동기 신호를 출력하고, OR 게이트(242)는 그 2개의 입력에 래치 회로(232, 234)의 출력을 수신하여 제2 동기 신호를 출력하며, 래치 회로(231)의 출력은 제3 동기 신호로서 출력한다.
이들 제1 내지 제3 동기 신호는 출력 클록에 의해 트리거되는 출력 래치 회로(14)에 의해 래치되고, 출력 버퍼(15)를 통해 제1 및 제2 동기 신호는 데이터를 취득하는 스트로브 신호(0, 1)로 되고, 제3 동기 신호는 데이터의 시작을 나타내는 개시 신호가 된다. 스트로브 신호(0, 1)는 데이터가 출력될 때마다 상태가 서로 역으로 변화되는 상보 신호이며, 하이 엣지에서만 데이터를 취득한다. 개시 신호는 최초의 데이터 블록의 데이터가 출력되었을 때에만 하이 레벨을 출력한다.
도 11은 데이터 입력 장치의 제3예를 도시하는 회로도이고, 도 12는 데이터 입력 장치의 주요부 파형을 도시하는 회로도이다. 도 11에 있어서, 도 5에 도시된 구성 요소와 동일한 요소에는 동일한 부호를 붙이고 그 상세한 설명은 생략한다.
이 데이터 입력 장치에서는 입력 버퍼(18)에 스트로브 신호(0, 1) 및 개시 신호를 수신하고, 스트로브 신호(0, 1)에 대해서는 셋업 보증용 지연 회로(18a)에 의해 적당한 지연을 행하도록 하고 있다. 외부 데이터 버스의 데이터를 수신하는 입력 버퍼(19)에서는, 이들의 각 출력은 입력 래치 회로(20)의 대응하는 2개의 래치 회로[0-0∼0-(L-1), 1-0∼1-(L-1)]의 데이터 입력에 접속되어 있다. 래치 회로[0-0∼0-(L-1)]의 제어 입력은 스트로브 신호(0)가 입력되도록 접속되고, 래치 회로[1-0∼1-(L-1)]의 제어 입력은 스트로브 신호(1)가 입력되도록 접속되어 있다. 이 데이터 입력 장치는, 또한 재배열 래치 제어 회로(25)와, 입력 래치 회로(20)의 각 출력에 배치된 재배열 래치(260∼263)를 구비하고 있다.
재배열 래치 제어 회로(25)는 3개의 래치 회로(271, 272, 273)를 갖고 있다. 래치 회로(271)는 그 데이터 입력에서 개시 신호를 수신하고, 제어 입력에서는 스트로브 신호(0)를 수신하도록 구성되어 있다. 래치 회로(271)의 출력은 다음 단의 래치 회로(272)의 데이터 입력에 접속되고, 그 제어 입력은 스트로브 신호(1)를 수신하도록 접속되어 있다. 래치 회로(272)의 출력은 다음 단의 래치 회로(273)의 데이터 입력에 접속되고, 그 제어 입력은 스트로브 신호(0)를 수신하도록 접속되어 있다. 래치 회로(271)의 출력은 AND 게이트(274)의 한 쪽의 입력에 접속되고, 그 다른 쪽의 입력은 스트로브 신호(1)를 수신하도록 접속되며, 출력은 재배열 신호(R0)를 재배열 래치(260)의 제어 입력에 입력하도록 접속되어 있다. 래치 회로(272)의 출력은 AND 게이트(275)의 한 쪽의 입력에 접속되고, 그 다른 쪽의 입력은 스트로브 신호(0)를 수신하도록 접속되며, 출력은 재배열 신호(R1)를 재배열 래치(261)의 제어 입력에 입력하도록 접속되어 있다. 그리고, 래치 회로(273)의 출력은 AND 게이트(276)의 한 쪽의 입력에 접속되고, 그 다른 쪽의 입력은 스트로브 신호(1)를 수신하도록 접속되며, 출력은 재배열 신호(R2)를 재배열 래치(262, 263)의 각 제어 입력에 입력하도록 접속되어 있다.
이 데이터 입력 장치는 상보의 스트로브 신호(0, 1)에 의해 래치 회로[0-0∼0-(L-1)] 또는 래치 회로[1-0∼1-(L-1)]에 취득된 데이터는 재배열 래치 제어 회로(25)로부터 출력되는 재배열 신호(R0∼R2)에 의해 소정의 재배열 래치(260∼263)에 취득된다. 즉, 제1 데이터 블록의 데이터는 스트로브 신호(0)에 의해 입력 래치 회로(20)의 래치 회로[0-0∼0-(L-1)]에 래치된다. 다음에, 제2 데이터 블록의 데이터는 스트로브 신호(1)에 의해 입력 래치 회로(20)의 래치 회로[1-0∼1-(L-1)]에 래치되는 동시에 래치 회로[0-0∼0-(L-1)]에 래치되어 있던 데이터가 재배열 신호(R0)에 의해 재배열 래치(260)로 래치된다. 다음에, 제3 데이터 블록의 데이터는 스트로브 신호(0)에 의해 입력 래치 회로(20)의 래치 회로[0-0∼0-(L-1)]에 래치되 는 동시에 래치 회로[1-0∼1-(L-1)]에 래치되어 있던 데이터가 재배열 신호(R1)에 의해 재배열 래치(261)로 래치된다. 그리고, 제4 데이터 블록의 데이터는 재배열 신호(R2)에 의해 재배열 래치(263)로 래치되는 동시에 입력 래치 회로(20)의 래치 회로[0-0∼0-(L-1)]에 래치되어 있던 데이터가 재배열 래치(262)로 래치된다. 이 때, 제4 데이터 블록의 데이터는 스트로브 신호(1)에 의해 입력 래치 회로(20)의 래치 회로[1-0∼1-(L-1)]에 래치되지만, 이 데이터는 사용되지 않는다.
이와 같이, 재배열 래치 제어 회로(25)는 개시 신호를 기초로, 스트로브 신호(0, 1)가 변화될 때마다 입력된 데이터가 취득되어져야 하는 재배열 래치(260∼263)에 대하여 순차적으로 취득하기 위한 재배열 신호(R0∼R2)를 출력하고, 이 결과, 재배열 래치(260)에는 제1 데이터 블록의 데이터가 취득되고, 재배열 래치(261)에는 제2 데이터 블록의 데이터가 취득되며, 재배열 래치(262)에는 제3 데이터 블록의 데이터가 취득되고, 재배열 래치(263)에는 제4 데이터 블록의 데이터가 취득되게 된다.
도 13은 데이터 입력 장치의 제4예를 도시하는 회로도이고, 도 14는 데이터 입력 장치의 주요부 파형을 도시하는 회로도이다. 도 13에 있어서, 도 7 및 도 11에 도시된 구성 요소와 동일한 요소에는 동일한 부호를 붙이고 그 상세한 설명은 생략한다.
이 데이터 입력 장치는 도 7에 도시된 2차 래치 회로(21)를 갖는 데이터 입 력 장치와 도 11에 도시된 데이터의 재배열을 행하는 입력 장치를 조합한 구성을 갖고 있다.
즉, 이 데이터 입력 장치는 제2 및 제3 데이터 블록의 데이터 전송시에, 먼저 취득된 제1 및 제2 데이터 블록의 데이터를 재배열하는 재배열 래치(260, 261)의 출력에 2차 래치(210, 211)를 설치한 2차 래치 회로(21)를 갖고 있다. 이 2차 래치(210, 211)는 제3 데이터 블록의 데이터의 재배열과 제4 데이터 블록의 데이터의 취득을 행하는 재배열 신호(R2)에 의해서 트리거된다.
이상의 구성에 의해, 개시 신호를 기초로 하여 데이터의 취득을 시작하는데, 그 때, 상보의 스트로브 신호(0, 1)에 의해, 입력 래치 회로(20)의 2 그룹의 래치 회로[0-0∼0-(L-1), 1-0∼1-(L-1)]에 교대로 입력된 데이터를 취득하고, 앞서 취득된 데이터는 재배열 래치 제어 회로(25)로부터 출력되는 재배열 신호(R0∼R2)에 의해서 재배열 래치(260, 261)로 바꿔 옮겨지고, 최후로, 직전에 취득된 데이터의 재배열 래치(262)로의 바꿔 옮김과 최후의 데이터의 취득과 함께, 재배열 래치(260, 261)에 의해 취득이 완료된 데이터를 2차 래치(210, 211)에 의해 다시 래치한다. 이에 따라, 내부 데이터는 동(同)위상이 되고, 내부 데이터의 유효 기간을 최대로 취할 수 있다.
(부기 1) 내부 데이터 버스 폭보다 좁은 외부 데이터 버스에 내부 데이터를 출력하는 반도체 장치에 있어서,
m 비트 폭의 내부 데이터 버스로부터 n 분할된 데이터 블록의 데이터를 선택하는 데이터 선택 회로와;
상기 데이터 선택 회로에 의해서 선택된 데이터 블록의 데이터를 m/n 비트 폭의 외부 데이터 버스에 출력하는 데이터 출력부와;
출력 개시 신호에 응답하여 n개의 선택 회로를 순차적으로 생성하고, 상기 데이터 선택 회로가 데이터 블록마다의 데이터 선택을 실행하도록 제어하는 출력 제어 회로와;
상기 선택 신호를 스트로브 신호로서 동기 신호선에 출력하는 동기 신호 출력부를 포함하는 것을 특징으로 하는 반도체 장치.
(부기 2) 상기 데이터 선택 회로, 상기 데이터 출력부, 상기 출력 제어 회로 및 상기 동기 신호 출력부는 시스템 클록보다 높은 주파수를 갖는 출력 클록에 동기하여 동작하는 것을 특징으로 하는 부기 1에 기재된 반도체 장치.
(부기 3) 상기 출력 클록은 상기 시스템 클록의 n배의 주파수를 갖는 것을 특징으로 하는 부기 2에 기재된 반도체 장치.
(부기 4) 상기 데이터 선택 회로는 상기 출력 신호를 트리거로서 상기 내부 데이터 버스의 데이터를 래치하는 내부 데이터 래치 회로와, n개로 분할된 데이터 블록으로부터 1 비트씩 입력하여 상기 선택 신호에 대응하는 데이터 블록으로부터의 1 비트의 데이터를 선택하는 m/n개의 멀티플렉서를 갖는 것을 특징으로 하는 부기 2에 기재된 반도체 장치.
(부기 5) 상기 출력 제어 회로는 상기 출력 클록에 의해 상기 출력 개시 신 호를 래치하여 제1 선택 신호를 출력하고, 다음의 상기 출력 클록에 의해 상기 제1 선택 신호를 래치하여 제2 선택 신호를 출력하는 방법으로, 상기 출력 클록에 동기하여 순차적으로 상기 선택 신호를 출력하는 n개의 래치 회로로 이루어지는 것을 특징으로 하는 부기 2에 기재된 반도체 장치.
(부기 6) 상기 데이터 출력부는 상기 출력 클록에 동기하여 상기 데이터 선택 회로에 의해 선택된 데이터를 래치하는 출력 래치 회로와, 상기 출력 래치 회로에서 래치된 데이터를 상기 외부 데이터 버스에 출력하는 출력 버퍼를 포함하는 것을 특징으로 하는 부기 2에 기재된 반도체 장치.
(부기 7) 상기 동기 신호 출력부는 상기 출력 클록에 동기하여 상기 출력 제어 회로에서 출력된 선택 신호를 래치하는 출력 래치 회로와, 상기 출력 래치 회로에서 래치된 선택 신호를 상기 스트로브 신호로서 동기 신호선에 출력하는 출력 버퍼를 포함하는 것을 특징으로 하는 부기 2에 기재된 반도체 장치.
(부기 8) 내부 데이터 버스 폭보다 좁은 외부 데이터 버스에 의해서 전송된 데이터를 입력하는 반도체 장치에 있어서,
m 비트 폭의 내부 데이터 버스의 1/n의 버스 폭을 갖는 외부 데이터 버스의 데이터를 입력하는 데이터 입력부와;
1/n로 분할하여 전송되어 오는 데이터 블록을 나타내는 n개의 스트로브 신호를 입력하는 동기 신호 입력부와;
상기 데이터 입력부에 입력된 데이터를 취득하여 상기 스트로브 신호에 의해서 특정된 데이터 블록에 대응하는 내부 데이터 버스에 할당하는 데이터 취득 회로 를 포함하는 것을 특징으로 하는 반도체 장치.
(부기 9) 상기 데이터 입력부는 상기 외부 데이터 버스의 데이터를 입력하는 m/n개의 데이터 입력 버퍼로 이루어지는 것을 특징으로 하는 부기 8에 기재된 반도체 장치.
(부기 10) 상기 동기 신호 입력부는 상기 스트로브 신호를 입력하는 n개의 동기용 입력 버퍼와, 상기 동기용 입력 버퍼에 의해서 입력된 상기 스트로브 신호에 적당한 지연을 제공하는 n개의 셋업 보증용 지연 회로로 이루어지는 것을 특징으로 하는 부기 8에 기재된 반도체 장치.
(부기 11) 상기 데이터 취득 회로는 상기 데이터 입력부에 입력된 1 비트의 데이터를 동시에 n개의 입력 래치 회로가 입력하도록 구성되고, n개 그룹의 상기 입력 래치 회로는 상기 동기 신호 입력부에 입력된 상기 스트로브 신호를 트리거로서 대응하는 데이터 블록의 데이터를 래치하여 내부 데이터 버스에 출력하는 것을 특징으로 하는 부기 8에 기재된 반도체 장치.
(부기 12) 상기 데이터 취득 회로는 n개 그룹의 상기 입력 래치 회로의 최초의 n-1개의 상기 입력 래치 회로의 출력에 배치되고, n 번째의 상기 스트로브 신호를 트리거로서 최초의 n-1개의 상기 입력 래치 회로가 래치된 데이터를 재래치하여 취득한 모든 데이터의 위상을 정렬하도록 한 2차 래치 회로를 포함하고 있는 것을 특징으로 하는 부기 11에 기재된 반도체 장치.
(부기 13) 내부 데이터 버스 폭보다 좁은 외부 데이터 버스에 내부 데이터를 출력하는 반도체 장치에 있어서,
m 비트 폭의 내부 데이터 버스로부터 n 분할된 데이터 블록의 데이터를 선택하는 데이터 선택 회로와;
상기 데이터 선택 회로에 의해서 선택된 데이터 블록의 데이터를 m/n 비트 폭의 외부 데이터 버스에 출력하는 데이터 출력부와;
출력 개시 신호에 응답하여 n개의 선택 신호를 순차적으로 생성하고, 상기 데이터 선택 회로가 데이터 블록마다의 데이터 선택을 실행하도록 제어하는 동시에, 상기 선택 신호가 생성될 때마다 상태가 서로 역으로 변화되는 2개의 상보 동기 신호 및 최초의 상기 선택 신호에 동기한 동기 신호를 출력하는 출력 제어 회로와;
상기 상보 동기 신호를 스트로브 신호로서, 상기 동기 신호를 개시 신호로서 동기 신호선에 출력하는 동기 신호 출력부를 포함하는 것을 특징으로 하는 반도체 장치.
(부기 14) 상기 데이터 선택 회로, 상기 데이터 출력부, 상기 출력 제어 회로 및 상기 동기 신호 출력부는 시스템 클록보다 높은 주파수를 갖는 출력 클록에 동기하여 동작하는 것을 특징으로 하는 부기 13에 기재된 반도체 장치.
(부기 15) 상기 출력 클록은 시스템 클록의 n배의 주파수를 갖는 것을 특징으로 하는 부기 14에 기재된 반도체 장치.
(부기 16) 상기 데이터 선택 회로는 상기 출력 신호를 트리거로서 상기 내부 데이터 버스의 데이터를 래치하는 내부 데이터 래치 회로와, n개로 분할된 데이터 블록으로부터 1 비트씩 입력받아 상기 선택 신호에 대응하는 데이터 블록으로부터 의 1 비트의 데이터를 선택하는 m/n개의 멀티플렉서를 포함하는 것을 특징으로 하는 부기 14에 기재된 반도체 장치.
(부기 17) 상기 출력 제어 회로는 상기 출력 클록에 의해 상기 출력 개시 신호를 래치하여 제1 선택 신호를 출력하고, 다음의 상기 출력 클록에 의해 상기 제1 선택 신호를 래치하여 제2 선택 신호를 출력하는 방법으로, 상기 출력 클록에 동기하여 순차적으로 상기 선택 신호를 출력하는 n개의 래치 회로와, 홀수 번째의 상기 래치 회로의 출력을 입력하는 제1의 OR 게이트와, 짝수 번째의 상기 래치 회로의 출력을 입력하는 제2의 OR 게이트로 이루어지고, 상기 제1 선택 신호를 상기 동기 신호로서 출력하는 것을 특징으로 하는 부기 14에 기재된 반도체 장치.
(부기18) 상기 데이터 출력부는 상기 출력 클록에 동기하여 상기 데이터 선택 회로에 의해 선택된 데이터를 래치하는 출력 래치 회로와, 상기 출력 래치 회로에 의해 래치된 데이터를 상기 외부 데이터 버스에 출력하는 출력 버퍼를 포함하는 것을 특징으로 하는 부기 14에 기재된 반도체 장치.
(부기 19) 상기 동기 신호 출력부는 상기 출력 클록에 동기하여 상기 출력 제어 회로로부터 출력되고 상기 상보 동기 신호 및 상기 동기 신호를 래치하는 출력 래치 회로와, 상기 출력 래치 회로에 의해 래치된 상기 상보 동기 신호 및 상기 동기 신호를 동기 신호선에 출력하는 출력 버퍼를 포함하는 것을 특징으로 하는 부기 14에 기재된 반도체 장치.
(부기 20) 내부 데이터 버스 폭보다 좁은 외부 데이터 버스에 의해서 전송된 데이터를 입력하는 반도체 장치에 있어서,
m 비트 폭의 내부 데이터 버스의 1/n의 버스 폭을 갖는 외부 데이터 버스의 데이터를 입력하는 데이터 입력부와;
1/n로 분할하여 전송되어 오는 데이터 블록의 홀수 번째 및 짝수 번째를 나타내는 2개의 상보 스트로브 신호와 데이터의 전송 개시를 나타내는 개시 신호를 입력하는 동기 신호 입력부와;
상기 데이터 입력부에 입력된 데이터를 상기 상보 스트로브 신호에 의해서 교대로 취득하는 데이터 취득 회로와;
상기 개시 신호를 트리거로서 상기 데이터 취득 회로가 취득한 데이터의 재배열을 행하기 위한 재배열 신호를 출력하는 재배열 래치 제어 회로와;
상기 데이터 취득 회로가 취득한 취득 완료된 데이터를 상기 재배열 신호에 의해 재배열하여 대응하는 내부 데이터 버스에 출력하는 데이터 재배열 회로를 포함하는 것을 특징으로 하는 반도체 장치.
(부기 21) 상기 데이터 입력부는 상기 외부 데이터 버스의 데이터를 입력받는 m/n개의 데이터 입력 버퍼로 이루어지는 것을 특징으로 하는 부기 20에 기재된 반도체 장치.
(부기 22) 상기 동기 신호 입력부는 상기 상보 스트로브 신호 및 상기 개시 신호를 입력하는 3개의 동기용 입력 버퍼와, 상기 동기용 입력 버퍼에 의해서 입력된 상기 상보 스트로브 신호에 적당한 지연을 제공하는 n개의 셋업 보증용 지연 회로로 이루어지는 것을 특징으로 하는 부기 20에 기재된 반도체 장치.
(부기 23) 상기 데이터 취득 회로는 상기 데이터 입력부에 입력된 1 비트의 데이터를, 상기 상보 스트로브 신호를 트리거로서 교대로 래치하는 입력 래치 회로로 이루어지는 것을 특징으로 하는 부기 20에 기재된 반도체 장치.
(부기 24) 상기 재배열 래치 제어 회로는 상기 상보 스트로브 신호에 의해 상기 개시 신호를 순차적으로 시프트해 나가는 래치 회로와, 상기 래치 회로의 각각의 출력과 상기 상보 스트로브 신호를 조합하여 데이터 블록마다의 데이터의 입력시마다 하나의 상기 재배열 신호를 출력하는 AND 게이트로 이루어지는 것을 특징으로 하는 부기 20에 기재된 반도체 장치.
(부기 25) 상기 데이터 재배열 회로는 상기 데이터 취득 회로의 출력에 배치되고, 상기 재배열 신호에 의해 트리거되어 상기 데이터 취득 회로가 교대로 취득한 취득 완료된 데이터를 래치하는 동시에, 상기 데이터 취득 회로에 입력되는 데이터를 직접 취득하도록 배치되며, 최후로 생성되는 상기 재배열 신호에 의해 트리거되어 최후로 입력된 데이터 블록의 데이터를 래치하는 재배열 래치 회로로 이루어지는 것을 특징으로 하는 부기 20에 기재된 반도체 장치.
(부기 26) 상기 데이터 재배열 회로는 n-2 번째까지의 데이터 블록의 데이터를 래치하는 상기 재배열 래치 회로의 출력에 배치되고, 최후로 생성되는 상기 재배열 신호를 트리거로서 최초의 n-2개의 상기 재배열 래치 회로가 래치한 데이터를 재래치하여 취득한 모든 데이터의 위상을 정렬하도록 한 2차 래치 회로를 포함하고 있는 것을 특징으로 하는 부기 25에 기재된 반도체 장치.
(부기 27) 내부 데이터 버스 폭보다 좁은 외부 데이터 버스를 통해 데이터를 전송하는 반도체 장치 사이의 데이터 전송 방법에 있어서,
데이터 출력측에서 전송하고자 하는 데이터를 n개의 데이터 블록으로 분할하고,
분할된 데이터 블록을 나타내는 동기 신호와 함께 분할된 데이터 블록마다 시스템 클록과는 비동기로 상기 데이터를 전송하며,
데이터 입력측에서 데이터 블록마다 전송된 데이터를 상기 동기 신호에 동기하여 취득하는 것을 특징으로 하는 반도체 장치간의 데이터 전송 방법.
(부기 28) 상기 동기 신호는 분할된 데이터 블록을 나타내는 n개의 스트로브 신호에 의해서 구성한 것을 특징으로 하는 부기 27에 기재된 반도체 장치 사이의 데이터 전송 방법.
(부기 29) 상기 데이터의 취득은 최후의 상기 스트로브 신호에 의한 데이터의 취득에 동기하여 먼저 취득한 데이터를 재래치하여 취득한 모든 내부 데이터의 위상을 정렬하도록 한 것을 특징으로 하는 부기 28에 기재된 반도체 장치간의 데이터 전송 방법.
(부기 30) 상기 동기 신호는 상보형의 2개의 스트로브 신호와 데이터 전송 개시를 나타내는 개시 신호로 이루어지는 것을 특징으로 하는 부기 27에 기재된 반도체 장치간의 데이터 전송 방법.
(부기 31) 상기 데이터의 취득은 상기 개시 신호에 동기하여 전송되어 온 데이터를 교대로 취득하고, 데이터를 취득할 때에 먼저 취득한 데이터를 순차적으로 재배열하도록 하여 분할 전송된 데이터를 재구성해 나가는 것을 특징으로 하는 부기 30에 기재된 반도체 장치간의 데이터 전송 방법.
(부기 32) 상기 데이터의 취득은 분할된 최후의 데이터의 취득에 동기하여 먼저 취득한 데이터를 재래치하여 취득한 모든 내부 데이터의 위상을 정렬하도록 한 것을 특징으로 하는 부기 31에 기재된 반도체 장치간의 데이터 전송 방법.
(부기 33) 상기 동기 신호는 시스템 클록의 적어도 n배의 주파수를 갖는 출력 클록에 동기하여 전송되는 것을 특징으로 하는 부기 27에 기재된 반도체 장치간의 데이터 전송 방법.
이상 설명한 바와 같이 본 발명에서는, 출력측 디바이스에서는 버스 폭이 큰 내부 데이터 버스의 데이터를 1/n로 분할하여 전송하고, 이 때 분할된 어떤 데이터 블록의 데이터를 전송하고 있는지를 나타내는 동기 신호를 동시에 전송하도록 하며, 입력측 디바이스에서는 동시에 전송되어 온 동기 신호를 기초로 하여 입력된 데이터를 취득하도록 구성했다. 이 때문에, 외부 데이터 버스의 버스 폭에 상관없이 버스 폭이 큰 내부 데이터 버스의 데이터를 전송할 수 있다.
패키지 핀수는 물리적인 제약이 있기 때문에, 내부 데이터의 버스 폭이 지나치게 넓어 외부 데이터 버스에 할당되는 패키지 핀수를 충분히 취할 수 없는 경우에도, 내부 데이터를 전송할 수 있으므로, 디바이스 패키지의 어셈블리 비용을 삭감하는 것이 가능하다.
또한, 입출력 디바이스를 프린트 기판 등에 실장할 때에, 데이터 버스 폭이 지나치게 넓어 기판 디자인이 곤란한 경우에도 유효하다.

Claims (10)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 내부 데이터 버스 폭보다 좁은 외부 데이터 버스에 내부 데이터를 출력하는 반도체 장치에 있어서,
    m(m은 2 이상의 정수) 비트 폭의 내부 데이터 버스로부터 n(n은 2 이상의 정수) 분할된 데이터 블록의 데이터를 선택하는 데이터 선택 회로와;
    상기 데이터 선택 회로에 의해서 선택된 데이터 블록의 데이터를 m/n(m/n은 자연수) 비트 폭의 외부 데이터 버스에 출력하는 데이터 출력부와;
    출력 개시 신호에 응답하여 n개의 선택 신호를 순차적으로 생성하고, 상기 데이터 선택 회로가 데이터 블록마다의 데이터 선택을 행하도록 제어하고, 상기 선택 신호가 생성될 때마다 상태가 서로 역으로 변화되는 2개의 상보 동기 신호 및 최초의 상기 선택 신호에 동기한 동기 신호를 출력하는 출력 제어 회로와;
    상기 상보 동기 신호를 스트로브 신호로 하고, 상기 동기 신호를 개시 신호로 하여 동기 신호선에 출력하는 동기 신호 출력부
    를 포함하며,
    상기 데이터 선택 회로, 상기 데이터 출력부, 상기 출력 제어 회로 및 상기 동기 신호 출력부는 시스템 클록보다 높은 주파수를 갖는 출력 클록에 동기하여 동작하고,
    상기 출력 제어 회로는 상기 출력 클록에 의해 상기 출력 개시 신호를 래치하여 제1 선택 신호를 출력하고, 다음의 상기 출력 클록에 의해 상기 제1 선택 신호를 래치하여 제2 선택 신호를 출력하는 방법으로, 상기 출력 클록에 동기하여 순차적으로 상기 선택 신호를 출력하는 n개의 래치 회로와, 홀수 번째의 상기 래치 회로의 출력을 입력하는 제1의 OR 게이트와, 짝수 번째의 상기 래치 회로의 출력을 입력하는 제2의 OR 게이트로 이루어지고, 상기 제1 선택 신호를 상기 동기 신호로서 출력하는 것을 특징으로 하는 반도체 장치.
  6. 내부 데이터 버스 폭보다 좁은 외부 데이터 버스에 의해서 전송된 데이터를 입력하는 반도체 장치에 있어서,
    m(m은 2 이상의 정수) 비트 폭의 내부 데이터 버스의 1/n(n은 짝수)의 버스 폭을 갖는 외부 데이터 버스의 데이터를 입력하는 데이터 입력부와;
    1/n로 분할하여 전송되어 오는 데이터 블록의 홀수 번째 및 짝수 번째를 나타내는 2개의 상보 스트로브 신호와 데이터의 전송 개시를 나타내는 개시 신호를 입력하는 동기 신호 입력부와;
    상기 데이터 입력부에 입력된 데이터를 상기 상보 스트로브 신호에 의해서 교대로 취득하는 데이터 취득 회로와;
    상기 개시 신호를 트리거로서 상기 데이터 취득 회로가 취득하는 데이터의 재배열을 행하기 위한 재배열 신호를 출력하는 재배열 래치 제어 회로와;
    상기 데이터 취득 회로가 취득한 취득 완료된 데이터를 상기 재배열 신호에 의해 재배열하여 대응하는 내부 데이터 버스에 출력하는 데이터 재배열 회로
    를 포함하고
    상기 재배열 래치 제어 회로는, 상기 상보 스트로브 신호에 의해 상기 개시 신호를 순차적으로 시프트해 나가는 래치 회로와, 상기 래치 회로의 각각의 출력과 상기 상보 스트로브 신호를 조합하여 데이터 블록마다의 데이터 입력시마다 하나의 상기 재배열 신호를 출력하는 AND 게이트로 이루어지는 것을 특징으로 하는 반도체 장치.
  7. 제6항에 있어서, 상기 데이터 취득 회로는 상기 데이터 입력부에 입력된 1 비트의 데이터를 상기 상보 스트로브 신호를 트리거로서 교대로 래치하는 입력 래치 회로로 이루어지는 것을 특징으로 하는 반도체 장치.
  8. 삭제
  9. 제6항에 있어서, 상기 데이터 재배열 회로는 상기 데이터 취득 회로의 출력에 배치되고, 상기 재배열 신호에 의해 트리거되어 상기 데이터 취득 회로가 교대로 취득한 취득 완료된 데이터를 래치하고, 상기 데이터 취득 회로에 입력되는 데이터를 직접 취득하도록 배치되며, 최후로 생성되는 상기 재배열 신호에 의해 트리거되어 최후로 입력된 데이터 블록의 데이터를 래치하는 재배열 래치 회로로 이루어지는 것을 특징으로 하는 반도체 장치.
  10. 제9항에 있어서, 상기 데이터 재배열 회로는 n-2 번째까지의 데이터 블록의 데이터를 래치하는 상기 재배열 래치 회로의 출력에 배치되고, 최후로 생성되는 상기 재배열 신호를 트리거로서 최초의 n-2개의 상기 재배열 래치 회로가 래치한 데이터를 재래치하여 취득한 모든 데이터의 위상을 정렬하도록 한 2차 래치 회로를 포함하고 있는 것을 특징으로 하는 반도체 장치.
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Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7280428B2 (en) 2004-09-30 2007-10-09 Rambus Inc. Multi-column addressing mode memory system including an integrated circuit memory device
US8595459B2 (en) 2004-11-29 2013-11-26 Rambus Inc. Micro-threaded memory
JP4662536B2 (ja) * 2004-12-28 2011-03-30 パナソニック株式会社 タイミング調整方法及び装置
US20060171234A1 (en) * 2005-01-18 2006-08-03 Liu Skip S DDR II DRAM data path
US8130560B1 (en) * 2006-11-13 2012-03-06 Google Inc. Multi-rank partial width memory modules
US7848318B2 (en) 2005-08-03 2010-12-07 Altera Corporation Serializer circuitry for high-speed serial data transmitters on programmable logic device integrated circuits
US20070081183A1 (en) * 2005-10-10 2007-04-12 Fugate Earl L Printing apparatus consumable data communication
US20070260841A1 (en) 2006-05-02 2007-11-08 Hampel Craig E Memory module with reduced access granularity
US7546410B2 (en) * 2006-07-26 2009-06-09 International Business Machines Corporation Self timed memory chip having an apportionable data bus
US7490186B2 (en) * 2006-07-26 2009-02-10 International Business Machines Corporation Memory system having an apportionable data bus and daisy chained memory chips
US7620763B2 (en) * 2006-07-26 2009-11-17 International Business Machines Corporation Memory chip having an apportionable data bus
US7844769B2 (en) * 2006-07-26 2010-11-30 International Business Machines Corporation Computer system having an apportionable data bus and daisy chained memory chips
JP4979065B2 (ja) * 2006-11-16 2012-07-18 キヤノン株式会社 メモリ装置
JP4932546B2 (ja) * 2007-03-07 2012-05-16 日本電気株式会社 通信ノード及び該通信ノードを有するネットワーク・システムとデータ伝送方法
JP5045189B2 (ja) * 2007-03-30 2012-10-10 富士通セミコンダクター株式会社 インタフェース回路
JP4435802B2 (ja) 2007-04-11 2010-03-24 株式会社日立ハイテクノロジーズ 半導体検査装置
JP5310439B2 (ja) * 2009-09-18 2013-10-09 ソニー株式会社 半導体メモリデバイスおよびチップ積層型の半導体デバイス
JP2011138567A (ja) 2009-12-25 2011-07-14 Toshiba Corp 半導体記憶装置
US8526209B2 (en) * 2010-12-28 2013-09-03 Stmicroelectronics International N.V. Complementary read-only memory (ROM) cell and method for manufacturing the same
US9268719B2 (en) 2011-08-05 2016-02-23 Rambus Inc. Memory signal buffers and modules supporting variable access granularity
CN103413516B (zh) * 2013-08-22 2016-03-30 京东方科技集团股份有限公司 数据传输装置、数据传输方法及显示装置
US9412294B2 (en) 2013-08-22 2016-08-09 Boe Technology Group Co., Ltd. Data transmission device, data transmission method and display device
CN104794092A (zh) * 2014-01-22 2015-07-22 比亚迪股份有限公司 总线逻辑管理系统和方法
CN110209621A (zh) * 2019-06-10 2019-09-06 中航(深圳)航电科技发展有限公司 一种数据传输控制电路
US10825526B1 (en) * 2019-06-24 2020-11-03 Sandisk Technologies Llc Non-volatile memory with reduced data cache buffer
RU2718219C1 (ru) * 2019-10-29 2020-03-31 Акционерное общество "Научно-исследовательский институт Приборостроения имени В.В. Тихомирова" Имитатор ввода/вывода информации от внешних источников

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5289584A (en) 1991-06-21 1994-02-22 Compaq Computer Corp. Memory system with FIFO data input
US5748917A (en) * 1994-03-18 1998-05-05 Apple Computer, Inc. Line data architecture and bus interface circuits and methods for dual-edge clocking of data to bus-linked limited capacity devices
US5896347A (en) 1996-12-27 1999-04-20 Fujitsu Limited Semiconductor memory system using a clock-synchronous semiconductor device and semiconductor memory device for use in the same
US6754865B2 (en) 2000-07-05 2004-06-22 Renesas Technologyy Corp. Integrated circuit

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH077438A (ja) 1993-06-17 1995-01-10 Mitsubishi Electric Corp 直並列変換回路
JP3669823B2 (ja) 1997-10-08 2005-07-13 富士通株式会社 シリアル・パラレル変換回路
JPH10322224A (ja) 1997-05-21 1998-12-04 Fujitsu Ltd シリアルパラレル変換回路
JP3976923B2 (ja) 1998-02-13 2007-09-19 松下電器産業株式会社 半導体装置
US6275441B1 (en) * 1999-06-11 2001-08-14 G-Link Technology Data input/output system for multiple data rate memory devices
JP5008223B2 (ja) 2000-01-31 2012-08-22 株式会社半導体エネルギー研究所 アクティブマトリクス型表示装置
JP4493164B2 (ja) 2000-06-16 2010-06-30 富士通マイクロエレクトロニクス株式会社 データ・バースト転送回路、パラレル・シリアル変換回路およびシリアル・パラレル変換回路、発振回路
JP4198376B2 (ja) * 2002-04-02 2008-12-17 Ｎｅｃエレクトロニクス株式会社 バスシステム及びバスシステムを含む情報処理システム

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5289584A (en) 1991-06-21 1994-02-22 Compaq Computer Corp. Memory system with FIFO data input
US5748917A (en) * 1994-03-18 1998-05-05 Apple Computer, Inc. Line data architecture and bus interface circuits and methods for dual-edge clocking of data to bus-linked limited capacity devices
US5896347A (en) 1996-12-27 1999-04-20 Fujitsu Limited Semiconductor memory system using a clock-synchronous semiconductor device and semiconductor memory device for use in the same
US6754865B2 (en) 2000-07-05 2004-06-22 Renesas Technologyy Corp. Integrated circuit

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