TWI239448B - Semiconductor device - Google Patents

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1239448 玖、發明說明 (發明說明應敘明：發明所屬之技術領域、先前技術内容實施方式及圖式簡單說明） 【發明所屬之技術領域】 發明領域 本發明係有關於一種半導體裝置，更特別地，係有關 5於一種具有比外部資料匯流排之寬度更寬之匯流排寬度之 能夠傳輸資料的半導體裝置。 t先前技糊^ 發明背景 就由同步動態隨機存取記憶體（DRAMs)所代表之命令 1〇輸入型裝置而言，通常資料與命令係在同一時間被發送且 係在一系統時鐘的前緣被獲得。資料係這樣僅在一時鐘之 前緣獲得一次的一種方法係被稱為一單一資料速率（SDR) 型。現在，一個在資料係與一系統時鐘同步地進入至其内 之一同步裝置中用於傳輸資料之電路的例子將會被顯示。 15 第15圖是為顯示用於傳輸資料之習知電路之例子的電 路第16圖疋為顯示在該單一資料速率方法下被傳輸之資 料之波形之例子的圖示。 在第15圖中所示的例子中，被包括於一輸出側裝置 内之内部資料匯流排1〇2的數目係與被包括在一輸入 20側裝置101内之内部資料匯流排1〇3的數目相同。連接到 該輸出側裝置1GG之外部資料匯流排1()4的數目係與連接 到該輸入侧裝置101之外部資料匯流排HM的數目相同。 命令線亦係以一對一的基礎來連接到該輸出側裝置1〇〇和 該輸入側裝置101。輸出閃鎖電路1〇5和輸出緩衝器電路 1239448 玖、發明說明 106係位於該輸出側裝置1〇 置100中之内部資料匯流排102的 輸出侧。輸入緩衝器電路107和輸入閃鎖電路1〇8係位於 該輸入側裝置101中之内部資料匯流排刚的輸入側。-系統時鐘係被供應到該輸出側裝置1〇〇中的輸出閃鎖電路 5⑽和該輸入側裝置101+的輸入閃鎖電路⑽。 «玄輸出側裝置1GG與-系統時鐘同步地傳輸資料和命 令。那就是說，該等輸出閃鎖電路1〇5在一系統時鐘的前 緣閃鎖來自該等内部資料匯流排1〇2㈣料和來自該等命 令線的命令並錄㈣等輸㈣衝ϋ電路1〇6來分別把該 1〇資料與命令發送到該等外部資料匯流排104和命令線。在 該輸入侧裝置ιοί中的該等輸入緩衝器電路1〇7分別接受 、星由及等外。卩=貝料匯流排丨Q4和命令線來傳輸的資料和命 令。然後，該等輸入閃鎖電路108在該系統時鐘的前緣問 鎖及保持該資料與命令並且把它們輸出到該等内部資料匯 15 流排103。 。亥輸出侧裝置1〇〇以該系統時鐘的前緣為基礎來開始 輸出。如在第16圖中所示，然而，對應於該系統時鐘之半 週期的延遲D係在資料發送到該等外部資料匯流排1 〇4 時被產生俾可滿足該輸入側裝置101得到該資料所需之適 田的建立時間。結果，該輸入側裝置101在該資料與命令 之有效周期期間能夠在該系統時鐘之前緣的時序閂鎖資料 和命令。 通常，由一個命令所處理之具有一寬度的資料係由該 等内部資料匯流排102和103及外部資料匯流排1〇4發送 1239448 玖、發明說明 °如果具有一個比一匯流排之寬度更寬之寬度的資料被發 送的話’一種方法是為在數個時鐘當中分割該資料。 第17圖是為顯示在該單一資料速率方法下被傳輸之具 有一個是為一匯流排之寬度兩倍之寬度之資料之波形之例 5 子的圖示。 如果具有一個是為一匯流排之寬度兩倍之寬度的資料 被傳輸的話，對應於一個命令的資料係由兩個時鐘平分並 且係被傳輸。那就是說，該資料的前半，與該命令一起， 係在第一時鐘被發送而僅該資料的後半係在第二時鐘被發 1〇送。如果具有一個是為一匯流排之寬度兩倍之寬度的資料 係在該單一資料速率方法下這樣被傳輸的話，另一個命令 在該資料的後半正被發送時係無法被發出（沒有運作被發出 )°這樣將會把一系統的有效性能降級。 相對之下，一種雙倍資料速率（DDR)型的裝置不僅在 15 一時鐘訊號的前緣且亦在該時鐘訊號的後緣得到具有一個 是為一匯流排之寬度兩倍之寬度的資料。 第18圖是為顯示該雙倍資料速率型之習知輸出側裝置 之例子的電路圖。第19(A)和19(B)圖是為顯示一閂鎖脈衝 產生電路之例子的圖示。第19(A)圖是為一閂鎖脈衝產生 2〇電路的電路圖。第19(B)圖是為顯示輸入至該閂鎖脈衝產 生電路與從該閂鎖脈衝產生電路輸出之波形的圖示。第2〇 圖是為顯示一資料選擇器之例子的電路圖。 假設一輸出側裝置110包括一具有瓜位元之寬度的内 為料匯流排。然後’資料係被分割成兩個資料塊而且係 1239448 玖、發明說明 在一系統時鐘的一個週期被傳輸。因此，該輸出側裝置 110包括具有兩個輸入端人和B與一個輸出端〇的資料選 擇器111。每一個資料選擇器lu的輸入端A接受被包括 在該第一資料塊中的資料。每一個資料選擇器1U的輸入 5端B接受被包括於該第二資料塊中的資料。每一個資料選 擇器111的輸出端〇係經由一閂鎖電路112和輸出緩衝器 113來連接到一外部資料匯流排114。該等外部資料匯流排 114的總數是為m/2。用於閂鎖資料的閂鎖電路112係由一 閂鎖脈衝產生電路115控制。該等資料選擇器ηι和該閂 10鎖脈衝產生電路115係以一個經由一輸出緩衝器輸出作為 一同步訊號（選通訊號）的系統時鐘為基礎來運作。 如在第19圖中所示，該閂鎖脈衝產生電路115包括一 個AND閘116和NOR閘117。該AND閘116的一個輸入 端和該NOR閘117的一個輸入端係直接連接到一系統時鐘 15 。該AND閘116的另一輸入端和該NOR閘117的另一輸 入端係連接到一反相器118的輸出端。一個用於調整輸入 且延遲一糸統系統之閂鎖脈衝之寬度的延遲電路1 1 9係連 接到该反相器118的輸入端。該AND閘116與NOR閘 U7的輸出端係連接到一 OR閘12〇的輸入端。來自該〇R 20閘120的輸出係從該閂鎖脈衝產生電路115輸出。 在該閂鎖脈衝產生電路115中，該AND閘116係響應 於一系統時鐘的前緣來輸出閂鎖脈衝a而該NOR閘117係 響應於該系統時鐘的後緣來輸出閂鎖脈衝b。閂鎖脈衝a 和b的寬度係對應於由該延遲電路丨丨9所產生的延遲時間 1239448 玖、發明說明 〇 如在第20圖中所示，該資料選擇器111包括NAND 閘121和122。該資料選擇器111的輸入端A係連接到該 NAND閘121的一個輸入端而該資料選擇器111的輸入端 5 B係連接到該NAND閘122的一個輸入端。該等NAND閘 121和122的輸出端係連接到一 NAND閘123的輸入端。 該NAND閘123的輸出端係連接到該資料選擇器111的輸 出端Ο。該NAND閘121的另一輸入端係直接連接到一系 統時鐘而該NAND閘122的另一輸入端係連接到一個於輸 10 入端接受該系統時鐘之反相器124的輸出端。 當一系統時鐘在該資料選擇器111中係處於低位準時 ’該NAND閘121允許資料從該輸入端A輸入而該NAND 閘122禁止資料從該輸入端b輸入。相對之下，當一系統 時鐘係處於高位準時，該NAND閘121禁止資料從該輸入 I5端A輸入而該NAND閘122允許資料從該輸入端B輸入 〇 在具有以上之結構的輸出側裝置11 〇中，該等資料選 擇器111每逢一系統時鐘的半個週期就交替地分別選擇被 包括於一第一半資料塊内之資料0到m/2-l和分別選擇被 2〇包括於一第二半資料塊内之資料m/2到m-1。該等閂鎖電 路112係響應於來自該閂鎖脈衝產生電路115的閂鎖脈衝 a來分別閂鎖鎖被包括於該第一半資料塊内的資料。到 m/21並且經由該等輸出緩衝器113來把它們輸出到該等 外部賣料匯流排114。此外，該等閃鎖電路112係響應於 1239448 玖、發明說明 閂鎖脈衝b來分別閂鎖被包括於該第二半資料塊内的資料 m/2到m_i並且經由該等輸出緩衝器113來把它們輸出到 該等外部資料匯流排114。 第21圖是為顯示雙倍資料速率型之習知輸入側裝置之 5例子的電路圖。第22(A)和22(B)圖是為顯示一閂鎖脈衝產 生電路之例子的圖示。第22(A)圖是為一閂鎖脈衝產生電 路的電路圖。第22(B)圖是為顯示輸入到該閂鎖脈衝產生 電路與從該閂鎖脈衝產生電路輸出之波形的圖示。 在一輸入侧裝置130中，資料係由輸入緩衝器13ι接 10受。每一個輸入緩衝器131的輸出端係連接到兩個閂鎖電 路132的輸入端。每一對閂鎖電路132中之一者的控制輸 入端係連接到一閂鎖脈衝產生電路133的一個輸出端c。 每一對閂鎖電路132中之另一者的控制輸入端係連接到該 閂鎖脈衝產生電路133的另一輸出端d。 15 如在第22圖中所示，該閂鎖脈衝產生電路133包括一 AND閘134和NOR閘135。該AND閘134的一個輸入端 和該NOR閘135的一個輸入端係直接連接到一系統時鐘。 該AND閘134的另一輸入端和該NOR閘135的另一輸入 端係連接到一反相器136的輸出端。一用於調整一個輸入 20 且延遲一系統時鐘之閂鎖脈衝之寬度的延遲電路137係連 接到該反相器136的輸入端。該AND閘134的輸出端係連 接到一個用於調整建立時間的延遲電路138。該延遲電路 138的輸出端是為該閃鎖脈衝產生電路133的輸出端c。該 NOR閘135的輸出係連接到一個用於調整建立時間之延遲 10 1239448 玫、發明說明 電路139的輸人端。該延遲電路139的輸出端是為該閃鎖 脈衝產生電路133的輸出端d。 在忒閂鎖脈衝產生電路133中，該AND閘134係響應 於一同步Λ唬的前緣來輸出一閂鎖脈衝。這閂鎖脈衝係由 5该延遲電路I38延遲而且係從輸出端c輸出。該NOR閘 135係響應於該同步訊號的後緣來輸出鎖脈衝。這問 鎖脈衝係由該延遲電路139延遲而且係從輸出端d輸出。 在具有以上之結構的該輸入側裝置13〇中，該閂鎖脈 衝產生電路133在一同步訊號係處於低位準的周期期間產 10生一第一閃鎖脈衝，而在該同步訊號係處於高位準的周期 期間產生-第二㈣脈衝。該等㈣電路132係響應於這 些第-和第二閃鎖脈衝來交替地閃鎖它們經由該等輸入緩 衝器131接受的資料。藉著如此做，被包括於一第一半資 料塊内的資料和被包括於一第二半資料塊内的資料係被分 15配到内部資料匯流排。那就是說，由於一個來自該問鎖脈 衝產生電路133之輸出端c之閃鎖脈衝而運作的該等閃鎖 電路132係、分別得到被包括於該第一半資料塊内的資料。 到m/2-l❿由於一個來自該閃鎖脈衝產生電路133之輸出 端d之閃鎖脈衝而運作的該等閃鎖電路⑴係分別得到被 20包括於該第二半資料塊内的資料m/2到m-1。 如上所述，在一系統時鐘之一個週期期間該雙倍資料 速率型之裝置能夠傳輸的資料量是為該單一資料速率型之 裝置能夠傳輸之資料量的兩倍。由於雙倍資料速率型的裝 置，-命令通常僅在-系統時鐘的前緣被獲得而資料在一 11 1239448 玖、發明說明 個命令期間係被獲得兩次。 率型之梦晋夕次上,、、’口果’雙倍資料与 裝置之-貝料的有效周期是為單—資料速率 =料之有效周期的-半而用於獲得雙倍資料、 建立時—獲得單-資料速: m貝料之時鐘之建立時間的一半。然而，在一用 10 15

=時鐘t驅動器内之上拉電晶體和下拉電晶體的特 〜運作¥境中是不f要相同。這樣使得要在獲得資 料之時維持建立時間和保持時間最佳是困難的。

此外，如果資料被分割成n個區塊且被傳輸的話該 資料的頭部必須被正糾實現俾可重新排列該n個被傳輸 的區塊。這係同時應用於單—資料速率型之裝置和雙倍資 料速率型之裝置。通f，—有效命令或其類似與該領先 貝料-起’係被傳輸俾可表示資料的頭部U，在這情 況中，-则於解譯該命令與產生—資料關訊號的電路 變得複雜。 C 明内容3 發明概要 本發明係在如上所述之背景環境下被作成。本發明之 目的是為提供一種能夠不管被連接至其那裡之外部資料匯 流排之寬度來在寬廣匯流排寬度下傳輸資料的半導體裝置 為了達成以上之目的，一種把内部資料輸出到一具有 12 1239448 玖、發明說明 比内部資料匯流排之寬度窄之寬度之外部資料匯流排的半 導體裝置係被提供。該半導體裝置包—個用於從在具有 m位元之寬度之内部資料匯流排上之n個分割之資料區塊 選擇資料的資料選擇電路、一個用於把在由該資料選擇電 5 路所選擇之資料區塊内之資料輸出到一具有m/n位元之寬 度之外部資料匯流排的資料輸出部份、一個用於響應於一 輸出起始訊號來按次序地產生η個選擇訊號及用於控制以 致於該資料選擇電路會根據該等資料區塊來選擇資料的輸 出控制電路、及一個用於把該等選擇訊號輸出到同步訊號 10 線作為選通訊號的同步訊號輸出部份。 此外，為了達成以上之目的，一種輸入經由一具有比 内部資料匯流排之寬度窄之寬度之外部資料匯流排來被傳 輸之資料的半導體裝置係被提供。該半導體裝置包含一個 用於輸入在一具有是為m位元之寬度之内部資料匯流排之 15 n分之一之寬度之外部資料匯流排上之資料的資料輸入部 份、一個用於輸入η個表示被傳輸之n個分割資料區塊之 選通訊號的同步訊號輸入部份、及一個用於取得輸入到該 資料輸入部份之資料及用於把對應於由該等選通訊號所指 定之資料區塊的資料分配到一内部資料匯流排的資料取得 20 電路。 本發明之以上和其他目的、特徵和優點將會由於後面 配合該等舉例描繪本發明之較佳實施例之附圖的說明而變 得明顯。 圖式簡單說明 13 1239448 玖、發明說明 第1圖是為顯示由本發明之半導體裝置所作用之資料 傳輸之理論結構的方塊圖。 第2圖是為顯示一資料輸出裝置之例子的電路圖。 、 第3圖是為顯示一輸出控制電路之例子的電路圖。 · 第4圖是為顯不輸入到一輸出控制電路與從一輸出控 制電路輸出之波形的圖示。 第5圖是為顯示一資料輸入裝置之例子的電路圖。 第6圖是為顯示在一外部資料匯流排上之資料與在一 鲁 同步訊號線上之訊號之波形的圖示。 第7圖是為顯示一資料輸入裝置之第二例子的電路圖 第8圖是為顯示在一内部資料匯流排上之資料、在一 第二閂鎖之前之資料、在一外部資料匯流排上之資料與在 同步訊號線上之訊號之波形的圖示。 15 第9圖是為顯示一資料輸出裝置之第二例子的電路圖

〇 第10圖是為顯示在第9圖中所示之輸出控制電路之例 子的電路圖。 第11圖是為顯示一資料輸入裝置之第三例子的電路圖 20 〇 第12圖是為顯示在一資料輸入裝置之特徵中之訊號之 波形的圖示。 第13圖是為顯示一資料輸入裝置之第四例子的電路圖 14 1239448 玖、發明說明 第14圖是為顯示在一資料輪 波形的圖示。 入裴置之特徵中之訊號之 第15圖是為顯示用於傳給咨 路圖。 、傳輸貝枓之習知電路之例子的電 第16圖是為顯示在一單一 料之波形之例子的圖示。讀速率方法下被傳輸之資

= 圖是為顯示在該單—資料速率方法下被傳輸之具 有一疋為—匯流排之寬度兩倍之寬度之資料 子的圖示。 10 第18圖是為顯示習知雙倍資料速率型輸出側裝置之例 子的電路圖。 第19(A)和19(B)圖是為顯示一閂鎖脈衝產生電路之例 子的圖示第19(A)圖疋為一閂鎖脈衝產生電路的電路圖 ，第19(B)圖是為顯示輸入到該閂鎖脈衝產生電路與從該 15閂鎖脈衝產生電路輸出之波形的圖示。

第20圖是為顯示一資料選擇器之例子的電路圖。 第21圖是為顯示習知雙倍資料速率型輸入側裝置之例 子的電路圖。 弟22(A)和22(B)圖是為顯示一閃鎖脈衝產生電路之例 20 子的圖示，第22(A)圖是為一閂鎖脈衝產生電路的電路圖 ，第22(B)圖是為顯示輸入到該閂鎖脈衝產生電路與從該 閃鎖脈衝產生電路輸出之波形的圖示。 I：實施方式3 較佳實施例之詳細說明 15 1239448 玖、發明說明 本發明的概觀現在將會配合該等圖式來被提供。 第1圖是為顯示由本發明之半導體裝置所作用之資料 傳輸之理論結構的方塊圖。 首先’有一具有瓜位元之寬度之内部資料匯流排的半 5導體裝置1會被說明，該半導體裝置係位於在這内部資料 匯机排上之賣料的輸出側。在資料輸出側上的半導體裝置 1包含一個用於把在内部資料匯流排上之位元資料分割 成η個資料區塊及用於按次序選擇該等資料區塊的資料選 擇電路2、一個用於輸出由該資料選擇電路2所選擇之 1〇 L( ^…塊為料的資料輸出部份3、一個用於控制由該資料 選擇電路2所作用之在—資料區塊内之資料之選擇的輸出 控制電路4、及一個用於輸出表示在由該資料選擇電路2 所選擇之資料區塊内之資料之n個同步訊號的同步訊號輸 出部份5。 15 纟該資料輸人側的半導體裝置6包含-個用於輸入被 傳輸之L塊資料的資料輸入部份7、一個用於輸入n個表 示在被傳輸之資料區塊内之資料之同步訊號的同步訊號輸 入部份8、及一個用於取得輸入到該資料輸入部份7之資 料作為在由輸入到該同步訊號輸入部份8之同步訊號所表 20 示之資料區塊内之資料的資料取得電路9。 在該資料輸出側之半導體裝i i中的f料輸出部份3 和在該資料輸入側之半導體裝置6中的資料輸出部份7係 由具有L位元之寬度的外部資料匯流排連接。在該資 料輸出側之半導體裝置丨中的同步訊號輸出部份5與在該 16 1239448 玖、發明說明 · 負料輸入側之半導體裝置6中的同步訊號輸入部份8係由 η條同步訊號線u連接。 在具有以上之結構之系統中之資料輸出側的半導體 裝置1中’該資料選擇電路2首_擇藉由把在該具有m 5位元之寬度之㈣資料匯流排上之資料分割來獲得之n個 貝料區塊中之每一者。這選擇係藉由從該輸出控制電路4 供應的η個選擇訊號來按次序作成。由該資料選擇電路2 所選擇的L(=m/n)塊資料係經由該資料輸出部份3來輸出 鲁 到該外部資料匯流排1〇。這時，該同步訊號輸出部份5把 1〇 一個表示由該資料輸出部份3所傳輸之資料區塊内之資料 的同步訊號輸出到該等同步訊號線Η。 在該資料輸入側之半導體裝置6中的資料輸入部份7 經由該外部資料匯流排10來接受依據區塊傳輸的資料。當 該資料輸入部份7接受一資料區塊時，該同步訊號輸入部 15份8接受一個表示一包括該資料之資料區塊的同步訊號。 忒為料取得電路9把該資料輸入部份7接受之一對應於該 · 同步訊號輸入部份8接受之同步訊號之資料區塊的資料輪 出到一内部資料匯流排。類似地，當該同步訊號輸入部份 8接受下一個同步訊號時，該資料取得電路9把該資料輸 20入部份7接受之一對應於該同步訊號之資料區塊的資料輸 出到一内部資料匯流排。該資料取得電路9取得對應於全 部同步訊號之資料區塊内的資料時，m-位元的資料會被置 於在該資料輸入側的半導體裝置6内。 如上所述，在該資料輸出側的半導體裝置1把資料分 17 1239448 玖、發明說明 割成η個區塊、把它們傳輸、並且伴隨著它們傳輸η個同 步訊號。在該資料輸入側的半導體裝置6按次序一次一個 區塊地把被傳輸之每一區塊的資料輸出到一内部資料匯流 排。這樣致使m-位元資料的重新構築。結果，不管外部資 5 料匯流排的寬度，在寬大之匯流排寬度中的資料係能夠被 傳輸。 現在，本發明之實施例將會以内部資料匯流排在寬度 上是為288(=m)位元、外部資料匯流排在寬度上是為 72(=L)位元、而資料係被分割成四個（=n)資料區塊並且被 10 傳輸的情況作為例子來詳細地作說明。 第2圖是為顯示一資料輸出裝置之例子的電路圖。第 3圖是為顯示一輸出控制電路之例子的電路圖。第4圖是 為顯示輸入到一輸出控制電路與從一輸出控制電路輸出之 波形的圖示。 该資料輸出裝置包括用於閂鎖在内部資料匯流排上之 資料的288個閂鎖電路12。該等閂鎖電路12的輸出端係 連接到72個多工器13。每一個多工器13包括四個三態緩 衝裔。該四個三態緩衝器中之每一者從四個分割資料區塊 選擇四塊資料並且把它們輸出。 例如，忒第一個多工器13〇輸入在一第一資料區塊内 的第一個資料〇、在一第二資料區塊内的第一個資料72、 在一第三資料區塊内的第一個資料144、和在一第四資料 區塊内的第一個資料216。該最後的第72個多工器A!輸 入在該第-資料區塊内的第72 #資料71、在該第二資料 18 1239448 玖、發明說明 區塊内的第72個資料143、在該第三資料區塊内的第^ 刪215、和在該第四資料區塊内的第72個資料287。 5 10 15

每個夕工益13的輸出端係經由一輸出閃鎖電路Μ 和輸出緩衝器15來連接到—外部資料匯流排。該輸出閃鎖 電路14係響聽—輸出時鐘的前緣來f-Ι鎖從該多工器13 輸出的資料。如果這輸出時鐘的頻率係比一個是為系統 時鐘之頻率四倍的頻率高或者係與其相等的話，所有分割 的貝料係月b夠在H統時鐘的—個週期中被輸出。因此， 一輸出時鐘的頻率最好係被設定到一個比一個是為一系統 時鐘之頻率四倍之頻率大或者係與其相等的值。 該多工器13根據四個從_輸出控制電路16輸出的選 擇訊號來選擇資料。如在第3圖中所示，該輸出控制電路 16包括四個串聯地連接的閂鎖電路丨乃至1?4。一個與一

系統時鐘同步的閂鎖與輸出起始訊號係輸入到該第一閂鎖 電路1^的輸入端。一輸出時鐘係輸入到該等閂鎖電路ΐ7ι 至1'中之每一者的控制輸入端。 如在第4圖中所示，當處於高位準的一閂鎖與輸出起 始訊號係輸入到在該輸出控制電路16内的閃鎖電路17】時 ，該閂鎖電路17!係響應於一輸出時鐘的前緣來閂鎖該閂 2〇 鎖與輸出起始rfl號並且輸出選擇訊號selectO。於該輸出時 鐘的下一個前緣，該閂鎖電路17!閂鎖處於低位準的閃鎖 與輸出起始訊號並且把該輸出改變成低位準。在丁一級的 閂鎖電路172閂鎖處於高位準的選擇訊號select0，並且輸 出選擇訊號selectl。該輸出控制電路16係這樣按次序輸 19 1239448 玖、發明說明 出與該輸出時鐘同步的選擇訊號。 由該輸出控制電路16所產生的四個選擇訊號亦經由該 專輸出_電路14和輸出緩衝器15來被分別輸出作為選 通訊號0到3。 5 10 15 20 1·先’當與一系統時鐘同步的閂鎖與輸出起始訊號被 輸入到具有以上之結構的資料輸出裝置時，該等閃鎖電路 =問鎖全部在該等内„料匯流排上的f料。然後，該等 多工器13接受來自該輸出控制電路的第一選擇訊號 sel_並且選擇被包括在該四個分割之資料區塊之第一資 料區塊内的資料〇到71。被選擇的資料〇到η係由該等 _電路U卩箱魅經由該等輸出緩衝器15輸出到該等 外部貝料匯流排。當下_個輸出時鐘被輸人時，該等多工 器U接受來自該輸出控制電路16的第二選擇訊號_如 並且選擇被包括於該第二資料區塊内的資料72到⑷。被 選擇的資料72到143係由該等輸㈣鎖電路14閃鎖並且 經由該等輸出緩衝器15輸出到該等外部資料匯流排。類似 也-亥等夕工益13按次序接受來自該輸出控制電路W的 選擇Λ唬seleet2和seleet3並且按次序選擇被包括於該第 三和第四資料區塊内的資料。被選擇的資料係按次序由該 專輸㈣鎖電路14問鎖並且按次序經由該等輸出緩衝器 ^來該科部資料匯流排。在輯況中，被供應到 4等多工器13的選擇訊號係由該等輸出_電路14問鎖 '、’係、、！由6亥等輸出緩衝器15與資料—起被輸出到同步訊 號線作為選通訊號0到3。該等選通訊號0到3和資料的 20 1239448 玖、發明說明 輸出將會在一糸統時鐘的至少一個週期中完成。 在這資料輸出裝置中藉由在相同輸出時鐘的前緣輸出 一選通訊號和資料，即使在内部資料被分割之後，該選通 訊號的建立時間就每一塊資料而言係能夠被保持不變。 5 第5圖是為顯示一資料輸入裝置之例子的電路圖。第 6圖是為顯示在一外部資料匯流排上之資料與在一同步訊 號線上之訊號之波形的圖示。 一資料輸入裝置包括一個用於接受在一同步訊號線上 之四個選通訊號的輸入緩衝器18和一個用於接受在一外部 10資料匯流排上之72塊資料的輸入緩衝器μ。用於接受資 料之輸入緩衝器19的輸出端係連接到一輸入閂鎖電路2〇 。該輸入閂鎖電路20包括數目係與内部資料匯流排之數目 相同的閂鎖電路。該輸入緩衝器19的一個輸出端係連接到 四個閂鎖電路的資料輸入端。例如，接受在第一資料匯流 15排〇上之資料之輸入緩衝器19的輸出端係連接到閃鎖電路 0-0，1-0,2-0，和3-0的資料輸入端，該等閂鎖電路〇_〇，1_〇2_ 0,和3-0中之每一者閃鎖被包括於一資料區塊内的第一塊 資料。接受在第72資料匯流排Ld上之資料之輸入緩衝器 19的輸出端係連接到閂鎖電路〇丄-1，1丨-1，2-1^1，和34 1 20 的資料輸入端’該等閂鎖電路〇-L-l，l-L-l，2-L-l和3 L 1 中之每一者閂鎖被包括於一資料區塊内的第72塊資料。 接受選通訊號之輸入緩衝器18的輸出端係經由一建立 保證延遲電路18a來連接到該輸入閂鎖電路2〇。該建立保 證延遲電路18a供給一選通訊號一個延遲俾可確保資料的 21 1239448 玖、發明說明 . 建立時間。選通訊號〇係輸人到從在第5圖中所示之輸入 閂鎖電路20中之頂端起之第一閂鎖電路的控制輸入端。該 選通訊號0亦輸入到每逄第五個閂鎖電路的控制輸入端。 類似地’選通訊號i係輸入到從在第5圖中所示之輸入閂 5鎖電路2()中之頂端起之第二閂鎖電路的控制輸入端。該選 通矾號1亦輸入到每逢第五個閂鎖電路的控制輸入端。選 通Λ说2係輸入到從在第5圖中所示之輸入閂鎖電路2〇中 之頂端起之第三閃鎖電路的控制輸入端。該選通訊號2亦 _ 輸入到每逢第五個閃鎖電路的控制輸入端。選通訊號3係 〇輸入到從在第5圖中所示之輸入閂鎖電路20中之頂端起之 第四閂鎖電路的控制輸入端。該選通訊號3亦輸入到每逢 第五個閂鎖電路的控制輸入端。 具有以上之結構的資料輸入裝置係被使用來接收資料 。如在第6圖中所示，當選通訊號0處於高位準時，被包 15括於四個分割之資料區塊之第一資料區塊内的資料0到71 係在該外部資料匯流排上。因此，在對應於資料0到71之 · 内部資料匯流排上的閂鎖電路係由選通訊號〇觸發並且問 鎖在该外部資料匯流排上的資料0到71。當選通訊號1處 於面位準時，被包括於第二資料區塊内的資料72到143係 20在该外部資料匯流排上。因此，在對應於資料72到143之 内部資料匯流排上的閃鎖電路係由選通訊號1觸發並且問 鎖在該外部資料匯流排上的資料72到143。類似地，當選 通訊號2處於高位準時，被包括於第三資料區塊内的資料 144到215係在該外部資料匯流排上。因此，在對應於資 22 1239448 玖、發明說明 料144到215之内部資料匯流排上的閃鎖電路係由選通訊 號2觸發並且閃鎖在該外部資料匯流排上的資料μ到 215。當選通訊號3處於高位準時，被包括於第四資料區塊 内的資料216到287係在該外部資料匯流排上。因此，在 5對應於資料216到287之内部資料匯流排上的閃鎖電路係 由選通訊號3觸發並且閃鎖在該外部資料匯流排上的資料 216到287。結果，全部的資料將會被取得。 藉由這資料輸入裝置，資料係僅在一選通訊號的高緣 被取得。因此，與雙倍資料速率型的裝置不同，在一個驅 10動一選通訊號之驅動器之高與低緣特性之間之差異的影響 係不存在。 此外，僅藉著一選通訊號，被取得之資料的寬度係能 夠恢復到原來的資料匯流排寬度，所以與一系統時鐘或其 類似的同步運作是不需要。結果，分割的資料係能夠在一 15系統時鐘的一個週期中被傳輸兩次或更多次。藉著在一個 週期中執行一傳輸n次，在分割之前的資料係能夠每個週 期被傳輸。這在被安裝於，例如，一印刷電路板上之裝置 之為料匯流排之寬度係太寬大俾可輕易設計該印刷電路板 的情況中是有用。此外，裝置包裝接腳的數目能夠被縮減 20 ，所以裝置包裝之組裝的成本能夠被降低。 第7圖是為顯示一資料輸入裝置之第二例子的電路。 第8圖是為顯示在一内部資料匯流排上之資料、在一第二 問鎖之前之資料、在一外部資料匯流排上之資料、和在同 步訊號線上之資料之波形的圖示。在第7圖中所示之與在 23 1239448 玖、發明說明 第5圖中所示之那些相同的組件係以相同的符號標示而且 它們的詳細說明將會被省略。 這資料輸入裝置包括三個在用於根據一組四個選通訊 號〇到3來閂鎖資料之第一閂鎖電路後面的第二閂鎖電路 5 21。該三個第二閂鎖電路21係同時由一連串資料輸入中之 最後的選通訊號觸發，那就是說，由該第四選通訊號3觸 發俾可再次閂鎖由該等第一閂鎖電路所保持的資料。 如果選通訊號0到3係在不同時間輸入的話，内部資 料塊的相位不匹配。該三個第二閂鎖電路21係被定位俾可 1〇避免這問題。如在第8圖中所示，在一内部資料匯流排上 之内部資料塊的相位將會藉由這樣定位該等第二閂鎖電路 21和藉由再次閂鎖被包括於在該第四資料區塊内之資料被 取得之時輸入且由該等第二閂鎖電路21事先閂鎖之該等第 一到第三資料區塊内的資料而匹配。結果，内部資料的有 15 效周期能夠被最大化。 第9圖是為顯示一資料輸出裝置之第二例子的電路圖 。第10圖是為顯示在第9圖中所示之輸出控制電路之例子 的電路圖。在第9圖中所示之與在第2圖中所示之那些相 20

同的組件係由相同的符號標示且它們的詳細說明將會被 略。 在這資料輸出裝置中的輸出控制電路22不僅產生選擇 訊號selectO至“elect3且亦產生第一至第三同步訊號並且 把這些同步訊號與資料一起輸出。 如在第1G圖中所示，該輸出控制電路22包括四個串 24 1239448 玖、發明說明 聯連接的閂鎖電路23!至234及兩個OR閘24!和242。一 閂鎖與輸出起始訊號係輸入到該第一閂鎖電路23i的資料 輸入端。一輸出時鐘係輸入到該等閂鎖電路231到234中之 每一者的控制輸入端。該等閂鎖電路231到234分別輸出選 · 5 擇訊號selectO到select3。該OR閘2七在兩個輸入端分別 接受來自该等閃鎖電路23ι和23；3的輸出並且輸出一第一同 步訊號。該OR閘2七在兩個輸入端分別接受來自該等閃 鎖電路232和234的輸出並且輸出一第二同步訊號。該閃鎖 電路23丨輸出一第三同步訊號。 10 這些第一至第三同步訊號係被由一輸出時鐘所觸發的 輸出閂鎖電路14閂鎖並且經由輸出緩衝器15輸出。在這 情況中，該等第一和第二同步訊號係分別被使用作為用於 取传 > 料的頻通訊號0和1而該第三同步訊號係被使用作 為用於表示資料之開始的開始訊號。該等選通訊號0和i 15是為互補訊號。那就是說，每次資料被輸出，該等選通訊 號〇和1的狀態係相反地改變。資料係僅在它們的高緣處 鲁 被取得。一開始訊號僅在被包括於該第一資料區塊内的資 料被輸出時變成高位準。 第11圖是為一資料輸入裝置之第三例子的電路圖。第 ’ 20 12圖是為顯示在-資料輸人裝置之特徵中之訊號之波形的 、 圖示。在第η圖中所示之與在第5圖中所示之那些相同的 組件係由相肖的符號標示而且它們的詳細說明將會被省略 〇 在這資料輸入裝置内的一輸入緩衝器18接受選通訊號 25 1239448 玖、發明說明 〇和1及一開始訊號。該等選通訊號〇和1係由一建立保 證延遲電路18a適當地延遲。一個接受在一外部資料匯流 排上之資料之輸入緩衝器19的L個輸出端係分別連接到 在一輸入閂鎖電路20内之對應之閂鎖電路〇·〇和ι-0,0-1 5 和1-1，···，和〇-(L-l)和l-(L-l)的資料輸入端。該選通訊號〇 係輸入到該等閂鎖電路0-0到O-(L-l)的控制輸入端而選通 訊號1係輸入到該等閂鎖電路1-0到l-(L-l)的控制輸入端 。這資料輸入裝置亦包括一重新配置閂鎖控制電路25和連 接到該輸入閂鎖電路20之每一個輸出端的重新配置閃26〇 10 到 263。 該重新配置閂鎖控制電路25包括三個閂鎖電路 27l5272,和273。該閂鎖電路27i在資料輸入端接受該開始 訊號而在控制輸入端接受該選通訊號〇。該閂鎖電路27i的 輸出端係連接到在下一級之閂鎖電路272的資料輸入端。 15該閃鎖電路272在控制輸入端接受該選通訊號1。該閃鎖電 路272的輸出端係連接到在下一級之閂鎖電路273的資料輸 入端。該閂鎖電路273在控制輸入端接受該選通訊號〇。該 閂鎖電路27ι的輸出端係連接到一 AND閘274的一個輸入 端。該AND閘274在另一輸入端接受該選通訊號1。來自 20該AND閘274之是為重新配置訊號R〇的輸出係輸入到該 重新配置閂260的控制輸入端。該閂鎖電路272的輸出端係 連接到一 AND閘27s的一個輸入端。該AND閘275在另 一個輸入端接受該選通訊號〇。來自該AND閘之是為 重新配置訊號Ri的輸出係輸入到該重新配置閂26ι的控制 26 1239448 玖、發明說明 輸入端。該閂鎖電路273的輸出端係連接到一 and閘276 的一個輸入端。該AND閘276在另一個輸入端接受該選通 汛號1。來自該AND閘27g之是為重新配置訊號R2的輸 出係輸入到該等重新配置閂26〗和263的控制輸入端。 5 響應於该荨互補之選通訊號〇和1來進入在這資料輸 入裝置内之問鎖電路0-0到OJL-D或^到^(^丨）的資料 係由於從該等重新配置閂鎖控制電路25輸出的該等重新配 置汛號R0到R2而進入該等預定的重新配置閂26〇到2心 。那就是說，被包括於該第一資料區塊内的資料係響應於 1〇 5亥選通訊號〇來由在該輸入閃鎖電路20内的閃鎖電路〇_〇 到O-(L-l)閂鎖。然後，被包括該第二資料區塊内的資料係 響應於該選通訊號1來由在該輸入閂鎖電路2〇内的閂鎖電 路1-0到l-(L-l)閂鎖而由該等閂鎖電路〇-0到〇_(L·”所閃 鎖的資料係響應於該重新配置訊號R0來由該重新配置閃 15 26〇閂鎖。而然後，被包括於該第三資料區塊内的資料係響 應於該選通訊號〇來由在該輸入閂鎖電路20内的閂鎖電路 〇-〇到O-(L-l)閂鎖而由該等閂鎖電路1-〇到^(^丨）所閃鎖 的資料係響應於該重新配置訊號R1來由該重新配置閂26ι 閂鎖。響應於該重新配置訊號R2，被包括於該第四資料區 20 塊内的資料係由該重新配置閂263閂鎖而由在該輸入閂鎖 電路20内之該等閂鎖電路〇-〇到0-(L-l)所閂鎖的資料係 由該重新配置閂262閂鎖。這時，被包括於該第四資料區 塊内的資料係響應於該選通訊號1來由在該輸入閂鎖電路 20内的閂鎖電路〗-〇到閂鎖，但它不會被使用。 27 1239448 玖、發明說明 如上所述，根據一開始訊號，該重新配置閂鎖控制電 路25把按次序取得的重新配置訊號R〇到R2輸出到該等 重新配置閂26〇到26s，資料應該每一次選通訊號〇和丄改 變都進入該等重新配置閃26。到263。結果，被包括於該第 5 一至第四資料區塊内的資料將會分別進入該等重新配置閂 26〇 到 263 〇 第13圖疋為顯示一資料輸入裝置之第四例子的電路圖 。第14圖是為顯示在一資料輸入裝置之特徵中之訊號之波 形的圖示。在第13圖中所示之與在第7和u圖中所示之 1〇那些相同的組件係由相同的符號標示而且它們的詳細說明 將會被省略。 這資料輸入裝置具有一個藉由把如在第7圖中所示之 包括該等第二閂鎖電路21的資料輸入裝置與在第n圖中 所示之把資料重新配置的輸入裝置結合來獲得的結構。 15 那就疋說’這資料輸入裝置包括一第二閂鎖電路21, 該第二閂鎖電路具有一個連接到一在傳輸被包括於該第二 資料區塊内之資料之時重新配置在被包括於該第二資料區 塊之資料之則取得之被包括於該第一資料區塊内之資料之 重新配置閂26〇之輸出端的第二閂21〇和一個連接到一在傳 20輸被包括於該第三資料區塊内之資料之時重新配置在被包 括於該第三資料區塊之資料之前取得之被包括於該第二資 料區塊内之資料之重新配置閂26!之輸出端的第二閂21 i。 該等第二閂210和21!係由被使用來重新配置被包括於該第 三資料區塊内之資料及取得被包括於該第四資料區塊内之 28 1239448 玖、發明說明 資料的重新配置訊號R2觸發。 具有以上之結構的資料輸入裝置係根據一開始訊號來 開始取彳于 > 料。這時，交替地輸入到兩組閂鎖電路，那就 是說，到在一輸入閂鎖電路20内之閂鎖電路〇_〇到〇_(L_ 5 1}和I-0到ι-α-1)的資料係響應於互補的選通訊號〇和i 來被取得。在之前取得的資料係響應於從該重新配置閂鎖 控制電路25輸出的重新配置訊號R〇到R2來移位到該重 新配置問26。或26丨。最後，剛在之前取得的資料係移位到 該重新配置閂262,該最後的資料被取得，且已進入該等 1〇重新配置閂26〇和26!的資料係再次由該等第二閂21〇和 2h閂鎖。結果，所有之内部資料塊的相位係匹配而且内部 資料的有效周期能夠被最大化。 如在則文所說明，藉由本發明的輸出側裝置，在一内 部資料匯流排上之在寬大匯流排寬度的資料係被分割成η 15個資料區塊並且被傳豸。在這情況下，一㈣表示哪個在其 内包括有被傳輸之資料之資料區塊的同步訊號係與資料同 時被發运。藉由本發明的輸入側裝置，資料係根據一個與 資料同時被傳輸的同步訊號來被取得。因此，在一内部資 料匯流排上之在寬大匯流排寬度的資料係能夠被傳輸，不 20 管一外部資料匯流排的寬度。 包裝接腳的數目係有物理限制。因此，如果内部資料 之匯流排的寬度係太寬大的話，被分配給一外部資料匯流 排之足量的包裝接腳係無法被保證。即使在該等情況中， 内部資料係能夠被傳輸。結果，裝置包裝之组裝的成本無 29 1239448 玖、發明說明 法被降低。 此外’如果安裝於，例如，一印刷板上之一輸入裝置 或一輸出裝置之資料匯流排的寬度係太寬的話，設計該印 刷板會是困難的。本發明在如此之一種情況中係有用的。 5 則文係被視為僅作為本發明之原理的舉例說明而已。 此外’由於眾多的變化與改變對於熟知此項技術的人仕來 說會隨時出現’本發明係不受限於被顯示與說明的精確結 構和應用’而據此，所有適合的變化與等效物會被視為落 在後附之申請專利範圍及其等效物中之本發明的範圍之内 10 ° 【圖式簡單說明】 第1圖是為顯示由本發明之半導體裝置所作用之資料 傳輸之理論結構的方塊圖。 第2圖是為顯示一資料輸出裝置之例子的電路圖。 15 第3圖是為顯示一輸出控制電路之例子的電路圖。 第4圖是為顯示輸入到一輸出控制電路與從一輸出控 制電路輸出之波形的圖示。 第5圖是為顯示一資料輸入裝置之例子的電路圖。 第6圖是為顯示在一外部資料匯流排上之資料與在一 20同步訊號線上之訊號之波形的圖示。 第7圖是為顯示一資料輸入裝置之第二例子的電路圖 〇 第8圖是為顯示在一内部資料匯流排上之資料、在一 第二問鎖之前之資料、在一外部資料匯流排上之資料與在 1239448 玖、發明說明 同步訊號線上之訊號之波形的圖示。 第9圖是為顯示一資料輸出裝置之第二例子的電路圖 〇 第10圖是為顯示在第9圖中所示之輸出控制電路之例 5 子的電路圖。 第11圖是為顯示一資料輸入裝置之第三例子的電路圖 〇 第12圖是為顯示在一資料輸入裝置之特徵中之訊號之 波形的圖示。 10 第13圖是為顯示一資料輸入裝置之第四例子的電路圖 〇 第14圖是為顯示在一資料輸入裝置之特徵中之訊號之 波形的圖示。 第15圖是為顯示用於傳輸資料之習知電路之例子的電 15 路圖。 第16圖是為顯示在一單一資料速率方法下被傳輸之資 料之波形之例子的圖示。 第17圖是為顯示在該單一資料速率方法下被傳輸之具 有一個是為一匯流排之寬度兩倍之寬度之資料之波形之例 20 子的圖示。 第Μ圖是為顯示習知雙倍資料速率型輸出側裝置之例 子的電路圖。 第19(A)和19(B)圖是為顯示一閂鎖脈衝產生電路之例 子的圖示，第19(A)圖是為一閃鎖脈衝產生電路的電路圖 31 1239448 玖、發明說明 ，第19(B)圖是為顯示輸入到該閂鎖脈衝產生電路與從該 閂鎖脈衝產生電路輸出之波形的圖示。 第20圖是為顯示一資料選擇器之例子的電路圖。 第21圖是為顯示習知雙倍資料速率型輸入側裝置之例 5 子的電路圖。

第22(A)和22(B)圖是為顯示一閂鎖脈衝產生電路之例 子的圖示，第22(A)圖是為一閂鎖脈衝產生電路的電路圖 ，第22(B)圖是為顯示輸入到該閂鎖脈衝產生電路與從該 閂鎖脈衝產生電路輸出之波形的圖示。 10 【圖式之主要元件代表符號表】

100 * 輸出側裝置 112 * •閂鎖電路 101 * 輸入側裝置 113 · •輸出、緩衝器 102 ♦ 内部資料匯流排 114 · •外部資料匯流排 103 ♦ 内部資料匯流排 115 * •閂鎖脈衝產生電路 104 · 外部資料匯流排 116 * • AND 閘 105 * 輸出閂鎖電路 117 · • NOR 閘 106 * 輸出、緩衝器電路 118 * ♦反相器 107 * 輸入緩衝器電路 119 * *延遲電路 108 * 輸入閂鎖電路 120 · • OR閘 110 * 輸出側裝置 a · •閂鎖脈衝 111 * 資料選擇器 b * * ♦閂鎖脈衝 A… 輸入端 121 · • NAND 閘 B… 輸入端 122 · • NAND 閘 0 輸出端 123 * .NAND 閘 32 1239448 玖、 發明說明 124 « 反相器 11 · * 同步訊號線 130 * 輸入側裝置 12 · * 閂鎖電路 131 * 輸入緩衝器 13… 多工器 132 * 閂鎖電路 14… 輸出閂鎖電路 133 · 閂鎖脈衝產生電路 15 ·· 輸出緩衝器 c* + * 輸出端 16* * 輸出控制電路 d* * * 輸出端 17i… 閂鎖電路 134 * AND閘 172 * * 閂鎖電路 135 * NOR閘 173… 閂鎖電路 136 * 反相器 174 · ♦ 閂鎖電路 137 * 延遲電路 18… 輸入緩衝器 138 · 延遲電路 19… 輸入緩衝器 139 * 延遲電路 20… 輸入閂鎖電路 卜 半導體裝置 18a… 建立保證延遲電路 2… 資料選擇電路 21··. 第二閂鎖電路 3…* 資料輸出部份 22* · · 輸出控制電路 小♦ ♦ 輸出控制電路 selectO * 選擇訊號 5… 同步訊號輸出部份 selectl * 選擇訊號 6 * s 半導體裝置 select2 · 選擇訊號 7… 資料輸入部份 select?. 選擇訊號 8* * 同步訊號輸入部份 23! * * 閂鎖電路 9* * * 資料取得電路 232 ·. 閂鎖電路 10· * 外部資料匯流排 233… 閂鎖電路

33 1239448 玖、發明說明 234 · 閂鎖電路 24! * OR閘 242 * OR閘 25… 重新配置閂鎖控制電路 26〇 . .重新配置閂 26j ，重新配置閂 262 * 重新配置閂 263 * 重新配置閂 27! * 閂鎖電路 272 ♦ 閂鎖電路 273 * 閂鎖電路 274 · • AND 閘 275 · • AND 閘 276 ♦ * AND R0… *重新配置訊號 R1· * *重新配置訊號 R2… ♦重新配置訊號 0-0 到 0-(L-l) 閂鎖電路 1-0 到 1-(L-1) 閂鎖電路 21〇 · •第二閂 21ι * •第二閂

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Claims (1)

1239448 ; : · .· > i.. ί V'i ' , ‘ : 拾、申請專利範圍 、ΐ::'::' 第92104565號申請案申請專利範圍修正本931〇14· 1 ·種把内口Ρ貝料輸出到寬度比一内部資料匯流排之寬度 窄的-個外部資料匯流排之半導體裝置，該裝置包含·· -資料選擇電路，該資料選擇電路係用於從在具有 5 m位兀之寬度之内部資料匯流排上之η個分割之資料區塊 選擇資料的資料選擇電路； 一資料輸出部份，該資料輸出部份係用於把由該資 料選擇電路所選擇之資料區塊内之資料輸出到一個具有 m/n位元之寬度的外部資料匯流排； · 1〇 一輸出控制電路，該輸出控制電路係用於響應於一 輸出開始訊號來按次序產生n個選擇訊號及用於控制以 致於該資料選擇電路會根據該等資料區塊來選擇資料； 及 一同步訊號輸出部份，該同步訊號輸出部份係用於 15 把該等選擇訊號輸出到同步訊號線作為選通訊號。 2·如申請專利範圍第1項所述之半導體裝置，其中，該資 料選擇電路、該資料輸出部份、該輸出控制電路、及該 · 同步訊號輸出部份係與一個在一比系統時鐘之頻率較高 之頻率下的輸出時鐘同步地運作。 2〇 3·如申請專利範圍第2項所述之半導體裝置，其中，該輸 出時鐘具有該系統時鐘之頻率的η倍。 4·如申請專利範圍第2項所述之半導體裝置，其中，該資 料選擇電路包括： 内部資料閂鎖電路，該等内部資料閂鎖電路係用於 25 , 以該輸出訊號作為觸發脈衝來閂鎖在該内部資料匯流排 35 1239448 拾、申請專利範圍 上的資料；及 in/η 1因夕 次 -寻多工器係用於藉由從該η個分割 之貝料區塊一次輸入一個位元來 疋來從對應於該等選擇訊號 之資料區塊選擇1-位元資料。 5·如Μ專利範圍第2項所述之半導體裝置，其中，該輸 嶋電路包括η個閃鎖電路’該η個問鎖電路係用： 稭由該方法來與該輸出時鐘同步地按次序輸出該等選擇

訊號，在該方法下，該輪出開始訊號係被閃鎖且—第一 10 選擇訊號係響應於該輸出時鐘來被輸出且在該方法下， 該第-選擇訊號係被問鎖且—第二選擇訊號係響應於下 一個輸出時鐘來被輸出。 6.如申請專利刪2項所述之半導體裝置，其中，該次 料輸出部份包括·· Μ貝 輸出閃鎖電路’該等輪出閃鎖電路係用於與該輸出 15 肖鐘同步地閂鎖由該資料選擇電路所選擇的資料；及

輪出緩衝器，該等輸出緩衝器係用於把由該等輸出 閃鎖電路解 1鎖的資料輸出到該外部資料匯流排。 7·如申請專利範圍第2項所述之半導體裝置，其中，該同 步訊號輪出部份包括： 2〇 ▲輪出㈣1路，該等輸Μ鎖電路係用於與該輸出 時鐘同步地關從該輸出控制電路輪㈣選擇訊號；及 輪出緩衝器’該等輸出緩衝器係用於把由該等輪出 閃鎖電路㈣鎖的選擇訊號輸㈣同步訊麟作為 選通訊號。 36 1239448 拾、申請專利範圍 8 ’ 一種輪入經由寬度比一内部資料匯流排之寬度窄的一個 外部資料匯流排來傳輸的資料之半導體裝置，該裝置包 含： 一資料輸入部份，該資料輸入部份係用於輸入在一 個具有是為具有m位元之寬度之内部資料匯流排之n分之 之寬度之外部資料匯流排上的資料； 一同步訊號輸入部份，該同步訊號輸入部份係用於 輸入η個表示被傳輸個分割之資料區塊的選通訊號； 及 一資料取得電路，該資料取得電路係用於取得輸入 至該資料輸入部份之資料及用於對應於由該等選通訊號 所指定之資料區塊來分配資料到内部資料匯流排。 9·如申請專利範圍第8項所述之半導體裝置，其中，該資 料輸入部份包括m/n個用於輸入在該外部資料匯流排上 之資料的資料輸入緩衝器。 10·如申請專利範圍第8項所述之半導體裝置，其中，該同 步訊號輸入部份包括： η個同步輸入緩衝器，該n個同步輸入緩衝器係用於 輸入該等選通訊號；及 η個建立保證延遲電路，該11個建立保證延遲電路係 用於適當地延遲由該等同步輸入緩衝器輸入的該等選通 訊號。 11.如申請專利範圍第8項所述之半導體裝置，其中，在^女 資料取得電路中： 37 1239448 拾、申請專利範圍 η個輸入閂鎖電路同時輸入被輸入到該資料輸入部 份的1 -位元資料；及 該組η個輸入閃鎖電路以該等選通訊號作為觸發脈 衝來閃鎖在對應於該等輸人到該同步訊號輸人部份之選 通汛唬之資料區塊内的資料並且把資料輸出到一内部資 料匯流排。 12_如申請專利範圍第u項所述之半導體裝置，其中，該 貝料取得電路包括被定位於該組η個輸入閂鎖電路之第 一 η-1輸入閂鎖電路之輸出端的第二閂鎖電路，該等第 一閂鎖電路係用於以第！^固選通訊號作為觸發脈衝來再 次閂鎖由該等第一 輸入閂鎖電路所閂鎖的資料俾可 使知被取得之全部之資料的相位一致。 1 3 .種把内部資料輸出到寬度比一内部資料匯流排之寬 度窄的一個外部資料匯流排之半導體裝置，該裝置包含 一資料選擇電路，該資料選擇電路係用於從在一具 有m位元之寬度之内部資料匯流排上之^個分割之資料區 塊選擇資料； 一資料輸出部份，該資料輸出部份係用於把在由該 資料選擇電路所選擇之資料區塊内的資料輸出到一個具 有m/n位元之寬度的外部資料匯流排； 一輸出控制電路，該輸出控制電路係用於響應於一 輸出開始訊號來按次序產生η個選擇訊號、用於控制以 致於該資料選擇電路會根據該等資料區塊來選擇資料、 38 1239448 拾、申請專利範圍 及用於輸出兩個互補的同步訊號，該兩個互補的同步訊 號每當該選擇訊號被產生都相反地改變而且一同步訊號 係與該第一選擇訊號同步；及 10 15 20 一同步訊號輸出部份，該同步訊號輸出部份係用於 把该等互補的同步訊號和該同步訊號輸出到同步訊號線 分別作為選通訊號和一開始訊號。 14_如申請專利範圍第13項所述之半導體裝置，其中，該 資料選擇電路、該資料輸出部份、該輸出控制電路、和 該同步訊號輸出部份係與一個在比系統時鐘之頻率較高 之頻率下的輸出時鐘同步地運作。 15.如申請專利範圍第14項所述之半導體裝置，其中，該 輸出時鐘具有該系統時鐘之頻率的η倍。 16·如申請專利範圍第14項所述之半導體裝置，其中，該 資料選擇電路包括： 内部資料㈣電路’該等内部資料問鎖電路係用於 以該輸出訊號作為觸發脈衝來閂鎖在該内部資料匯流排 上的資料；及 m/n個多工器’該等多工器係用於藉由從該η個分割 之資料區塊-次輸人—個位元來從對應於該等選擇訊號 之為料區塊選擇1 _位元資料。 17.如申請專利範圍第14項所述之半導體裝置，其中，該 輸出控制電路包括：

η個閂鎖電路，該η個閂鎖電路係用於藉由該方 與該輸出時鐘同步地按次序輸出該等選擇訊號，在 39 1239448 拾、申請專利範圍 下 w亥輪出開始訊號係被閂鎖且一第一選擇訊號係塑 應於δ亥輸出時鐘來被輸出且在該方法下，該第一選擇訊 號係被閂鎖且一第二選擇訊號係響應於下一個輸出時鐘 來被輸出； 第一 OR(或）閘，該第一 or閘係用於輸入來自該等 閃鎖電路之奇數閂鎖電路的輸出；及 一第二〇R閘，該第二〇R閘係用於輸入來自該等閂 鎖電路之偶數閂鎖電路的輸出， 10 15 20

且其中，該輸出控制電路輸出該第一選擇訊號作為 該同步訊號。 18·如申請專利範圍第14項所述之半導體裝置，其中，該 資料輸出部份包括：

輸出問鎖電路，該等輸出⑨鎖電路係用於與該輸出 時鐘同步地閃鎖由該資料選擇電路所選擇的資料；及 輸出緩衝器’該等輸出緩衝器係用於把由該等輪出 門鎖電路所問鎖的資料輸出到該外部資料匯流排。 B·如申請專利範圍第14項所述之半導體裝置，其中，該 同步訊號輸出部份包括： 輸出閃鎖電路’該等輸㈣鎖電路係用於與該輪出 時鐘同步關鎖從該輸出㈣電路輸出之該等互補的同 步號和該同步訊號；及 輸出緩衝器，該等輪屮么 矛铷出緩衝态係用於把由該等輸出 閂鎖電路所閂鎖之互福Μ η π β 1 南的冋步訊唬和該同步訊號輸出到 同步訊號線。 40 1239448 拾、申請專利範圍 20. —種輸入經由寬度比一内部資料匯流排之寬度窄之一 個外部資料匯流排來傳輸的資料之半導體裝置，該裝置 包含： 一資料輸入部份，該資料輸入部份係用於輸入在一 5 個具有是為一具有m位元之寬度之内部資料匯流排之η分 之一之寬度之外部資料匯流排上的資料； 一同步訊號輸入部份，該同步訊號輸入部份係用於 輸入兩個分別表示被傳輸之η個分割之資料區塊之奇數 與偶數資料區塊之互補的選通訊號和一個表示一資料傳 10 輸之開始的開始訊號； 一資料取得電路，該資料取得電路係用於響應於該 等互補之選通訊號來交替地取得輸入到該資料輸入部份 的資料； 一重新配置閂鎖控制電路，該重新配置閂鎖控制電 15 路係用於以該開始訊號作為觸發脈衝來把重新配置訊號 輸出俾可重新配置由該資料取得電路所取得的資料；及 一資料重新配置電路，該資料重新配置電路係用於 響應於該等重新配置訊號來重新配置由該資料取得電路 所取得的資料及用於把資料輸出到對應的内部資料匯流 20 排。 21. 如申請專利範圍第2〇項所述之半導體裝置，其中，該 資料輸人部份包括m/n個用於輸人在該外部資料匯流排 上之資料的資料輸入緩衝器。 22. 如申請專利範圍第20項所述之半導體裝置，其中，該 41 1239448 拾、申請專利範圍 同步訊號輸入部份包括·· 三個同步輸人緩衝器，該三個同步輸人緩衝器係用 於輸入該等互補的選通訊號和該開始訊號；及 η個建立保證延遲電路，該„個建立保證延遲電路係 5 用於適當地延遲由該等同步輸人緩衝器輸人之互補的選 通訊號。 23. 如申請專利範圍第2〇項所述之半導體裝置，其中，該 資料取得電路包括用於㈣#互補之選通訊號作為觸發 脈衝來交替地㈣輸人到該資料輸人部份•位元資料 > 的輸入閂鎖電路。 24. 如申請專利範圍第2〇項所述之半導體裝置，其中，該 重新配置閂鎖控制電路包括： 閃鎖電路，該等閃鎖電路係用於響應於該等互補的 選通訊號來按次序移位該開始訊號；及 AND(及）閘，該等AND閘係用於把來自該等閂鎖電 路中之每一者之輸出與該等互補的選通訊號結合俾在每 人於母=貝料區塊内之資料被輸入時輸出該等重新配置 訊號中之一者。 25·如申請專利範圍第2〇項所述之半導體裝置，其中，該 1 資料重新配置電路包括： 位於該資料取得電路之輸出端的重新配置閂鎖電路 ，忒等重新配置閂鎖電路係用於以該等重新配置訊號作 為觸發脈衝來閃鎖由該資料取得電路交替地取得的資料 •，及 42 1239448 拾、申請專利範圍 被定位俾可直接取得輸入到該資料取得電路之資料 的重新配置閂鎖電路，該等重新配置閂鎖電路係用於以 該等重新配置訊號中之最後被產生之重新配置訊號作為 觸發脈衝來閂鎖在最後輸入之資料區塊内的資料。 5 26.如申請專利範圍第25項所述之半導體裝置，其中，該 資料重新配置電路包括位於該等用於閂鎖在第一到 個資料區塊内之資料之重新配置閂鎖電路之輸出端的第 二閂鎖電路，該等第二閂鎖電路係用於以該最後產生之 重新配置訊號作為觸發脈衝來再次閂鎖由該等重新配置 1〇 閂鎖電路之第一 n_2個資料閂鎖電路所閂鎖的資料俾可 使得被取得之全部之資料的相位一致。 27.—種用於在半導體裝置之間傳輸資料的方法，供經由 一個具有比内部資料匯流排之寬度窄之寬度之外部資料 匯流排在半導體裝置之間傳輸資料，該方法包含如下之 15 步驟： 在資料輸出側把要被傳輸的資料分割成11個資料區 塊； 與一系統時鐘不同步地根據該等分割之資料區塊來 傳輸資料和表示該等分割之資料區塊的同步訊號；及 2〇 在貝料輸入側與該等同步訊號同步地取得根據該等 資料區塊來被傳輸的資料。 28.如申睛專利範圍第27項所述之用於在半導體裝置之間 傳輸資料的方法，其中，該等同步訊號包括_表示分 割之資料區塊的選通訊號。 25 29.如申請專利範圍第28項所述之用於在半導體裝置之間 43 1239448 拾、申請專利範圍 . 傳輸資料的方法，其中，在取得資料的步驟中，在之前 被取彳于的負料係與響應於最後之選通訊號來取得的資料 同步地被再次閂鎖俾可使得被取得之全部之資料的相位 一致。 5 3〇·如申請專利範圍第27項所述之用於在半導體裝置之間 傳輸資料的方法，其中，該等同步訊號包括兩個互補的 選通訊號和-個表示資料傳輸之開始的開始訊號。 31·如申凊專利範圍第3〇項所述之用於在半導體裝置之間 馨 傳輸貝料的方法’其中，在取得資料的步射，被分割 〇 與傳輸的貝料係藉由，與該開始訊號同步地，交替地取 得被傳輸的資料及藉由於取得:㈣之時按次序重新配置 在之前被取得的資料來被重新構築。 申明專利範圍第3 1項所述之用於在半導體裝置之間 傳輸貝料的方法’其中，在取得資料的步驟中，在之前 15 #取得的資料係與最後之分割之資料塊之取得同步地被 人門鎖俾可使得被取得之全部之内部資料的相位一致 φ 〇 3 3 ’如申請專利範圍第2 7項所述之用於在半導體裝置之間 2〇 輸貝料的方法’其中，該等同步訊號係與-個在至少 為系統時鐘之頻率n倍之頻率下的輸出時鐘同步地被傳 44 1239448 9 8 u M鉍«瀹斗孟苳< _5t驷喵 Jl% Θ^ΙΛΙ ^^^¾¾¾ 資料輸入部份 (lin)q V A -iei0- ® I撕 資料輸出部份 Co — 寸 ㉟鉍韜纷斗s萃卍翁銮驷哗 丫 z 1239448 X ff $, at:%rloi e^^ir^ζ^ι^ιτ^ V 0¾^^^ ΠΓ 一丨一笨丧一实驷〔l/J Δ Δ Δ λ Δ Δ Λ Δ 寸Γ 剩hcxj-ήμ κκ κκ > COV Λ > κκ ο COL ετ*- Λ Α Λ Λ 0-M09I9S ^09I(DS CVJ4-»0<DI9S C0;09I9S CVJL、 寸/εε審鲰 一丨寸/ε#驷 (N -^r~ rn B rs^ 輸出控制電路 ΤΙ_1 Osl| 卜· 5 00 Cvl 9L ^m4s^ 131 4fci^^w 1239448 / 萁丧U llT-cxf-s 1笨丧^0^^11¼、驷· SL—J Ξ Δ Δ Δ Δ △ 寸L κκ LP COL ^m^NCEM 賊 L/ L/ L/ L/ \ Λ soaps I.+JO0I9S c\j-m09i(ds Co+Joaos 0家'驷 CSJX (Ν/ε^驷 -寸/esltfc 輸出控制電路 -寸/sltr 舾 1 CS rr\ £ -r^r- 1丨日实驷 〔寸S "W d, τζ·^1 夏 〔εκ〕 ΊΓΖΤ CNICNJ ^运絮^43麄硃：#5: 1239448 .^: IXB^< 0¾¾¾¾¾.

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