CN101494088B - 半导体集成电路器件及测试其的方法 - Google Patents

Abstract

本发明涉及半导体集成电路器件及测试其的方法。一种半导体集成电路器件包括：第一芯片，该第一芯片可直接从外部访问；第二芯片，该第二芯片将数据传送到第一芯片并且从第一芯片接收数据；和转接电路，该转接电路设置在第一芯片中并且将从外部装置输入的第一和第二测试信号传送到第二芯片，其中转接电路包括第一信号传送路径，其通过将第一测试信号同步到从外部装置输入的时钟信号来产生第一信号，并且将其输出至第二芯片；以及第二信号传送路径，其通过将第二测试信号同步到从外部装置输入的测试时钟信号来产生第二信号并且将其输出至第二芯片。

Description

半导体集成电路器件及测试其的方法

技术领域

本发明涉及一种半导体集成电路器件及测试其的方法，具体地，涉及一种具有能够从外部访问的第一芯片和不能直接从外部访问的第二芯片的半导体集成电路器件及测试其的方法。

背景技术

已经提出了一种半导体集成电路器件，其能够通过采用SiP(系统级封装)架构来在单个封装中实现大规模系统，在该架构中诸如存储器芯片和逻辑芯片的具有不同功能的多个芯片被混合并安装在单个封装中。需要减小具有SiP架构的这样的半导体集成电路器件中的封装尺寸以及输入/输出端子的数目。为了满足这样的要求，采用了下述结构，在该结构中，当半导体集成电路器件用作成品时，对于不需要从外部访问的芯片不提供外部端子。

然而，当半导体集成电路器件以不为芯片提供外部端子的方式包含芯片时，在完成封装后对该芯片执行测试变得很困难。因此，在能够直接从外部访问的另一芯片中提供转接电路(through circuit)等作为对没有被提供外部端子的芯片的访问路径。

图7示出半导体集成电路器件1的结构框图以及其与测试器20的连接关系，该测试器20对现有技术中半导体集成电路1中包含的存储器芯片进行测试。如图7中所示，现有技术中的半导体集成电路器件1包括逻辑芯片30和SDR(单数据速率)存储器芯片40，以上两个芯片都安装在单个封装10中。注意，逻辑芯片30对应于能够直接从外部访问的芯片，而存储器芯片40对应于不能直接从外部访问的芯片。

一般地，与上述封装10的情况一样，很难通过SiP中的逻辑端子测试存储器芯片，其中外部端子不包括任何存储器芯片专用的端子。因此，在逻辑芯片30中提供用于测试的转接电路50，从而能够通过经由该转接电路而访问SDR存储器芯片40来进行存储器测试。

转接电路50包括用于地址以及控制信号(图7中的“add/cntrl”)的触发器conFF1和conFF2、用于写入数据的触发器WrFF1和WrFF2、用于读取数据的触发器ReFF1和ReFF2、以及各种缓冲器。如能够从图7中看出的，SDR存储器芯片40不直接连接到封装10的任何端子，并且对SDR存储器芯片40的访问完全经由转接电路50来执行。

检测器20的用于地址以及控制信号的端子21、用于数据的端子22、控制时钟端子23、用于写入数据的总线控制信号端子24和25连接至封装10的端子11-15。此外，端子11-15连接至逻辑芯片30的端子31-35。从测试器20输出的信号经过转接电路50并且从逻辑芯片30的端子36-38输出，并且然后输入至SDR存储器芯片40的用于地址以及控制信号的端子41、用于数据的端子42以及控制时钟端子43。同时，来自SDR存储器芯片40的数据端子42的输出数据信号被输入至逻辑芯片30的端子37，并且经过逻辑芯片30的端子32和封装10的端子12而被输入至封装10的端子22。

当以高速对SDR存储器芯片40执行操作测试时，以下述方式进行测试，即，如图7中所示，使所有的数据信号和控制信号经由逻辑芯片30中的触发器(FF)同步到控制时钟CK。在现有技术示例的结构中，对于控制时钟CK的每个时钟，将一个写入数据从转接电路50输入至SDR存储器芯片40。此外，对于控制时钟CK的每个时钟，从SDR存储器芯片40输出一个读取数据。

顺便提及，近年来已经广泛地使用其传送速率是SDR存储器的两倍的DDR(双数据速率)存储器作为存储器。与SDR存储器相比，DDR存储器具有附加的输入/输出端子用于被称作“数据选通”的信号，并且与该数据选通信号的上升沿或者下降沿同步地执行数据输入/输出。用于该数据选通(DQS)信号的输入/输出端子被称为“DQS引脚”。从DQS引脚输入的DQS信号对于确保对于在DDR存储器写入操作中输入数据的建立裕度(tDS)和保持裕度(tDH)是必要的。

注意，日本专利特开2004-158098号公报(专利文献1)公开了使用SDR存储器的用于SiP型半导体器件的技术。此外，美国专利申请公开No.2005/0289428A1(专利文献2)公开了使用DDR存储器的用于SiP型半导体器件的技术。

发明内容

如上所述，SDR存储器规格和DDR存储器规格之间的差异包括对于DQS引脚的支持的有无。要被输入到该DQS引脚的数据选通信号需要以下述方式输入，即在DDR存储器的写入操作中确保相对于输入数据的tDS和tDH裕度。然而，在图7中所示的SiP电路结构中与控制时钟CK同步地操作所有的功能端子。因此，如果DDR存储器用在具有这样的电路结构的SiP中，包括数据选通信号要被输入到的DQS引脚的所有功能端子与控制时钟CK同步地操作。因此，在使用DDR存储器的SiP中的DDR存储器的写入操作中确保建立/保持裕度已经非常困难，从而使得不可能执行数据写入操作。

类似地，专利文献1使用SDR存储器，这引起对于DQS引脚的支持方面的问题。

同时，专利文献2的发明为SiP中的DDR存储器产生输入地址。因此，DDR存储器不能直接从诸如测试器的外部装置访问，这引起了测试灵活性降低的问题。

本发明的实施例的第一示例性方面为一种半导体集成电路器件，包括：可直接从外部访问的第一芯片；将数据传送到第一芯片并且从第一芯片接收数据的第二芯片，该第二芯片不能直接从外部访问；和转接电路，该转接电路设置在第一芯片中并且将第一测试信号和第二测试信号传送到第二芯片，该第一和第二测试信号从外部装置输入；其中转接电路包括：第一信号传送路径，其通过将第一测试信号同步到从外部装置输入的时钟信号来产生第一信号并且将该第一信号输出至第二芯片；和第二信号传送路径，其通过将第二测试信号同步到从外部装置输入的测试时钟信号来产生第二信号并且将该第二信号输出至第二芯片。

本发明的实施例的另一示例性方面为一种测试半导体集成电路器件的方法，该半导体集成电路器件包括在单个封装中的第一芯片和第二芯片，第一芯片可直接从外部访问并且第二芯片从外部经由第一芯片来访问，该方法包括：将从外部装置供给的第一测试信号同步到从外部装置供给的时钟信号并且将同步的第一测试信号供给到第二芯片；以及将从外部装置供给的第二测试信号同步到从外部装置供给的测试时钟信号并且将同步的第二测试信号供给到第二芯片。

根据本发明的一个方面的一种半导体集成电路器件能够控制与时钟信号和测试时钟信号分离地从转接电路输出到第二芯片的信号的信号传送路径。因此第一信号和第二信号之间的同步关系能够自由地建立，并且因此在高速的信号传送/接收中能够确保建立/保持裕度，所述第一信号和第二信号都被供给到第二芯片。

本发明使得使用高速信号的测试能够在不能直接从外部访问的第二芯片上执行。

附图说明

从下面结合附图对某些示例性实施例的描述，以上和其他示例性方面、优点及特征将变得更明显，其中：

图1是根据本发明的示例性实施例的半导体集成电路器件的结构图；

图2是根据本发明的示例性实施例的半导体集成电路器件的时序图；

图3是根据本发明的示例性实施例的半导体集成电路器件的时序图；

图4是根据本发明的另一示例性实施例的半导体集成电路器件的结构图；

图5是根据本发明的另一示例性实施例的半导体集成电路器件的时序图；

图6是根据本发明的另一示例性实施例的半导体集成电路器件的时序图；以及

图7是相关技术的半导体集成电路器件的结构图。

具体实施方式

[第一示例性实施例]

参考附图在下面详细说明本发明的具体示例性实施例。图1示出根据本发明的示例性实施例的具有SiP架构的半导体集成电路器件100的结构图。如图1中所示，半导体集成电路器件100包括具有诸如信号处理的特定功能的第一芯片(例如，逻辑芯片)130以及第二芯片(例如，DDR存储器芯片)140，上述两个芯片都安装在单个封装110中。此外，封装110被构造为连接到设置在外部的外部装置，即，测试器(测试装置)120。

这样构造使得经由逻辑芯片130执行对DDR存储器芯片140的访问。即，存储器芯片140不直接地连接到封装110的任何外部端子，并且被构造为使得响应于从逻辑芯片130的访问而执行数据输入/输出。

DDR存储器芯片140具有多个布置在其中的存储器阵列(未示出)，并且在存储器阵列中保持各种数据。DDR存储器芯片140具有用于地址和各种控制信号(“add/cntrl”)的输入端子141、用于数据信号(DQ)的输入/输出端子142、用于时钟信号(CK)的输入端子145、用于反转时钟信号(/CK)的输入端子148、以及用于数据选通信号(DQS)的输入/输出信号146。这些DDR存储器芯片140的输入/输出端子连接至逻辑芯片130的与它们对应的端子131b、132b、135b、138和136b。注意，数据选通信号DQS不具有和时钟信号或者反转时钟信号同步的关系，但是具有和输入到DDR存储器芯片140或者从DDR存储器芯片140输出的数据的同步关系。还注意，在DDR存储器芯片140中假定数据选通信号DQS需要相对于数据输入时序延迟时钟信号的时钟周期的大约四分之一，以便在写入操作中确保建立/保持裕度。

逻辑芯片130具有转接电路150、逻辑电路(未示出)以及另外多个与芯片内的端子131b、132b、135b、138和136b分离的端子。除了上述端子之外，逻辑芯片130还具有端子131a、132a、133、134、135a、136a和137。这些端子经由封装110的与它们对应的端子111-117连接至测试器120的端子121-127。

具体地，测试器120的输出地址和各种控制信号(“add/cntrl”)的端子121经由封装110的端子111连接至逻辑芯片130的端子131a。类似地，测试器120的用于第一测试信号(例如，测试数据信号“数据”)的输入/输出端子122经由封装110的端子112连接至逻辑芯片130的端子132a。

类似地，测试器120的用于I/O_en2信号的输出端子123经由封装110的端子113连接至逻辑芯片130的端子133。该I/O_en2信号是在DDR存储器芯片140的读取操作中控制从DDR存储器芯片140到测试器120的总线的可用性/不可用性的信号。例如，I/O_en2信号在DDR存储器芯片140的读取操作中可以变为高电平，并且从而使从DDR存储器芯片140到测试器120的总线可用。另一方面，I/O_en2信号在DDR存储器芯片140的写入操作中可以变为低电平，并且从而使从DDR存储器芯片140到测试器120的总线不可用。

类似地，测试器120的用于I/O_en1信号的输出端子124经由封装110的端子114连接至逻辑芯片130的端子134。该I/O_en1信号是在DDR存储器芯片140的写入操作中控制从测试器120到DDR存储器芯片140的总线的可用性/不可用性的信号。例如，I/O_en1信号在DDR存储器芯片140的写入操作中可以变为高电平，并且从而使从测试器120到DDR存储器芯片140的总线可用。另一方面，I/O_en1信号在DDR存储器芯片140的读取操作中可以变为低电平，并且从而使从测试器120到DDR存储器芯片140的总线不可用。

类似地，测试器120的用于时钟信号的输出端子125经由封装110的端子115连接至逻辑芯片130的端子135a。类似地，测试器120的用于测试信号(例如，测试选通信号DQY)的输入/输出端子126经由封装110的端子116连接至逻辑芯片130的端子136a。类似地，测试器120的用于测试时钟信号(TCK)的输出端子127经由封装110的端子117连接至逻辑芯片130的端子137。注意，测试选通信号DQY既不与时钟信号同步也不与反转时钟信号同步，并且测试器120与该测试选通信号DQY同步地执行测试数据信号“数据”的输入/输出。还注意，在本发明的示例性实施例中假定测试时钟信号具有与时钟信号相同的时钟周期，并且具有相对于时钟信号延迟时钟周期的四分之一的波形。

转接电路150是对DDR存储器芯片140执行操作校验的测试电路。转接电路150包括触发器conFF1、conFF2、WrFF1-WrFF8、以及ReFF1-ReFF8、多路复用器WrMUX1、WrMUX2、ReMUX1和ReMUX2、缓冲器B1-B13以及反相器Inv1-Inv5。

端子135a和端子135b彼此连接。此外，端子135a还连接至反相器Inv2的输入端子，从而通过使时钟信号反转而产生的反转时钟信号被从反相器Inv2输出。该反相器Inv2的输出端子连接至端子138。在下面的说明中，当时钟信号供给到每个电路时，假定时钟信号是从端子135a供给。

端子137连接至缓冲器B12的输入，从而测试时钟信号从缓冲器B12的输出端子输出。注意，测试时钟信号以相对于时钟信号延迟时钟周期的四分之一的波形输出。此外，缓冲器B12的输出还连接至反相器Inv5，从而通过使测试时钟信号反转而产生的反转测试时钟信号(/TCK)被从反相器Inv5输出。在下面的说明中，当测试时钟信号被供给到每个电路时，假定该信号是从缓冲器B12的输出端子供给。此外，当供给反转测试时钟信号时，假定该信号是从反相器Inv5的输出端子供给。

从测试器120的端子121经由端子111而输入到端子131a的地址和各种控制信号“add/cntrl”在时钟信号的上升时序经由缓冲器B1而锁存在触发器conFF1中。此外，从触发器conFF1输出的信号在时钟信号的下一个上升时序锁存在触发器conFF2中。从触发器conFF2输出的信号被输入到缓冲器B2并且输出到端子131b。

从测试器120的端子122经由端子112而输入到端子132a的测试数据信号“数据”经由缓冲器B3而输入到触发器WrFF1和WrFF2。此时，触发器WrFF1在时钟信号的上升时序锁存测试数据信号“数据”，并且触发器WrFF2在通过在反相器Inv1处使时钟信号反转而产生的反转时钟信号的上升时序锁存测试数据信号“数据”。

此外，从触发器WrFF1输出的信号在时钟信号的下一个上升时序锁存在触发器WrFF3中。从触发器WrFF2输出的信号在上述反转时钟信号的下一个上升时序锁存在触发器WrFF4中。从触发器WrFF3和WrFF4输出的这两个信号被输入到多路复用器WrMUX1，并且取决于时钟信号的状态而输出该两个信号中的一个。在示例性实施例中，当时钟信号处于高电平时，将来自触发器WrFF3的信号输出至缓冲器B4，当时钟信号处于低电平时，将来自触发器WrFF4的信号输出至缓冲器B4。

从多路复用器WrMUX1输出的信号被输入至缓冲器B4，并且输出至端子132b作为第一信号(例如，数据信号DQ)。注意，由从端子134经由缓冲器B7和反相器Inv3供给的信号来控制缓冲器B4的可用性/不可用性。在示例性实施例中，当I/O_en1信号处于低电平时，使缓冲器B4可用并且将从多路复用器WrMUX1输出的信号输出至端子132b。此外，从逻辑芯片130的端子132b输出的信号被输入到DDR存储器芯片140的端子142作为数据信号DQ。

从测试器120的端子126经由端子116而输入到端子136a的测试选通信号DQY经由缓冲器B8而输入到触发器WrFF5和WrFF6。此时，触发器WrFF5在测试时钟信号的上升时序锁存测试选通信号DQY，并且触发器WrFF6在反转测试时钟信号的上升时序锁存测试选通信号DQY。

此外，从触发器WrFF5输出的信号在测试时钟信号的下一个上升时序被锁存在触发器WrFF7中。从触发器WrFF6输出的信号在反转测试时钟信号的下一个上升时序被锁存在触发器WrFF8中。将从触发器WrFF7和WrFF8输出的这两个信号输入到多路复用器WrMUX2，并且取决于测试时钟信号的状态而输出这两个信号中的一个。在示例性实施例中，当测试时钟信号处于高电平时，来自触发器WrFF7的信号被输出至缓冲器B9，并且当测试时钟信号处于低电平时，来自触发器WrFF8的信号被输出至缓冲器B9。

将从多路复用器WrMUX2输出的信号输入至缓冲器B9，并且输出至端子136b作为第二信号(例如，数据选通信号DQS)。注意，由从端子134经由缓冲器B7和反相器Inv3而供给的I/O_en1信号来控制缓冲器B9的可用性/不可用性。在示例性实施例中，当I/O_en1信号处于低电平时，缓冲器B9将输入的信号输出至端子136b。此外，将从逻辑芯片130输出的信号输入至DDR存储器芯片140的端子146作为数据选通信号DQS。供给到上述端子142的数据信号DQ与输入到端子146的数据选通信号DQS的上升沿或者下降沿同步地输入至DDR存储器芯片140。

从DDR存储器芯片140输入到端子132b的数据信号DQ经由缓冲器B6输入至触发器ReFF1和ReFF2。此时，触发器ReFF1在时钟信号的上升时序锁存数据信号DQ，并且触发器ReFF2在通过在反相器Inv2处使时钟信号反转而产生的反转时钟信号的上升时序锁存数据信号DQ。

此外，从触发器ReFF1输出的信号在时钟信号的下一个上升时序锁存在触发器ReFF3中。从触发器ReFF2输出的信号在上述反转时钟信号的下一个上升时序锁存在触发器ReFF4中。从触发器ReFF3和ReFF4输出的这两个信号被输入至多路复用器ReMUX1，并且取决于时钟信号的状态而输出这两个信号中的一个。在示例性实施例中，当时钟信号处于高电平时，将来自触发器ReFF3的信号输出至缓冲器B5，并且当时钟信号处于低电平时，将来自触发器ReFF4的信号输出至缓冲器B5。

将从多路复用器ReMUX1输出的信号输入至缓冲器B5并且输出至端子132a。注意，由从端子133经由缓冲器B13而供给的I/O_en2信号控制缓冲器B5的可用性/不可用性。在示例性实施例中，当I/O_en2信号处于高电平时，缓冲器B5将输入的信号输出至端子132a。此外，从逻辑芯片130的端子132a输出的信号经由端子112而输入至测试器120的端子122作为测试数据信号“数据”。

从DDR存储器芯片140输入的输入选通信号DQS经由缓冲器B11而输入至触发器ReFF5和ReFF6。此时，触发器ReFF5在时钟信号的上升时序锁存数据选通信号DQS，并且触发器ReFF6在通过在反相器Inv4处使时钟信号反转而产生的反转时钟信号的上升时序锁存DQS信号。

此外，从触发器ReFF5输出的信号在时钟信号的下一个上升时序被锁存在触发器ReFF7中。从触发器ReFF6输出的信号在上述反转时钟信号的下一个上升时序被锁存在触发器ReFF8中。将从触发器ReFF7和ReFF8输出的这两个信号输入至多路复用器ReMUX2，并且取决于时钟信号的状态而输入这两个信号中的一个。在示例性实施例中，当时钟信号处于高电平时，将来自触发器ReFF7的信号输出至缓冲器B10，并且当时钟信号处于低电平时，将来自触发器ReFF8的信号输出至缓冲器B10。

将从多路复用器ReMUX2输出的信号输入至缓冲器B10并且输出至端子136a。注意，由从端子133经由缓冲器B13而供给的I/O_en2信号来控制缓冲器B10的可用性/不可用性。在示例性实施例中，当I/O_en2信号处于低电平时，将输入的信号输出至端子136a。此外，从逻辑芯片130的端子136a输出的信号经由端子116而输入至测试器120的端子126作为测试选通信号DQY。供给到上述端子122的测试数据信号“数据”与输入到端子126的测试选通信号DQY的上升沿或者下降沿同步地输入到测试器120。

如以上所述，转接电路150具有第一信号传送路径，经由该第一信号传送路径，由第一测试信号(测试数据信号“数据”)产生第一信号(数据信号DQ)，并且逆向地，由第一信号产生第一测试信号，转接电路150还具有第二信号传送路径，经由该第二信号传送路径，由第二测试信号(测试选通信号DQY)产生第二信号(数据选通信号DQS)，并且逆向地，由第二信号产生第二测试信号。

如图1中所示，触发器WrFF1-WrFF4和ReFF1-ReFF4、缓冲器B3-B6、以及多路复用器WrMUX1和ReMUX1构成第一信号传送路径151。

注意，触发器WrFF1-WrFF4用作用于从测试器120到DDR存储器芯片140的写入操作的触发器，并且触发器ReFF1-ReFF4用作用于从DDR存储器芯片140到测试器120的读取操作的触发器。

此外，如图1中所示，触发器WrFF5-WrFF8和ReFF5-ReFF、缓冲器B8-B11、以及多路复用器WrMUX2和ReMUX2构成第二信号传送路径152。

注意，触发器WrFF5-WrFF8用作用于从测试器120到DDR存储器芯片140的写入操作的触发器，并且触发器ReFF5-ReFF8用作用于从DDR存储器芯片140到测试器120的读取操作的触发器。

还注意，触发器conFF1和conFF2以及缓冲器B1和B2构成用于地址和控制信号的信号传送路径。

注意，在正常操作中，半导体集成电路器件100的逻辑芯片130在没有插入上述触发器的情况下将从端子132a等(或端子132b等)输入的信号经由逻辑电路(未示出)而输出至端子132b等(或端子132a等)。另一方面，在测试模式中从测试器120经由上述触发器直接对DDR存储器芯片140进行测试。下面说明在测试模式中半导体集成电路器件100的操作。

图2示出具有图1中所示的结构的电路在写入操作中的时序图。如图2中所示，首先从测试器120的端子121输出“add/cntrl”信号(图中的“W”)。在时刻T0，转接电路150的触发器conFF1与时钟信号的上升沿同步地锁存该信号。在时刻T1，触发器conFF2与时钟信号的上升沿同步地锁存由触发器conFF1保持的“add/cntrl”信号。由触发器conFF2保持的“add/cntrl”信号被输入至DDR存储器芯片140。结果，“add/cntrl”信号被触发器conFF1和conFF2同步到时钟信号，然后如上所述地被输入到DDR存储器芯片140。

在时刻T2，处于低电平的I/O_en1信号被从测试器120输出至端子124。通过该信号释放缓冲器B4和端子132b之间的总线以及缓冲器B9和端子136b之间的总线。此外，在时刻Ta，测试数据信号“数据”(图2中“D0-D3”)被顺次地从测试器120输出。此外，在时刻Tb，从端子126输出从低电平上升到高电平的测试选通信号DQY。测试数据信号和测试选通信号DQY都不与时钟信号同步。此外，以时钟信号的周期的二分之一为间隔来输出测试数据信号D0-D3。在测试选通信号DQY中相邻两个脉冲的上升沿和下降沿之间的间隔是周期的二分之一。

在时刻T2，转接电路150的触发器WrFF1与时钟信号的上升沿同步地锁存测试数据信号D0。在时刻T3，触发器WrFF3与时钟信号的上升沿同步地锁存由触发器WrFF1保持的测试数据信号D0。由触发器WrFF3保持的测试数据信号D0经由多路复用器WrMUX1而供给到逻辑芯片130的端子132b。

在时刻T2b，即，从时刻T2开始经过时钟信号的二分之一周期之后，转接电路150的触发器WrFF2与反转时钟信号的上升沿同步地锁存测试数据信号D1。在时刻T3b，即，从时刻T3开始经过时钟信号的二分之一周期之后，触发器WrFF4与反转时钟信号的上升沿同步地锁存由触发器WrFF2保持的测试数据信号。由触发器WrFF4保持的测试数据信号经由多路复用器WrMUX1而供给到逻辑芯片130的端子132b。注意，当时钟信号处于高电平时，多路复用器WrMUX1将测试数据信号从触发器WrFF3供给到逻辑芯片130的端子132b，并且当时钟信号处于低电平时，将测试数据信号从触发器WrFF4供给到逻辑芯片130的端子132b。

此外，在时刻T3，与时钟信号的上升沿同步地将测试数据信号D2锁存在转接电路150的触发器WrFF1中。然而，由于后续动作与测试数据信号D0的类似，因此省略对其的说明。此外，在时刻T3b，与反转时钟信号的上升沿同步地将测试数据信号D3锁存在转接电路150的触发器WrFF2中。然而，由于后续动作与测试数据信号D1的类似，因此省略对其的说明。结果，来自测试器120的测试数据信号D0-D3被触发器WrFF1-WrFF4同步到时钟信号，并且然后如上所述地输入至逻辑芯片130的端子132b。

关于测试选通信号DQY，在时刻T2c，即，从时刻T2开始经过时钟信号的四分之一周期之后，转接电路150的触发器WrFF5与测试时钟信号的上升沿同步地锁存此时处于高电平的测试选通信号DQY。在时刻T3c，即，从时刻T3开始经过时钟信号的四分之一周期之后，触发器WrFF7与测试时钟信号的上升沿同步地锁存由触发器WrFF5保持的信号。由触发器WrFF7保持的信号经由多路复用器WrMUX2而供给到逻辑芯片130的端子136b。

此外，在时刻T2d，即，从时刻T2b开始经过时钟信号的四分之一周期之后，转接电路150的触发器WrFF6与反转时钟信号的上升沿同步地锁存此时处于低电平的测试选通信号DQY。在时刻T3d，即，从时刻T3b开始经过时钟信号的四分之一周期之后，触发器WrFF8与反转时钟信号的上升沿同步地锁存由触发器WrFF6保持的信号。由触发器WrFF8保持的信号经由多路复用器WrMUX2而供给到逻辑芯片130的端子136b。注意，当时钟信号处于高电平时，多路复用器WrMUX2将数据信号从触发器WrFF7供给到逻辑芯片130的端子136b，并且当时钟信号处于低电平时，将数据信号从触发器WrFF8供给到逻辑芯片130的端子136b。

此外，在时刻T3c，与测试时钟信号的上升沿同步地将测试选通信号DQY也以高电平锁存在转接电路150的触发器WrFF5中。然而，由于后续动作与测试选通信号DQY处于高电平的上述情况中的动作类似，因此省略对其的说明。此外，在时刻T3d，与测试时钟信号的上升沿同步地将测试选通信号DQY也以低电平锁存在转接电路150的触发器WrFF6中。然而，由于后续动作与测试选通信号DQY处于低电平的上述情况中的动作类似，因此省略对其的说明。结果，来自测试器120的测试选通信号DQY被触发器WrFF5-WrFF8同步到测试时钟信号，并且然后如上所述被输入至逻辑芯片130的端子136b。

如上所述，将来自端子132b的信号供给到端子142作为数据信号DQ，并且将来自端子136b的信号供给到端子146作为数据选通信号DQS。因此，与数据选通信号DQS的下降沿同步地将供给到端子142的数据信号D0-D3输入到DDR存储器芯片140。

在本发明的示例性实施例中，如已经在上面说明的，测试时钟信号相对于用于在到DDR存储器芯片140的写入操作中用于测试数据信号的触发器WrFF1-WrFF4的时钟信号而被延迟预定时间段，例如时钟周期的四分之一，并且通过使用该延迟后的测试时钟信号来操作用于测试选通信号的触发器WrFF5-WrFF8。因此，与测试时钟信号同步的数据选通信号DQS被输入至DDR存储器芯片140。与时钟信号同步的数据信号DQ也被输入至DDR存储器芯片140。然而，由于数据选通信号DQS在被延迟了四分之一周期的情况下被输入至DDR存储器芯片140，因此能够解决现有技术中难以确保建立/保持裕度的问题。

图3示出具有图1中所示的结构的电路在读取操作中的时序图。如图3中所示，地址和各种控制信号“add/cntrl”被从测试器120的端子121输出(图3中“R”)。在时刻T0，转接电路150的触发器conFF1与时钟信号的上升沿同步地锁存该信号。在时刻T1，触发器conFF2与时钟信号的上升沿同步地锁存由触发器conFF1保持的数据信号。将由触发器conFF2保持的数据信号输入至DDR存储器芯片140。结果，地址和各种控制信号“add/cntrl”被触发器conFF1和conFF2同步到时钟信号，并且然后如上所述被输入到DDR存储器芯片140。

在时刻T3，将处于高电平的I/O_en2信号从测试器120输出至端子123。通过该信号释放缓冲器B5和端子132a之间的总线以及缓冲器B10和端子136a之间的总线。

在时刻Te，数据信号DQ(图3中“D0-D3”)被顺次地从DDR存储器芯片140输出。此时，假定DDR存储器芯片140的CAS(列地址选通脉冲延迟)为2。此外，在时刻Tf，将从低电平上升到高电平的数据选通信号DQS从端子146输出。数据信号和数据选通信号DQS都不与时钟信号同步。此外，以时钟信号的周期的二分之一为间隔来输出数据信号D0-D3。在数据选通信号DQS中相邻两个脉冲的上升沿和下降沿之间的间隔是周期的二分之一。

在时刻T4，转接电路150的触发器ReFF1与时钟信号的上升沿同步地锁存数据信号D0。在时刻T5，触发器ReFF3与时钟信号的上升沿同步地锁存由触发器ReFF1保持的数据信号D0。由触发器ReFF3保持的数据信号D0经由多路复用器ReMUX1而供给到逻辑芯片130的端子132a。

在时刻T4b，即，从时刻T4开始经过时钟信号的二分之一周期之后，转接电路150的触发器ReFF2与反转时钟信号的上升沿同步地锁存数据信号D1。在时刻T5b，即，从时刻T5开始经过时钟信号的二分之一周期之后，触发器ReFF4与反转时钟信号的上升沿同步地锁存由触发器ReFF2保持的信号。由触发器ReFF4保持的信号经由多路复用器ReMUX1而供给至逻辑芯片130的端子132a。注意，当时钟信号处于高电平时，多路复用器ReMUX1将信号从触发器ReFF3供给到逻辑芯片130的端子132a，并且当时钟信号处于低电平时，将信号从触发器ReFF4供给到逻辑芯片130的端子132a。

此外，在时刻T5，与时钟信号的上升沿同步地将数据信号D2锁存在转接电路150的触发器ReFF1中。然而，由于后续的动作与数据信号D0的类似，因此省略对其的说明。此外，在时刻T5b，与反转时钟信号同步地将数据信号D3锁存在转接电路150的触发器ReFF2中。然而，由于后续的动作与数据信号D1的类似，因此省略对其的说明。结果，来自DDR存储器芯片140的数据信号D0-D3被触发器ReFF1-ReFF4同步到时钟信号，并且然后如上所述被输入至逻辑芯片130的端子132a。

关于数据选通信号DQS，在时刻T4，转接电路150的触发器ReFF5与时钟信号的上升沿同步地锁存此时处于高电平的数据选通信号DQS。在时刻T5，触发器ReFF7与时钟信号的上升沿同步地锁存由触发器ReFF5保持的信号。由触发器ReFF7保持的信号经由多路复用器ReMUX2而供给到逻辑芯片130的端子136a。

此外，在时刻T4b，即，从时刻T4开始经过时钟信号的二分之一周期之后，转接电路150的触发器ReFF6与反转时钟信号的上升沿同步地锁存此时处于低电平的数据选通信号DQS。在时刻T5b，即，从时刻T5开始经过时钟信号的二分之一周期之后，触发器ReFF8与反转时钟信号的上升沿同步地锁存由触发器ReFF6保持的信号。由触发器ReFF8保持的信号经由多路复用器ReMUX2而供给到逻辑芯片130的端子136a。注意，当时钟信号处于高电平时，多路复用器ReMUX2将数据信号从触发器ReFF7供给到逻辑芯片130的端子136a，并且当时钟信号处于低电平时，将数据信号从触发器ReFF8供给到逻辑芯片130的端子136a。

此外，在时刻T5，与时钟信号的上升沿同步地将数据选通信号DQS也以高电平锁存在转接电路150的触发器ReFF5中。然而，由于后续动作与数据选通信号DQS处于高电平的上述情况中的动作类似，因此省略对其的说明。此外，在时刻T5b，与反转时钟信号的上升沿同步地将数据选通信号DQS也以低电平锁存在转接电路150的触发器ReFF6中。然而，由于后续动作与数据选通信号DQS处于低电平的上述情况中的动作类似，因此省略对其的说明。结果，来自DDR存储器芯片140的数据选通信号DQS被触发器ReFF5-ReFF8同步到时钟信号，并且然后如上所述被输入至逻辑芯片130的端子136a。

如上所述，来自逻辑芯片130的端子132a的信号经由封装110的端子112而供给到测试器120的端子122作为测试数据信号“数据”。此外，来自逻辑芯片130的端子136a的信号经由封装110的端子116而供给到端子126作为测试选通信号DQY。因此，将供给到测试器120的端子122的测试数据信号D0-D3与测试选通信号DQY的上升沿或者下降沿同步地输入至测试器120。

如上所述，在本发明的示例性实施例中，与时钟信号同步地操作用于DDR存储器芯片140的读取操作中的数据信号的触发器ReFF1-ReFF4以及用于数据选通信号DQS的触发器ReFF5-ReFF8。与参考图2而说明的写入操作不同，不使用测试时钟信号并且与时钟信号同步地操作触发器ReFF1-ReFF8。注意，在DDR存储器芯片140的读取操作中可以与时钟信号同步地输出测试时钟信号。

[第二示例性实施例]

根据本发明另一示例性实施例的半导体集成电路器件100经由第一信号传送路径传送和接收测试选通信号DQY，并且经由第二信号传送路径传送和接收测试数据信号“数据”。此外，如本发明该示例性实施例中改变路径那样也改变时钟信号和测试时钟信号之间的相位关系。因此，图4中所示的根据本发明该示例性实施例的半导体集成电路器件100的框图与图1中所示的半导体集成电路器件100的框图的不同在于，用于测试选通信号DQY和测试数据信号“数据”的输入/输出端子相互替换。此外，图5示出该示例性实施例中写入操作的时序图。图5中所示的操作与图2中所示的操作基本相同，不同之处在于，测试时钟信号相对于时钟信号提前了时钟周期的四分之一(并且相对于之前的示例性实施例的测试时钟信号提前了时钟周期的二分之一)。此外，图6示出该示例性实施例中读取操作的时序图。由于在该示例性实施例中也与时钟信号同步地操作在读取操作中涉及的触发器，因此图6中所示的操作基本上与图3中所示的操作相同。

即是说，在根据本发明的一个方面的半导体集成电路器件100中，对于能够实现使得能够使用高速数据信号进行测试的有利效果的结构的唯一要求是，在写入操作中测试时钟信号应经由与用于时钟信号的路径分离的路径输入，从而能够如所需要地建立数据信号DQ和数据选通信号DQS的建立/保持裕度。

注意，本发明不限于上述示例性实施例，并且在不偏离本发明的精神的情况下能够做出各种修改。例如，尽管在上述示例性实施例中在单个封装中构造了两个芯片，但是能够将这两个芯片的电路看作单个芯片上的电路单元。即是说，具有转接电路的逻辑电路和DDR存储器电路可以构造在单个芯片上。

本领域中普通技术人员能根据需要对第一和第二示例性实施例进行组合。

虽然已经按照示例性实施例对本发明进行了描述，但是本领域技术人员将了解，本发明能够在所附权利要求的精神和范围内以各种修改的形式执行并且本发明不限于上述示例。

此外，权利要求的范围不受到上述示例性实施例的限制。

此外，注意，申请人的目的在于，即使在审查过程中进行了修改，也涵盖所有权利要求要素的等价物。

Claims (12)

1.一种半导体集成电路器件，包括：

第一芯片，所述第一芯片可直接从外部访问；

第二芯片，所述第二芯片将数据传送到所述第一芯片并且从所述第一芯片接收数据，所述第二芯片不能直接从外部访问；和

转接电路，所述转接电路设置在所述第一芯片中并且将第一测试信号和第二测试信号传送到所述第二芯片，所述第一和第二测试信号从外部装置输入；

其中所述转接电路包括：

第一信号传送路径，所述第一信号传送路径通过将所述第一测试信号同步到从所述外部装置输入的时钟信号来产生第一信号并且将所述第一信号输出至所述第二芯片；和

第二信号传送路径，所述第二信号传送路径通过将所述第二测试信号同步到从所述外部装置输入的测试时钟信号来产生第二信号并且将所述第二信号输出至所述第二芯片。

2.根据权利要求1所述的半导体集成电路器件，其中，所述第一信号是用于所述第二芯片的数据信号，并且所述第二信号是用作用于所述数据信号的同步时钟的选通信号。

3.根据权利要求2所述的半导体集成电路器件，其中，所述测试时钟信号具有与所述时钟信号相同的时钟周期和相对于所述时钟信号的预定延迟。

4.根据权利要求1所述的半导体集成电路器件，其中，所述第一信号是用于所述第二芯片的选通信号，并且所述第二信号是与所述选通信号同步的数据信号。

5.根据权利要求4所述的半导体集成电路器件，其中，所述时钟信号具有与所述测试时钟信号相同的时钟周期和相对于所述测试时钟信号的预定延迟。

6.根据权利要求1所述的半导体集成电路器件，其中，所述第一芯片是其上具有功能电路的逻辑芯片，并且所述第二芯片是DDR存储器。

7.一种测试半导体集成电路器件的方法，所述半导体集成电路器件包括在单个封装中的第一芯片和第二芯片，所述第一芯片可直接从外部访问，并且所述第二芯片从外部经由所述第一芯片来访问，所述方法包括：

将从外部装置供给的第一测试信号同步到从所述外部装置供给的时钟信号；

将同步后的第一测试信号供给到所述第二芯片作为第一信号；

将从所述外部装置供给的第二测试信号同步到从所述外部装置供给的测试时钟信号；以及

将同步后的第二测试信号供给到所述第二芯片作为第二信号。

8.根据权利要求7所述的测试半导体集成电路器件的方法，其中，所述第一信号是用于所述第二芯片的数据信号，并且所述第二信号是用作用于所述数据信号的同步时钟的选通信号。

9.根据权利要求8所述的测试半导体集成电路器件的方法，其中，所述测试时钟信号具有与所述时钟信号相同的时钟周期和相对于所述时钟信号的预定延迟。

10.根据权利要求7所述的测试半导体集成电路器件的方法，其中，所述第一信号是用于所述第二芯片的选通信号，并且所述第二信号是与所述选通信号同步的数据信号。

11.根据权利要求10所述的测试半导体集成电路器件的方法，其中，所述时钟信号具有与所述测试时钟信号相同的时钟周期和相对于所述测试时钟信号的预定延迟。

12.根据权利要求7所述的测试半导体集成电路器件的方法，其中，所述第一芯片是其上具有功能电路的逻辑芯片，并且所述第二芯片是DDR存储器。

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