CN103412810B - 一种可测试内部信号的系统封装芯片及测试方法 - Google Patents

Abstract

本发明公开一种可测试内部信号的系统封装芯片及测试方法。所述芯片中包括一可编程逻辑器件类芯片和多个外部测试引脚。测试方法，包括如下步骤:1）芯片上电进入测试模式；2）通过外部测试引脚测试处理器芯片与可编程逻辑器件之间的总线的连通性；3）进行总线协议的测试；4）通过外部测试引脚测试可编辑逻辑器件与系统封装芯片中执行部件的连通性和数据传输的可靠性。本发明利用最少的器件实现对系统封装芯片内部总线信号及关键信号的测试；本发明的测试方法完全不破坏系统封装芯片的封装；测试方法灵活多变，根据不同设计可以灵活配置。

Description

一种可测试内部信号的系统封装芯片及测试方法

技术领域

本发明涉及一种系统封装芯片内部信号测试方法，该方法可以通过有限的测试引脚实现对系统芯片内部总线连通性、信号完整性、协议正确性等的测试。

背景技术

系统封装（SiP）技术是近年来发展迅速的一项系统小型化集成技术，是后摩尔时代实现集成电路集成度保持“摩尔定律”增长的关键技术之一。系统封装主要是通过3D封装技术将具有完整系统功能的多种芯片原片放入在一个芯片封装之内，实现系统功能的集成和体积、重量的降低，是芯片设计技术、3D封装技术、基板、管壳设计加工制造技术等多种先进设计及加工技术高度交叉融合的产物。

由于系统封装技术可以实现电子系统设计的小型化，提高产品的集成度，因此，系统封装技术在消费类电子、汽车电子、军用电子等领域得到了大力的发展和充分的重视。但系统封装芯片仍有许多技术难点制约着系统封装芯片的推广、应用，其中最为重要的一个因素就是系统封装芯片的测试问题。由于系统封装芯片将大量裸芯片封装在一个狭小的空间里，裸芯片之间内部信号的互联变得非常复杂，并且这些内部信号并不引出到系统封装芯片外部，既不能像PCB板那样通过增加测试点进行测试，又不能全部引出到系统芯片外部进行测试，因此给系统封装芯片的测试带来了很大的困难。由于系统封装芯片内部高度集成，内部很多重要信号难以完全引出到芯片外部进行测试，因此，如何对系统封装芯片内部信号，比如总线信号进行测试，并实时反馈测试结果是系统封装芯片测试技术需要解决的难题。

目前，解决系统芯片测试性的方法不多，大部分的方法都是从保证内部芯片本身的完好性和系统芯片，而从系统封装芯片设计本身进行测试设计的方法不多。

发明内容

本发明主要从系统封装芯片的系统设计角度提出一种可以对系统封装芯片内部信号比如总线信号进行测试的一种测试方法。本发明的目的在于提供一种可以适用于系统封装芯片内部信号如总线信号及关键信号连通性、信号完整性、协议正确性等的可测试性设计，解决系统封装芯片系统内部信号可测性差的问题。

本发明的技术方案如下：

一种可测试内部信号的系统封装芯片，所述系统封装芯片包括一可编程逻辑器件类芯片和多个外部测试引脚，可编程逻辑器件类芯片与系统封装芯片中的处理器芯片的串行接口连接，外部测试引脚连接在可编程逻辑器件类芯片上引出系统封装芯片外部。

所述可编程逻辑器件类芯片设置在系统封装芯片的内部总线上。

所述可编程逻辑器件类芯片为PLD、CPLD或FPGA芯片。

所述可编程逻辑器件类芯片包括总线信号传输模块、串行协议模块、总线数据接收模块、总线数据发送模块和数据比较模块，总线信号传输模块设置在内部总线上，进入测试模式时，总线信号传输模块断开数据的传输；由总线数据接收模块接收从处理器芯片输出的总线信号并传输到数据比较模块，串行协议模块接收处理器芯片传输的数据到数据比较模块，数据比较模块比较总线数据接收模块和串行协议模块传输的数据，总线数据发送模块模拟总线数据发送并通过内部总线回读数据或通过串行总线进行回读数据。数据比较模块也接收模拟总线数据发送模块发送的模拟总线数据和回读数据并将两者进行比较。

所述外部测试引脚包括一工作模式切换引脚，通过输入电平的高低来确定系统封装芯片的工作模式。工作模式是指系统封装芯片处于测试模式或正常工作模式。

本发明还提供一种系统封装芯片内部信号的测试方法，包括如下步骤:

1）芯片上电进入测试模式；

2）通过外部测试引脚测试处理器芯片与可编程逻辑器件之间的总线的连通性；

3）进行总线协议的测试；

4）通过外部测试引脚测试可编辑逻辑器件与系统封装芯片中执行部件的连通性和数据传输的可靠性。

通过给予一外部测试引脚高电平进入测试模式。该外部测试引脚为工作模式切换引脚。

所述测试处理器芯片与可编程逻辑器件之间的总线的连通性的方法为：

通过外部测试引脚输入信号后，从外部测试引脚获得输出信号与预设信号进行比较，若输出信号与预设信号一致，判断处理器芯片与可编程逻辑器件之间的总线连通，若不一致，排查不连通的总线。排查方式可采用多次输入不同信号，采用示波器、逻辑分析仪等设备进行排查，为现有技术。

总线协议的测试方法为：

处理器芯片通过串行总线和内部总线向可编程逻辑器件发送相同数据，可编程逻辑器件接收并比较两个数据，若数据一致，总线协议正常；若数据不一致，通过外部测试引脚进行排查。排查方式与传统PCB的问题排查方法相同，可使用示波器、逻辑分析仪等设备进行问题排查。

测试可编辑逻辑器件与执行部件之间数据传输的可靠性的方法为：

可编辑逻辑器件发送模拟总线数据，通过内部总线或串行总线回读数据，可编辑逻辑器件比较模拟总线数据和回读数据，若数据一致，判断可编辑逻辑器件与执行部件之间数据传输可靠；若数据不一致，通过外部测试引脚进行排查。

本发明的技术优势在于：1.利用最少的器件实现对系统封装芯片内部总线信号及关键信号的测试；2.本测试方案完全不破坏系统封装芯片的封装；3.可编辑逻辑器件可根据需要对不同的信号进行输出，因此测试方案灵活多变，根据不同设计可以灵活配置；4.本方案易于实现，可以大大降低系统封装芯片的测试成本，提出可测试性；5.本方案中的测试模块占用设计资源少。

附图说明

图1为典型系统封装芯片架构图；

图2为本发明的结构示意图；

图3为本发明中可编程逻辑器件的结构示意图；

图4为本发明的总线信号测试流程图。

具体实施方式

下面结合附图和实施例对本发明做进一步的详细说明。

典型系统封装芯片架构图如图1所示，设计中都要包括至少一个CPU或DSP类的处理器芯片、存储器、执行部件才能构成一个具有系统功能的芯片，其他的电源芯片、时钟芯片等则依据系统不同可以进行灵活配置，由于系统封装芯片将功能集成在一起，因此，内部芯片许多信号无法也没有必要引出到封装外部。但内部复杂的信号连接如果不进行完备的测试，将给系统封装芯片产品的质量和可靠性带来极大的风险。因此，本发明针对上述问题，利用系统封装芯片中的器件特点，利用少量测试引脚和可编程逻辑器件类芯片实现对系统芯片内部关键信号，尤其是内部总线信号的测试。

本方案所述的测试方案需要根据测试需求在系统封装芯片设计中加入额外一个可编程逻辑器件类芯片和少量外部测试引脚，并利用系统封装芯片中的CPU类芯片的串行接口。

上述技术方案所述的可编程逻辑器件类芯片根据信号测试量的多少和复杂程度可以是简单的PLD、CPLD，也可以是大规模的FPGA芯片。

上述技术方案所述的可编程逻辑器件类芯片放置在系统封装芯片内部总线之上，正常工作时实现总线的信号传输功能，而当测试时可以对与CPU连接的总线部分及其他外设连接的总线部分进行测试。

上述技术方案所述的可编程逻辑器件类芯片内部主要包括：总线信号传输模块、串行协议模块、总线数据接收模块、总线数据发送模块、数据比较模块组成。可以实现总线信号的直连传输；总线数据与串口数据比较；总线数据模拟发送及回读等功能。同时可以将总线信号直接通过测试端口引出到系统封装芯片外部进行信号波形的测试，对信号完整性进行分析。

上述技术方案所述的少量外部测试引脚由可编程逻辑器件类芯片引出到系统封装芯片外部。这些测试引脚的数量视具体的测试方案而定。这些引脚总可能包括可编程逻辑器件的编程引脚，具体视可编程逻辑器件与CPU类芯片的编程模式是否兼容而定。

如图2所示，本发明是在系统封装芯片内部总线之上串入一个可编程逻辑器件类芯片，该芯片根据测试需求可以是简单的PLD、CPLD或复杂的FPGA芯片，并且该功能也可与系统内部应用的可编程逻辑器件类芯片合并在一个芯片中。该可编程逻辑器件类芯片将内部总线分割成两段，一段总线连接CPU类芯片与该可编程逻辑器件类芯片，另一段总线连接该可编程逻辑器件类芯片与其他执行部件芯片，如RAM、Flash、接口芯片等。该可编程逻辑器件类芯片同时利用CPU类芯片及总线上其他芯片中的串行通讯接口（如果存在），如I2C、SPI等进行连接。同时该可编程逻辑器件类芯片对外根据测试需求引出少量测试引脚。

本发明中的可编程逻辑器件是实现测试的核心芯片，内部将包括如图3所示的模块。包括：总线信号传输模块、串行协议模块、总线数据接收模块、总线数据发送模块、数据比较模块组成。在正常工作模式下，内部只有总线信号传输模块工作，实现总线信号的直连传输。当进入测试模式时，总线信号传输模块将断开总线的连接功能。CPU过来的总线数据进入总线数据接收模块，同时串行总线接收CPU过来的数据，两者接收的数据在数据比较模块中进行比较，测试内部总线从CPU到可编程逻辑器件之间是否存在任何问题。同时，总线数据发送模块还会模拟总线数据发送并通过总线回读数据或通过串行总线进行回读数据，对执行部件与可编程逻辑器件之间的总线连接进行测试。在测试状态下，由可编程逻辑器件引出的测试引脚可以对内部预先设定的关键信号进行实时监测，检查信号的完整性。同时，引出的端口中有一个引脚用于工作模式的切换信号，该信号为低时芯片正常工作，为高时芯片进行测试模式。

本方案的测试流程如图4所示。芯片上电后根据芯片模型引脚状态，决定是否进入测试模式，如果引脚输入低电平则执行正常的通讯功能，如果引脚输入高电平则进入测试模式。进入测试模式后，首先对CPU与可编程逻辑器件之间的总线的连通性进行测试，主要是检查总线是否有数据置0、置1的问题，如果有，则可以通过测试端口引出到系统封装芯片外部进行查找。之后，进行总线协议的测试。CPU通过串行总线和内部总线将相同数据发送给可编程逻辑器件，该芯片将通过模块将两个数据接收并进行比较。如果数据一致则证明总线协议正常，如果数据有误，则通过测试引脚引出进行问题排查。只有采用上述同样的方式检查可编程逻辑器件与执行部件之间的连通性和数据可靠性。由于执行部件可能包括多个，因此该可编程逻辑器件根据各个执行部件的地址进行多次的测试工作。完成上述过程后，可以将关心的关键信号或总线信号引出到测试端口，利用示波器等通用设备对信号的完整性进行测量。

Claims (9)

1.一种可测试内部信号的系统封装芯片，所述系统封装芯片中包括一可编程逻辑器件类芯片和多个外部测试引脚，可编程逻辑器件类芯片与系统封装芯片中的处理器芯片的串行接口连接，外部测试引脚连接在可编程逻辑器件类芯片上引出系统封装芯片外部，所述可编程逻辑器件类芯片设置在系统封装芯片的内部总线上，与系统封装芯片中的执行部件连接。

2.如权利要求1所述的可测试内部信号的系统封装芯片，其特征在于，所述可编程逻辑器件类芯片为PLD、CPLD或FPGA芯片。

3.如权利要求1所述的可测试内部信号的系统封装芯片，其特征在于，所述可编程逻辑器件类芯片包括总线信号传输模块、串行协议模块、总线数据接收模块、总线数据发送模块和数据比较模块，总线信号传输模块设置在内部总线上，进入测试模式时，总线信号传输模块断开数据的传输；由总线数据接收模块接收从处理器芯片输出的总线信号并传输到数据比较模块，串行协议模块接收处理器芯片传输的数据到数据比较模块，数据比较模块比较总线数据接收模块和串行协议模块传输的数据，总线数据发送模块模拟总线数据发送并通过内部总线回读数据或通过串行总线进行回读数据。

4.如权利要求1所述的可测试内部信号的系统封装芯片，其特征在于，所述外部测试引脚包括一工作模式切换引脚，通过输入电平的高低来确定系统封装芯片的工作模式。

5.一种系统封装芯片内部信号的测试方法，包括如下步骤:

1)芯片上电进入测试模式；

2)通过外部测试引脚测试处理器芯片与可编程逻辑器件之间的总线的连通性；

3)进行总线协议的测试；

4)通过外部测试引脚测试可编辑逻辑器件与系统封装芯片中执行部件的连通性和数据传输的可靠性。

6.如权利要求5所述的系统封装芯片内部信号的测试方法，其特征在于，通过给予一外部测试引脚高电平进入测试模式。

7.如权利要求5所述的系统封装芯片内部信号的测试方法，其特征在于，所述测试处理器芯片与可编程逻辑器件之间的总线的连通性的方法为：

通过外部测试引脚输入信号后，从外部测试引脚获得输出信号与预设信号进行比较，若输出信号与预设信号一致，判断处理器芯片与可编程逻辑器件之间的总线连通，若不一致，排查不连通的总线。

8.如权利要求5所述的系统封装芯片内部信号的测试方法，其特征在于，总线协议的测试方法为：

处理器芯片通过串行总线和内部总线向可编程逻辑器件发送相同数据，可编程逻辑器件接收并比较两个数据，若数据一致，总线协议正常；若数据不一致，通过外部测试引脚进行排查。

9.如权利要求5所述的系统封装芯片内部信号的测试方法，其特征在于，测试可编辑逻辑器件与执行部件之间数据传输的可靠性的方法为：

可编辑逻辑器件发送模拟总线数据，通过内部总线或串行总线回读数据，可编辑逻辑器件比较模拟总线数据和回读数据，若数据一致，判断可编辑逻辑器件与执行部件之间数据传输可靠；若数据不一致，通过外部测试引脚进行排查。