CN103472386B - 基于fpga的芯片测试装置及方法 - Google Patents

Abstract

本发明涉及芯片测试技术领域，具体地说是一种操作简便，能够显著调高芯片测试效率的基于FPGA的芯片测试装置及方法，包括上位机、FPGA板、待测板，其特征在于FPGA板经USB总线与上位机相连接，FPGA板与待测板相连接，其中待测板内设有芯片封装插座，包括分别与FPGA板相连接的DIP封装插座、SSOP封装插座、QFP封装插座、SOP封装插座，本发明与现有技术相比，可以实现对多个芯片逻辑功能的快速检测，操作简便，能够显著提高检测效率。

Description

基于FPGA的芯片测试装置及方法

技术领域

本发明涉及芯片测试技术领域，具体地说是一种操作简便，能够显著调高芯片测试效率的基于FPGA的芯片测试装置及方法。

背景技术

随着电子产品集成度的提高，越来越多的电子芯片被应用于产品设计中，这些芯片内设有多种集成电路，体积小且功能强大，成为电子产品中不可或缺的组成部分。现阶段有很多的不法商贩制造和生产假冒伪劣芯片，这些假冒伪劣芯片往往需要通过专门的测试才能被检测出来，一旦应用在产品生产中，会给生产者带来很大的损失。

目前芯片测试装置较少，芯片厂商在对某一类芯片进行出厂前测试时，可以通过搭建专门的测试电路实现，而对于在研发工作中同时需要使用多块芯片的使用者来说，一一搭建专门的测试电路进行芯片检测的方法过于繁琐，效率很低，因此急需一种操作简便、能够提高芯片测试效率的测试装置。

中国专利CN103105578公开了一种通用芯片测试系统，其包括FPGA板、信号处理板、待侧板、开关板以及测试仪器，在使用时连接计算机，在对某芯片各管脚电器功能以及芯片逻辑功能进行测试时，需要驱动开关板上的多个继电器，实现不同管脚的连接，这个测试装置结构较复杂，且缺乏对于待测芯片管脚属性的自动检测，导致在测试不同的芯片的过程中，需要反复确认每个管脚对应的数据指令，一旦数据指令对应错误，将无法达到检测的目的，操作繁琐，检测效率低。

发明内容

本发明针对现有技术中存在的缺点和不足，提出一种结构合理、操作简便，能够有效提高芯片检测效率，并可以实现对不同种类芯片同时检测的基于FPGA的芯片测试装置及方法。

本发明可以通过以下措施达到：

一种基于FPGA的芯片测试装置，包括上位机、FPGA板、待测板，其特征在于FPGA板经USB总线与上位机相连接，FPGA板与待测板相连接，其中待测板内设有芯片封装插座，包括分别与FPGA板相连接的DIP封装插座、SSOP封装插座、QFP封装插座、SOP封装插座。

本发明中上位机内设有用于设定待测芯片引脚数量、引脚属性的引脚参数设定模块；输入端与引脚参数设定模块相连接输出端与FPGA板相连接的引脚指令输出模块；用于生成芯片测试时序信号的测试时序信号发生模块；与测试时序信号发生模块的输出端相连接的测试时序发送模块；用于接收待测芯片引脚输出数据的反馈信号采集模块，与反馈信号采集模块相连接的用于根据反馈信号绘制测试结果时序图并将其显示输出的测试结果输出模块。

本发明中FPGA板上设有用于接收上位机发送指令的指令接收模块，输入端与指令接收模块相连接输出端与待测板相连接的用于输出引脚状态设定信号的引脚状态设定输出模块，输入端与待测板内待测芯片的输出引脚相连接的芯片输出信号接收模块，与芯片输出信号接收模块相连接的反馈信号上传模块，其中指令接收模块与反馈信号上传模块均经USB总线与上位机相连接。

本发明中USB总线可以采用FT245的USB通信芯片实现，用于接收上位机发送的数据并将该数据送入FPGA板，并能够接收FPGA板反馈的数据且将其送至上位机。

本发明中待测板上的芯片封装插座内设有两个以上的芯片引脚连接电路，每个芯片引脚电路用于对应连接待测芯片的一个引脚，所述芯片引脚连接电路内设有一个PMOS管、一个NMOS管，其中PMOS管的G极与/VCC_select端相连接，B极与D极与VCC端相连接，G极与D极之间串接阻值为10kΩ的电阻，S极与data端相连接，NMOS管的G极与GND_select端相连接，B极与S极均与GND端相接，D极与data端相连接，G极与S极之间串接一个阻值为10KΩ的电阻。

本发明中待测板中各芯片封装插座的编号相同的引脚连接在一起，即8引脚SOP封装的第i号引脚、16引脚SOP封装的第i号引脚、16引脚DIP封装的第i号引脚、64引脚QFP封装的第i号引脚、28引脚SSOP封装的第i号引脚均连接在一起，这种设计使得在上位机上进行引脚参数设定时，可以不必考虑芯片的封装形式，只要输入引脚编号即可。

本发明还提出一种基于FPGA的芯片测试方法，包括以下步骤：

步骤1：用户通过上位机内的引脚参数设定模块设定待测芯片的引脚参数，包括引脚数量，各个编号引脚的属性；

步骤2：用户通过上位机内的测试时序信号发生模块为待测芯片的所有输入引脚生成测试时序信号；

步骤3：上位机内的引脚指令输出模块将步骤1中设定的引脚参数信息经USB总线发送至FPGA板，FPGA板内的引脚状态设定输出模块向与其相连接的待测板输出高/低电平信号，使待测芯片的引脚设定成相应的状态；

步骤4：上位机内的测试时序发送模块将步骤2中生成的测试时序信号经USB总线发送至FPGA板，FPGA板根据测试时序信号将相应的高低电平逻辑送至待测芯片的各输入引脚，同时读取待测芯片各输出引脚的电平值，并将读取的值经USB总线反馈至上位机；

步骤5：上位机内的测试结果输出模块根据反馈信号绘制测试结果时序图并将其显示输出。

本发明与现有技术相比，可以实现对多个芯片逻辑功能的快速检测，操作简便，能够显著提高检测效率。

附图说明：

附图1是本发明的结构框图。

附图2是本发明中待测板内用于连接待测芯片上编号为1的芯片引脚连接电路的结构示意图。

附图标记：上位机1、FPGA板2、待测板3、USB总线4、DIP封装插座5、SSOP封装插座6、QFP封装插座7、SOP封装插座8、引脚参数设定模块9、引脚指令输出模块10、测试时序信号发生模块11、测试时序发送模块12、反馈信号采集模块13、测试结果输出模块14。

具体实施方式：

下面结合附图，对本发明作进一步的说明。

如附图1所示，本发明提出了一种基于FPGA的芯片测试装置，包括上位机1、FPGA板2、待测板3，其特征在于FPGA板2经USB总线4与上位机1相连接，FPGA板2与待测板3相连接，其中待测板3内设有芯片封装插座，包括分别与FPGA板2相连接的DIP封装插座5、SSOP封装插座6、QFP封装插座7、SOP封装插座8。

本发明中上位机1内设有用于设定待测芯片引脚数量、引脚属性的引脚参数设定模块9；输入端与引脚参数设定模块9相连接输出端与FPGA板2相连接的引脚指令输出模块10；用于生成芯片测试时序信号的测试时序信号发生模块11；与测试时序信号发生模块11的输出端相连接的测试时序发送模块12；用于接收待测芯片引脚输出数据的反馈信号采集模块13，与反馈信号采集模块13相连接的用于根据反馈信号绘制测试结果时序图并将其显示输出的测试结果输出模块14。

本发明中FPGA板2上设有用于接收上位机1发送指令的指令接收模块，输入端与指令接收模块相连接输出端与待测板相连接的用于输出引脚状态设定信号的引脚状态设定输出模块，输入端与待测板内待测芯片的输出引脚相连接的芯片输出信号接收模块，与芯片输出信号接收模块相连接的反馈信号上传模块，其中指令接收模块与反馈信号上传模块均经USB总线与上位机1相连接。

本发明中USB总线可以采用FT245的USB通信芯片实现，用于接收上位机发送的数据并将该数据送入FPGA板2，并能够接收FPGA板2反馈的数据且将其送至上位机1。

如附图2所示，本发明中待测板上的芯片封装插座内设有两个以上的芯片引脚连接电路，每个芯片引脚电路用于对应连接待测芯片的一个引脚，所述芯片引脚连接电路内设有一个PMOS管、一个NMOS管，其中PMOS管的G极与/VCC_select端相连接，B极与D极与VCC端相连接，G极与D极之间串接阻值为10kΩ的电阻，S极与data端相连接，NMOS管的G极与GND_select端相连接，B极与S极均与GND端相接，D极与data端相连接，G极与S极之间串接一个阻值为10KΩ的电阻，待测芯片的管脚与图中Pin端口相连接，附图2为用于连接待测芯片上编号为1的引脚的芯片引脚连接电路。

本发明中待测板3中各芯片封装插座的编号相同的引脚连接在一起，即8引脚SOP封装的第i号引脚、16引脚SOP封装的第i号引脚、16引脚DIP封装的第i号引脚、64引脚QFP封装的第i号引脚、28引脚SSOP封装的第i号引脚均连接在一起，这种设计使得在上位机上进行引脚参数设定时，可以不必考虑芯片的封装形式，只要输入引脚编号即可。

本发明还提出一种基于FPGA的芯片测试方法，包括以下步骤：

步骤1：用户通过上位机1内的引脚参数设定模块9设定待测芯片的引脚参数，包括引脚数量，各个编号引脚的属性；

步骤2：用户通过上位机1内的测试时序信号发生模块11为待测芯片的所有输入引脚生成测试时序信号；

步骤3：上位机1内的引脚指令输出模块10将步骤1中设定的引脚参数信息经USB总线发送至FPGA板2，FPGA板2内的引脚状态设定输出模块向与其相连接的待测板输出高/低电平信号，使待测芯片的引脚设定成相应的状态；

步骤4：上位机1内的测试时序发送模块12将步骤2中生成的测试时序信号经USB总线发送至FPGA板2，FPGA板2根据测试时序信号将相应的高低电平逻辑送至待测芯片的各输入引脚，同时读取待测芯片各输出引脚的电平值，并将读取的值经USB总线反馈至上位机1；

步骤5：上位机1内的测试结果输出模块根据反馈信号绘制测试结果时序图并将其显示输出。

本发明与现有技术相比，可以实现对多个芯片逻辑功能的快速检测，操作简便，能够显著提高检测效率。

Claims (1)

1.一种基于FPGA的芯片测试装置测试芯片的方法，所述基于FPGA的芯片测试装置包括上位机、FPGA板、待测板，其特征在于FPGA板经USB总线与上位机相连接，FPGA板与待测板相连接，其中待测板内设有芯片封装插座，包括分别与FPGA板相连接的DIP封装插座、SSOP封装插座、QFP封装插座、SOP封装插座；上位机内设有用于设定待测芯片引脚数量、引脚属性的引脚参数设定模块；引脚指令输出模块的输入端与引脚参数设定模块相连接且引脚状态设定输出模块的的输出端与FPGA板相连接；用于生成芯片测试时序信号的测试时序信号发生模块；与测试时序信号发生模块的输出端相连接的测试时序发送模块；用于接收待测芯片引脚输出数据的反馈信号采集模块，与反馈信号采集模块相连接的用于根据反馈信号绘制测试结果时序图并将其显示输出的测试结果输出模块；FPGA板上设有用于接收上位机发送指令的指令接收模块，用于输出引脚状态设定信号的引脚状态设定输出模块的输入端与指令接收模块相连接且引脚状态设定输出模块的输出端与待测板相连接，芯片输出信号接收模块的输入端与待测板内待测芯片的输出引脚相连接，与芯片输出信号接收模块相连接的反馈信号上传模块，其中指令接收模块与反馈信号上传模块均经USB总线与上位机相连接；USB总线采用FT245的USB通信芯片实现；待测板上的芯片封装插座内设有两个以上的芯片引脚连接电路，每个芯片引脚电路用于对应连接待测芯片的一个引脚，所述芯片引脚连接电路内设有一个PMOS管、一个NMOS管，其中PMOS管的G极与/VCC_select端相连接，B极与D极与VCC端相连接，G极与D极之间串接阻值为10kΩ的电阻，S极与data端相连接，NMOS管的G极与GND_select端相连接，B极与S极均与GND端相接，D极与data端相连接，G极与S极之间串接一个阻值为10KΩ的电阻；待测板中各芯片封装插座的编号相同的引脚连接在一起，即8引脚SOP封装的第i号引脚、16引脚SOP封装的第i号引脚、16引脚DIP封装的第i号引脚、64引脚QFP封装的第i号引脚、28引脚SSOP封装的第i号引脚均连接在一起；所述的基于FPGA的芯片测试装置测试芯片的方法，包括以下步骤：

步骤1：用户通过上位机内的引脚参数设定模块设定待测芯片的引脚参数，包括引脚数量，各个编号引脚的属性；

步骤2：用户通过上位机内的测试时序信号发生模块为待测芯片的所有输入引脚生成测试时序信号；

步骤3：上位机内的引脚指令输出模块将步骤1中设定的引脚参数信息经USB总线发送至FPGA板，FPGA板内的引脚状态设定输出模块向与其相连接的待测板输出高/低电平信号，使待测芯片的引脚设定成相应的状态；

步骤4：上位机内的测试时序发送模块将步骤2中生成的测试时序信号经USB总线发送至FPGA板，FPGA板根据测试时序信号将相应的高低电平逻辑送至待测芯片的各输入引脚，同时读取待测芯片各输出引脚的电平值，并将读取的值经USB总线反馈至上位机；

步骤5：上位机内的测试结果输出模块根据反馈信号绘制测试结果时序图并将其显示输出。