CN109541445A - 一种fpga芯片功能测试装置及方法 - Google Patents

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Abstract

本发明属于FPGA芯片功能测试技术领域，特别是一种能够反映FPGA功能时序仿真结果是否在真实FPGA芯片上逻辑功能相一致的FPGA芯片功能测试装置及方法。包括上位机、PXIe机箱、高速数字I/O卡、PCB板、待测FPGA芯片，上位机与PXIe机箱连接，PXIe机箱内插有高速数字I/O卡，高速数字I/O卡通过PXIe总线进行相互通信，高速数字I/O卡与PCB板连接，其中PCB板内设有芯片封装插座，待测FPGA芯片放置在PCB板芯片插座上。上位机内设有用于设定待测芯片引脚数量和引脚属性的引脚参数设定模块；用于设定高速数字I/O卡每个通道的输入和输出电压信号的配置模块。本发明可实现分布式发送和采集信号，同时测试多个芯片，并实现能反映FPGA功能仿真结果是否在真实FPGA芯片上逻辑功能相一致。

Description

一种FPGA芯片功能测试装置及方法
技术领域
本发明属于FPGA芯片功能测试技术领域，特别是一种能够反映FPGA功能时序仿真结果是否在真实FPGA芯片上逻辑功能相一致的FPGA芯片功能测试装置及方法。
背景技术
为了验证FPGA的逻辑功能是否正确，一般来说是通过FPGA功能仿真测试的方式来进行确认，但FPGA的逻辑程序下载到FPGA芯片后是否能跟FPGA功能仿真测试结果保持一致，这需要进行FPGA芯片功能测试。现有信息是中国专利CN103472386开发了一套基于FPGA的芯片测试装置及方法，该测试装置可实现基于FPGA与待测芯片引脚相连接的引脚参数设定，并发送测试时序信号，同时采集待测芯片的反馈信号，并将测试结果时序显示到上位机，但无法实现多个芯片同时进行测试，且测试输入时序信号有限，无法执行FPGA功能仿真测试的全部激励，需要单独确定测试结果，也没有测试结果跟仿真结果自动对比功能，无法确认FPGA功能仿真结果是否在真实FPGA芯片上逻辑功能全部一致。
发明内容
本发明针对现有技术中存在的缺点和不足，提出一种分布式发送和采集信号，同时测试多个芯片，并实现能反映FPGA功能仿真结果是否在真实FPGA芯片上逻辑功能相一致的FPGA芯片功能测试装置及方法。
为达到上述目的，本发明所采取的技术方案为：
一种FPGA芯片功能测试装置，包括上位机、PXIe机箱、高速数字I/O卡、PCB板、待测FPGA芯片，上位机与PXIe机箱连接，PXIe机箱内插有高速数字I/O卡，高速数字I/O卡通过PXIe总线进行相互通信，高速数字I/O卡与PCB板连接，其中PCB板内设有芯片封装插座，待测FPGA芯片放置在PCB板芯片插座上；
所述上位机内设有用于设定待测芯片引脚数量和引脚属性的引脚参数设定模块；用于设定高速数字I/O卡每个通道的输入和输出电压信号的配置模块；用于设定高速数字I/O卡和待测FPGA芯片相连接的通道引脚匹配模块；用于识别FPGA功能仿真测试时序图产生的芯片测试信号发生模块；用于发送芯片测试信号给高速数字I/O卡的测试信号发送模块；用于接收待测芯片引脚输出数据的反馈信号采集模块；用于同步发送和采集高速数字I/O卡测试信号的时序同步模块；用于根据反馈信号生成测试结果时序图并将其与预期的测试时序图作对比的测试结果对比模块；
PXIe机箱内设有可进行PXIe总线通信的背板；用于接收上位机发送的指令接收模块；通过PXIe总线把上位机的指令发送给高速数字I/O卡的指令输出模块；通过PXIe总线把高速数字I/O卡的反馈信号发送给上位机的指令反馈模块；其中指令输出模块和指令反馈模块均与上位机连接；
高速数字I/O卡通过PXIe总线接收上位机设定高速数字I/O卡每个通道的输入和输出电压信号配置信息；用于接收设定高速数字I/O卡和待测FPGA芯片相连接的通道引脚匹配信息；用于发送FPGA芯片测试时序信号；用于采集待测FPGA芯片的引脚反馈信号。
所述的上位机通过以太网线与PXIe机箱连接。
所述的高速数字I/O卡通过I/O线缆与PCB板连接。
所述的指令输出模块和指令反馈模块均经以太网线与上位机连接。
所述的PXIe机箱可采用多个进行分布式配置，同时测试多个待测FPGA芯片。
所述的PCB板的芯片封装插座内设有两个以上的引脚连接电路，用于对应连接待测芯片的一个引脚；设有通过I/O线缆与高速数字I/O卡连接的接口模块；设有发生时序的时钟源及外围电路，包括SRAM、E2PROM和Flash；设有用于FPGA芯片进行配置文件下载、备份和上传的下载器接口。
一种FPGA芯片功能测试方法，包括以下步骤：
步骤1：用户通过上位机内的引脚参数设定模块设定待测FPGA芯片的引脚参数，包括引脚数量和引脚属性；
步骤2：用户通过上位机内的配置模块设定高速数字I/O卡每个通道的输入和输出电压信号；
步骤3：用户通过上位机内的通道引脚匹配模块设定高速数字I/O卡的每个通道和待测FPGA芯片引脚的对应关系；
步骤4：用户通过上位机内的芯片测试信号发生模块识别FPGA时序仿真测试生成的时序数据转化为待测芯片的所有输入引脚生成测试时序信号；
步骤5：PXIe机箱通过指令接收模块经以太网线获取上位机发送的指令；
步骤6：PXIe机箱通过指令输出模块经PXIe总线将步骤1、步骤2、步骤3的引脚参数信息、通道信号信息和通道引脚匹配信息传给高速数字I/O卡，PCB板内的待测FPGA芯片经I/O线缆获取高速数字I/O卡的步骤1、步骤2、步骤3的引脚参数信息、通道信号信息和通道引脚匹配信息，使待测FPGA芯片的各个引脚设定为与高速数字I/O卡相匹配的相应通道；
步骤7：上位机通过时序同步模块和测试信号发送模块将步骤4中的芯片测试信号进行时序同步后发送给高速数字I/O卡，高速数字I/O卡根据芯片测试信号将相应的逻辑信号通过I/O线缆发送至PCB板上待测FPGA芯片的各输入引脚，同时高速数字I/O卡经I/O线缆读取待测FPGA芯片各输出引脚的逻辑信号，并通过指令反馈模块经以太网线反馈至上位机的反馈信号采集模块；
步骤8：上位机内的测试结果对比模块根据反馈信号生成测试结果时序数据并将其与预期的测试时序数据作对比，判断是否满足芯片时序信号要求。
本发明所取得的有益效果为：
本发明可实现分布式发送和采集信号，同时测试多个芯片，并实现能反映FPGA功能仿真结果是否在真实FPGA芯片上逻辑功能相一致。
附图说明
图1为FPGA芯片功能测试装置结构图；
图中：1、上位机；2、PXIe机箱；3、高速数字I/O卡；4、PCB板；5、待测FPGA芯片；6、以太网线；7、I/O线缆；8、PXIe总线；9、引脚参数设定模块；10、配置模块；11、通道引脚匹配模块；12、测试信号发生模块；13、测试信号发送模块；14、反馈信号采集模块；15、时序同步模块；16、测试结果对比模块；17、指令接收模块；18、指令输出模块；19、指令反馈模块。
具体实施方式
下面结合附图和具体实施例对本发明进行详细说明。
如图1所示，本发明所述FPGA芯片功能测试装置包括上位机1、PXIe机箱2、高速数字I/O卡3、PCB板4、待测FPGA芯片5，上位机1通过以太网线6与PXIe机箱2相连接，PXIe机箱2内插有高速数字I/O卡3，高速数字I/O卡3通过PXIe总线8进行相互通信，高速数字I/O卡3通过I/O线缆7与PCB板4相连接，其中PCB板4内设有芯片封装插座，待测FPGA芯片5放置在PCB板4芯片插座上。
上位机1内设有用于设定待测芯片引脚数量、引脚属性的引脚参数设定模块9；用于设定高速数字I/O卡3每个通道的输入和输出电压信号的配置模块10；用于设定高速数字I/O卡3和待测FPGA芯片5相连接的通道引脚匹配模块11；用于识别FPGA功能仿真测试时序数据产生的芯片测试信号发生模块12；用于发送芯片测试信号给高速数字I/O卡3的测试信号发送模块13；用于接收待测芯片引脚输出数据的反馈信号采集模块14；用于同步发送和采集高速数字I/O卡3测试信号的时序同步模块15；用于根据反馈信号生成测试结果时序数据并将其与预期的测试时序数据作对比的测试结果对比模块16。
PXIe机箱2内设有可进行PXIe总线8通信的背板；用于接收上位机1发送的指令接收模块17；通过PXIe总线8把上位机1的指令发送给高速数字I/O卡3的指令输出模块18；通过PXIe总线8把高速数字I/O卡3的反馈信号发送给上位机1的指令反馈模块19；其中指令输出模块18和指令反馈模块19均经以太网线6与上位机1相连接；可采用多个PXIe机箱2进行分布式配置，同时测试多个待测FPGA芯片5。
高速数字I/O卡3可通过PXIe总线8接收上位机1设定高速数字I/O卡3每个通道的输入和输出电压信号配置信息；用于接收设定高速数字I/O卡3和待测FPGA芯片5相连接的通道引脚匹配信息；用于发送FPGA芯片测试时序信号；用于采集待测FPGA芯片5的引脚反馈信号；其中高速数字I/O卡3通过I/O线缆7与PCB板4相连接。
PCB板4的芯片封装插座内设有两个以上的引脚连接电路，每个芯片引脚电路用于对应连接待测芯片的一个引脚；设有通过I/O线缆7与高速数字I/O卡3连接的接口模块；设有发生时序的时钟源及外围电路，包括但不限于SRAM，E2PROM，Flash等；用于FPGA芯片进行配置文件下载、备份和上传的下载器接口。
本发明还提出一种FPGA芯片功能测试方法，包括以下步骤：
步骤1：用户通过上位机1内的引脚参数设定模块9设定待测芯片5的引脚参数，包括引脚数量和引脚属性；
步骤2：用户通过上位机1内的配置模块10设定高速数字I/O卡3每个通道的输入和输出电压信号；
步骤3：用户通过上位机1内的通道引脚匹配模块11设定高速数字I/O卡3的每个通道和待测FPGA芯片引脚的对应关系；
步骤4：用户通过上位机1内的芯片测试信号发生模块12识别FPGA功能仿真测试时序图为待测芯片的所有输入引脚生成测试时序信号；
步骤5：PXIe机箱2通过指令接收模块17经以太网线6获取上位机1发送的指令；
步骤6：PXIe机箱2通过指令输出模块18经PXIe总线8将步骤1、步骤2、步骤3的引脚参数信息、通道信号信息和通道引脚匹配信息传给高速数字I/O卡3，PCB板4内的待测FPGA芯片5经I/O线缆7获取高速数字I/O卡3的步骤1、步骤2、步骤3的引脚参数信息、通道信号信息和通道引脚匹配信息，使待测FPGA芯片5的各个引脚设定为与高速数字I/O卡3相匹配的相应通道；
步骤7：上位机1通过时序同步模块15和测试信号发送模块13将步骤4中的芯片测试信号进行时序同步后发送给高速数字I/O卡3，高速数字I/O卡3根据芯片测试信号将相应的逻辑信号通过I/O线缆7发送至PCB板4上待测FPGA芯片5的各输入引脚，同时高速数字I/O卡3经I/O线缆读取待测FPGA芯片5各输出引脚的逻辑信号，并通过指令反馈模块19经以太网线6反馈至上位机1的反馈信号采集模块14；
步骤8：上位机1内的测试结果对比模块16根据反馈信号生成测试结果时序数据并将其与预期的测试时序数据作对比，判断是否满足芯片时序信号要求。

Claims (7)

1.一种FPGA芯片功能测试装置，其特征在于：包括上位机、PXIe机箱、高速数字I/O卡、PCB板、待测FPGA芯片，上位机与PXIe机箱连接，PXIe机箱内插有高速数字I/O卡，高速数字I/O卡通过PXIe总线进行相互通信，高速数字I/O卡与PCB板连接，其中PCB板内设有芯片封装插座，待测FPGA芯片放置在PCB板芯片插座上；
所述上位机内设有用于设定待测芯片引脚数量和引脚属性的引脚参数设定模块；用于设定高速数字I/O卡每个通道的输入和输出电压信号的配置模块；用于设定高速数字I/O卡和待测FPGA芯片相连接的通道引脚匹配模块；用于识别FPGA功能仿真测试时序图产生的芯片测试信号发生模块；用于发送芯片测试信号给高速数字I/O卡的测试信号发送模块；用于接收待测芯片引脚输出数据的反馈信号采集模块；用于同步发送和采集高速数字I/O卡测试信号的时序同步模块；用于根据反馈信号生成测试结果时序图并将其与预期的测试时序图作对比的测试结果对比模块；
PXIe机箱内设有可进行PXIe总线通信的背板；用于接收上位机发送的指令接收模块；通过PXIe总线把上位机的指令发送给高速数字I/O卡的指令输出模块；通过PXIe总线把高速数字I/O卡的反馈信号发送给上位机的指令反馈模块；其中指令输出模块和指令反馈模块均与上位机连接；
高速数字I/O卡通过PXIe总线接收上位机设定高速数字I/O卡每个通道的输入和输出电压信号配置信息；用于接收设定高速数字I/O卡和待测FPGA芯片相连接的通道引脚匹配信息；用于发送FPGA芯片测试时序信号；用于采集待测FPGA芯片的引脚反馈信号。
2.根据权利要求1所述的FPGA芯片功能测试装置，其特征在于：所述的上位机通过以太网线与PXIe机箱连接。
3.根据权利要求1所述的FPGA芯片功能测试装置，其特征在于：所述的高速数字I/O卡通过I/O线缆与PCB板连接。
4.根据权利要求1所述的FPGA芯片功能测试装置，其特征在于：所述的指令输出模块和指令反馈模块均经以太网线与上位机连接。
5.根据权利要求1所述的FPGA芯片功能测试装置，其特征在于：所述的PXIe机箱可采用多个进行分布式配置，同时测试多个待测FPGA芯片。
6.根据权利要求1所述的FPGA芯片功能测试装置，其特征在于：所述的PCB板的芯片封装插座内设有两个以上的引脚连接电路，用于对应连接待测芯片的一个引脚；设有通过I/O线缆与高速数字I/O卡连接的接口模块；设有发生时序的时钟源及外围电路，包括SRAM、E2PROM和Flash；设有用于FPGA芯片进行配置文件下载、备份和上传的下载器接口。
7.一种FPGA芯片功能测试方法，其特征在于：包括以下步骤：
步骤1：用户通过上位机内的引脚参数设定模块设定待测FPGA芯片的引脚参数，包括引脚数量和引脚属性；
步骤2：用户通过上位机内的配置模块设定高速数字I/O卡每个通道的输入和输出电压信号；
步骤3：用户通过上位机内的通道引脚匹配模块设定高速数字I/O卡的每个通道和待测FPGA芯片引脚的对应关系；
步骤4：用户通过上位机内的芯片测试信号发生模块识别FPGA时序仿真测试生成的时序数据转化为待测芯片的所有输入引脚生成测试时序信号；
步骤5：PXIe机箱通过指令接收模块经以太网线获取上位机发送的指令；
步骤6：PXIe机箱通过指令输出模块经PXIe总线将步骤1、步骤2、步骤3的引脚参数信息、通道信号信息和通道引脚匹配信息传给高速数字I/O卡，PCB板内的待测FPGA芯片经I/O线缆获取高速数字I/O卡的步骤1、步骤2、步骤3的引脚参数信息、通道信号信息和通道引脚匹配信息，使待测FPGA芯片的各个引脚设定为与高速数字I/O卡相匹配的相应通道；
步骤7：上位机通过时序同步模块和测试信号发送模块将步骤4中的芯片测试信号进行时序同步后发送给高速数字I/O卡，高速数字I/O卡根据芯片测试信号将相应的逻辑信号通过I/O线缆发送至PCB板上待测FPGA芯片的各输入引脚，同时高速数字I/O卡经I/O线缆读取待测FPGA芯片各输出引脚的逻辑信号，并通过指令反馈模块经以太网线反馈至上位机的反馈信号采集模块；
步骤8：上位机内的测试结果对比模块根据反馈信号生成测试结果时序数据并将其与预期的测试时序数据作对比，判断是否满足芯片时序信号要求。
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