CN208477520U

CN208477520U - 一种多soc系统jtag调试自动切换的装置

Info

Publication number: CN208477520U
Application number: CN201821033769.3U
Authority: CN
Inventors: 贾凌; 罗志刚
Original assignee: Chengdu Jiwei Technology Co Ltd
Current assignee: Chengdu Jiwei Technology Co Ltd
Priority date: 2018-07-02
Filing date: 2018-07-02
Publication date: 2019-02-05
Anticipated expiration: 2028-07-02

Abstract

本实用新型公开了一种多SOC系统JTAG调试自动切换的装置，与以太网调试接口连接，包括ZYNQ芯片、总线收发器U1、总线收发器U4、JTAG接口、FPGA芯片，所述ZYNQ芯片、总线收发器U1、JTAG接口、总线收发器U4以及FPGA芯片依次连接，所述ZYNQ芯片与以太网调试接口连接；所述总线收发器U1包括OE_N端，所述ZYNQ芯片包括OE端，所述总线收发器U1的OE_N端与ZYNQ芯片的OE端连接。本实用新型在整机调试时只需要一个现有的对外通讯接口，不需要专门引出JTAG接口，当加入以太网调试接口时，FPGA通过以太网进行调试；未加入以太网调试接口时，FPGA通过JTAG接口进行调试。

Description

一种多SOC系统JTAG调试自动切换的装置

技术领域

本实用新型涉及无线通信技术领域，具体的说，是一种多SOC系统JTAG调试自动切换的装置。

背景技术

多SOC系统调试一般采用JTAG菊花链方式，即各FPGA的JTAG接口级联，共用一个JAGT接口，这样减少了接口数量，提高了调试的便利性，但在整机设计时，为了方便整机调试，该JTAG接口通常需要引出。本实用新型介绍了一种多SOC系统在线调试的方法，整机调试时只需要一个现有的对外通讯接口，如以太网口，不需要专门引出JTAG接口。

实用新型内容

本实用新型的目的在于提供一种多SOC系统JTAG调试自动切换的装置，在ZYNQ的PL侧模拟JTAG模块，以太网调试接口未接入时，ZYNQ控制总线收发器的使能控制端为高电平，总线收发器为高阻态，FPGA可以通过JTAG接口进行调试；以太网调试接口接入时，ZYNQ控制总线收发器的使能控制端为低电平，总线收发器两边导通，FPGA可以通过以太网进行调试。

本实用新型通过下述技术方案实现：一种多SOC系统JTAG调试自动切换的装置，与以太网调试接口连接，包括ZYNQ芯片、总线收发器U1、总线收发器U4、JTAG接口、FPGA芯片，所述ZYNQ芯片、总线收发器U1、JTAG接口、总线收发器U4以及FPGA芯片依次连接，所述ZYNQ芯片与以太网调试接口连接；所述总线收发器U1包括OE_N端，所述ZYNQ芯片包括OE端，所述总线收发器U1的OE_N端与ZYNQ芯片的OE端连接。

进一步地，为了更好的实现本实用新型，所述ZYNQ芯片包括PL侧和PS侧，所述ZYNQ芯片的PL侧通过总线收发器U1与JTAG接口连接。

进一步地，为了更好的实现本实用新型，所述总线收发器U1、总线收发器U4均为SN74AVC4T774RSVR，所述总线收发器U1包括VCCA、VCCB、DIR1、DIR2、DIR3、DIR4、GND，所述总线收发器U4包括VCCA、VCCB、DIR1、DIR2、DIR3、DIR4、OE_N、GND；所述总线收发器U1和总线收发器U4的VCCA分别接入1.8V电源，总线收发器U1和总线收发器U4的VCCB分别接入3.3V电源；所述总线收发器U1的DIR1、DIR2、DIR3、DIR4、GND均接地，总线收发器U1的OE_N与ZYNQ芯片的OE端连接，所述总线收发器U2的DIR1、DIR2、DIR3、DIR4、OE_N、GND均接地。

进一步地，为了更好的实现本实用新型，所述ZYNQ芯片、JTAG接口以及FPGA芯片均包括TDO、TMS、TDI、TCK，所述TDO为数据输出端口，TMS为测试模式选择端口，TDI为数据输入端口，TCK为时钟端口；所述总线收发器U1和总线收发器U4均包括接线端A1、接线端A2、接线端A3、接线端A4、接线端B1、接线端B2、接线端B3、接线端B4。

进一步地，为了更好的实现本实用新型，所述ZYNQ芯片的TDO与总线收发器U1的接线端A1连接，总线收发器U1的接线端B1与JTAG接口的TDO连接，JTAG接口的TDO与总线收发器U4的接线端A1连接，总线收发器U4的接线端B1与FPGA芯片的TDO连接。

进一步地，为了更好的实现本实用新型，所述ZYNQ芯片的TMS与总线收发器U1的接线端A2连接，总线收发器U1的接线端B2与JTAG接口的TMS连接，JTAG接口的TMS与总线收发器U4的接线端A2连接，总线收发器U4的接线端B2与FPGA芯片的TMS连接。

进一步地，为了更好的实现本实用新型，所述ZYNQ芯片的TDI与总线收发器U1的接线端A3连接，总线收发器U1的接线端B3与JTAG接口的TDI连接，JTAG接口的TDI与总线收发器U4的接线端A3连接，总线收发器U4的接线端B3与FPGA芯片的TDI连接。

进一步地，为了更好的实现本实用新型，所述ZYNQ芯片的TCK与总线收发器U1的接线端A4连接，总线收发器U1的接线端B4与JTAG接口的TCK连接，JTAG接口的TCK与总线收发器U4的接线端A4连接，总线收发器U4的接线端B4与FPGA芯片的TCK连接。

进一步地，为了更好的实现本实用新型，所述JTAG接口的TDO、TMS、TDI、TCK分别通过10K欧电阻外接3.3V电源。

进一步地，为了更好的实现本实用新型，所述ZYNQ芯片的PS侧接入以太网。

工作原理：

本实用新型包括两个处理芯片，一个是ZYNQ芯片，另一个是FPGA芯片。ZYNQ芯片对外接入以太网调试接口，ZYNQ芯片引出一根控制线即OE端与总线收发器U1的使能端OE_N连接，总线收发器U1的主要作用是进行电平转换。当以太网调试接口接入以太网时，ZYNQ芯片的OE端与总线收发器U1的使能端OE_N为低电平，即工作电平，则总线收发器U1导通，此时FPGA芯片由以太网进行调试。当以太网调试接口未接入以太网时，ZYNQ芯片的OE端与总线收发器U1的使能端OE_N为高电平，即高阻态，则总线收发器U1不导通，此时FPGA芯片由JTAG接口进行调试。

本实用新型与现有技术相比，具有以下优点及有益效果：

本实用新型在整机调试时只需要一个现有的对外通讯接口，不需要专门引出JTAG接口，当加入以太网调试接口时，FPGA通过以太网进行调试；未加入以太网调试接口时，FPGA通过JTAG接口进行调试。

附图说明

图1为本实用新型的系统框图；

图2为本实用新型总线收发器U1的原理图；

图3为本实用新型JTAG接口的原理图；

图4为本实用新型总线收发器U5的原理图。

具体实施方式

下面结合实施例对本实用新型作进一步地详细说明，但本实用新型的实施方式不限于此。

实施例1：

本实用新型通过下述技术方案实现，如图1所示，一种多SOC系统JTAG调试自动切换的装置，与以太网调试接口连接，包括ZYNQ芯片、总线收发器U1、总线收发器U4、JTAG接口、FPGA芯片，所述ZYNQ芯片、总线收发器U1、JTAG接口、总线收发器U4以及FPGA芯片依次连接，所述ZYNQ芯片与以太网调试接口连接；所述总线收发器U1包括OE_N端，所述ZYNQ芯片包括OE端，所述总线收发器U1的OE_N端与ZYNQ芯片的OE端连接。

需要说明的是，通过上述改进，本实用新型包括两个处理芯片，一个是ZYNQ芯片，另一个是FPGA芯片。ZYNQ芯片对外接入以太网调试接口，ZYNQ芯片引出一根控制线即OE端与总线收发器U1的使能端OE_N连接，总线收发器U1的主要作用是进行电平转换。

当以太网调试接口接入以太网时，ZYNQ芯片的OE端与总线收发器U1的使能端OE_N为低电平，即工作电平，则总线收发器U1导通，此时FPGA芯片由以太网进行调试。

当以太网调试接口未接入以太网时，ZYNQ芯片的OE端与总线收发器U1的使能端OE_N为高电平，即高阻态，则总线收发器U1不导通，此时FPGA芯片由JTAG接口进行调试。

本实施例的其他部分与上述实施例相同，故不再赘述。

实施例2：

本实施例在上述实施例的基础上做进一步优化，如图1-图4所示，所述ZYNQ芯片包括PL侧和PS侧，所述ZYNQ芯片的PL侧通过总线收发器U1与JTAG接口连接。

需要说明的是，通过上述改进，所述ZYNQ芯片的PL侧引出OE端与总线收发器U1的使能端OE_N连接。

本实施例的其他部分与上述实施例相同，故不再赘述。

实施例3：

本实施例在上述实施例的基础上做进一步优化，如图2、图4所示，所述总线收发器U1、总线收发器U4均为SN74AVC4T774RSVR，所述总线收发器U1包括VCCA、VCCB、DIR1、DIR2、DIR3、DIR4、GND，所述总线收发器U4包括VCCA、VCCB、DIR1、DIR2、DIR3、DIR4、OE_N、GND；

所述总线收发器U1和总线收发器U4的VCCA分别接入1.8V电源，总线收发器U1和总线收发器U4的VCCB分别接入3.3V电源；

所述总线收发器U1的DIR1、DIR2、DIR3、DIR4、GND均接地，总线收发器U1的OE_N与ZYNQ芯片的OE端连接，所述总线收发器U2的DIR1、DIR2、DIR3、DIR4、OE_N、GND均接地；

所述ZYNQ芯片、JTAG接口以及FPGA芯片均包括TDO、TMS、TDI、TCK，所述TDO为数据输出端口，TMS为测试模式选择端口，TDI为数据输入端口，TCK为时钟端口；

所述总线收发器U1和总线收发器U4均包括接线端A1、接线端A2、接线端A3、接线端A4、接线端B1、接线端B2、接线端B3、接线端B4；

所述ZYNQ芯片的TDO与总线收发器U1的接线端A1连接，总线收发器U1的接线端B1与JTAG接口的TDO连接，JTAG接口的TDO与总线收发器U4的接线端A1连接，总线收发器U4的接线端B1与FPGA芯片的TDO连接；

所述ZYNQ芯片的TMS与总线收发器U1的接线端A2连接，总线收发器U1的接线端B2与JTAG接口的TMS连接，JTAG接口的TMS与总线收发器U4的接线端A2连接，总线收发器U4的接线端B2与FPGA芯片的TMS连接；

所述ZYNQ芯片的TDI与总线收发器U1的接线端A3连接，总线收发器U1的接线端B3与JTAG接口的TDI连接，JTAG接口的TDI与总线收发器U4的接线端A3连接，总线收发器U4的接线端B3与FPGA芯片的TDI连接；

所述ZYNQ芯片的TCK与总线收发器U1的接线端A4连接，总线收发器U1的接线端B4与JTAG接口的TCK连接，JTAG接口的TCK与总线收发器U4的接线端A4连接，总线收发器U4的接线端B4与FPGA芯片的TCK连接；

所述JTAG接口的TDO、TMS、TDI、TCK分别通过10K欧电阻外接3.3V电源。

需要说明的是，通过上述改进，ZYNQ芯片的PL侧引出5根控制线与总线收发器U1连接，分别是TDO数据输出端口，TMS测试模式选择端口，TDI数据输入端口，TCK时钟端口，OE使能端。所述ZYNQ芯片的TDO、JTAG接口的TDO以及FPGA芯片的TDO依次连接作为数据的输出端口传输数据。

所述ZYNQ芯片的TMS、JTAG接口的TMS以及FPGA芯片的TMS依次连接作为数据模式选择端口控制信号。

所述ZYNQ芯片的TDI、JTAG接口的TDI以及FPGA芯片的TDI依次连接作为数据的输入端口传输数据。

所述ZYNQ芯片的TCK、JTAG接口的TCK以及FPGA芯片的TCK依次连接作为时钟端口传输信号。

所述总线收发器U1的接线端A1、接线端A2、接线端A3、接线端A4分别与ZYNQ芯片的TDO、TMS、TDI、TCK连接；总线收发器U1的接线端B1、接线端B2、接线端B3、接线端B4分别与JTAG接口的TDO、TMS、TDI、TCK连接；JTAG接口的TDO、TMS、TDI、TCK分别与总线收发器U4的接线端A1、接线端A2、接线端A3、接线端A4；总线收发器U4的接线端B1、接线端B2、接线端B3、接线端B4分别与FPGA芯片的TDO、TMS、TDI、TCK连接。

所述JTAG接口有14个引脚，其中第4、6、8、10引脚分别为TDO、TMS、TDI、TCK，并且分别通过10K欧电阻外接3.3V电源，第12和14引脚悬空，第2引脚与3.3V电源连接，剩下的引脚全部接地。

本实施例的其他部分与上述实施例相同，故不再赘述。

实施例4：

本实施例在上述实施例的基础上做进一步优化，如图1-图4所示，所述ZYNQ芯片的PS侧接入以太网。

需要说明的是，通过上述改进，所述ZYNQ芯片的PS侧与以太网调试接口连接接入以太网。当以太网调试接口接入以太网时，ZYNQ芯片的OE端与总线收发器U1的使能端OE_N为低电平，即工作电平，则总线收发器U1导通，此时FPGA芯片由以太网进行调试。

本实施例的其他部分与上述实施例相同，故不再赘述。

实施例5：

本实施例为本实用新型最佳实施例，如图1-图4所示，一种多SOC系统JTAG调试自动切换的装置，与以太网调试接口连接，包括ZYNQ芯片、总线收发器U1、总线收发器U4、JTAG接口、FPGA芯片，所述ZYNQ芯片、总线收发器U1、JTAG接口、总线收发器U4以及FPGA芯片依次连接，所述ZYNQ芯片与以太网调试接口连接；所述总线收发器U1包括OE_N端，所述ZYNQ芯片包括OE端，所述总线收发器U1的OE_N端与ZYNQ芯片的OE端连接；

所述ZYNQ芯片包括PL侧和PS侧，所述ZYNQ芯片的PL侧通过总线收发器U1与JTAG接口连接；

所述总线收发器U1、总线收发器U4均为SN74AVC4T774RSVR，所述总线收发器U1包括VCCA、VCCB、DIR1、DIR2、DIR3、DIR4、GND，所述总线收发器U4包括VCCA、VCCB、DIR1、DIR2、DIR3、DIR4、OE_N、GND；

所述JTAG接口的TDO、TMS、TDI、TCK分别通过10K欧电阻外接3.3V电源；

所述ZYNQ芯片的PS侧接入以太网。

需要说明的是，通过上述改进，

ZYNQ芯片的PL侧引出5根控制线与总线收发器U1连接，分别是TDO数据输出端口，TMS测试模式选择端口，TDI数据输入端口，TCK时钟端口，OE使能端。所述ZYNQ芯片的TDO、JTAG接口的TDO以及FPGA芯片的TDO依次连接作为数据的输出端口传输数据。

所述ZYNQ芯片的PL侧引出OE端与总线收发器U1的使能端OE_N连接。所述ZYNQ芯片的PS侧与以太网调试接口连接接入以太网。当以太网调试接口接入以太网时，ZYNQ芯片的OE端与总线收发器U1的使能端OE_N为低电平，即工作电平，则总线收发器U1导通，此时FPGA芯片由以太网进行调试；当以太网调试接口未接入以太网时，ZYNQ芯片的OE端与总线收发器U1的使能端OE_N为高电平，即高阻态，则总线收发器U1不导通，此时FPGA芯片由JTAG接口进行调试。

本实施例的其他部分与上述实施例相同，故不再赘述。

以上所述，仅是本实用新型的较佳实施例，并非对本实用新型做任何形式上的限制，凡是依据本实用新型的技术实质对以上实施例所作的任何简单修改、等同变化，均落入本实用新型的保护范围之内。

Claims

1.一种多SOC系统JTAG调试自动切换的装置，与以太网调试接口连接，其特征在于：包括ZYNQ芯片、总线收发器U1、总线收发器U4、JTAG接口、FPGA芯片，所述ZYNQ芯片、总线收发器U1、JTAG接口、总线收发器U4以及FPGA芯片依次连接，所述ZYNQ芯片与以太网调试接口连接；

所述总线收发器U1包括OE_N端，所述ZYNQ芯片包括OE端，所述总线收发器U1的OE_N端与ZYNQ芯片的OE端连接。

2.根据权利要求1所述的一种多SOC系统JTAG调试自动切换的装置，其特征在于：所述ZYNQ芯片包括PL侧和PS侧，所述ZYNQ芯片的PL侧通过总线收发器U1与JTAG接口连接。

3.根据权利要求2所述的一种多SOC系统JTAG调试自动切换的装置，其特征在于：所述总线收发器U1、总线收发器U4均为SN74AVC4T774RSVR，所述总线收发器U1包括VCCA、VCCB、DIR1、DIR2、DIR3、DIR4、GND，所述总线收发器U4包括VCCA、VCCB、DIR1、DIR2、DIR3、DIR4、OE_N、GND；

所述总线收发器U1的DIR1、DIR2、DIR3、DIR4、GND均接地，总线收发器U1的OE_N与ZYNQ芯片的OE端连接，所述总线收发器U2的DIR1、DIR2、DIR3、DIR4、OE_N、GND均接地。

4.根据权利要求3所述的一种多SOC系统JTAG调试自动切换的装置，其特征在于：所述ZYNQ芯片、JTAG接口以及FPGA芯片均包括TDO、TMS、TDI、TCK，所述TDO为数据输出端口，TMS为测试模式选择端口，TDI为数据输入端口，TCK为时钟端口；

所述总线收发器U1和总线收发器U4均包括接线端A1、接线端A2、接线端A3、接线端A4、接线端B1、接线端B2、接线端B3、接线端B4。

5.根据权利要求4所述的一种多SOC系统JTAG调试自动切换的装置，其特征在于：所述ZYNQ芯片的TDO与总线收发器U1的接线端A1连接，总线收发器U1的接线端B1与JTAG接口的TDO连接，JTAG接口的TDO与总线收发器U4的接线端A1连接，总线收发器U4的接线端B1与FPGA芯片的TDO连接。

6.根据权利要求4所述的一种多SOC系统JTAG调试自动切换的装置，其特征在于：所述ZYNQ芯片的TMS与总线收发器U1的接线端A2连接，总线收发器U1的接线端B2与JTAG接口的TMS连接，JTAG接口的TMS与总线收发器U4的接线端A2连接，总线收发器U4的接线端B2与FPGA芯片的TMS连接。

7.根据权利要求4所述的一种多SOC系统JTAG调试自动切换的装置，其特征在于：所述ZYNQ芯片的TDI与总线收发器U1的接线端A3连接，总线收发器U1的接线端B3与JTAG接口的TDI连接，JTAG接口的TDI与总线收发器U4的接线端A3连接，总线收发器U4的接线端B3与FPGA芯片的TDI连接。

8.根据权利要求4所述的一种多SOC系统JTAG调试自动切换的装置，其特征在于：所述ZYNQ芯片的TCK与总线收发器U1的接线端A4连接，总线收发器U1的接线端B4与JTAG接口的TCK连接，JTAG接口的TCK与总线收发器U4的接线端A4连接，总线收发器U4的接线端B4与FPGA芯片的TCK连接。

9.根据权利要求4所述的一种多SOC系统JTAG调试自动切换的装置，其特征在于：所述JTAG接口的TDO、TMS、TDI、TCK分别通过10K欧电阻外接3.3V电源。

10.根据权利要求1所述的一种多SOC系统JTAG调试自动切换的装置，其特征在于：所述ZYNQ芯片的PS侧接入以太网。