CN106918725A - 具联合测试工作群组信号串接电路设计的测试电路板 - Google Patents

具联合测试工作群组信号串接电路设计的测试电路板 Download PDF

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Abstract

本发明公开一种具联合测试工作群组信号串接电路设计的测试电路板，于测试电路板上设计有第一联合测试工作群组连接接口以及第二联合测试工作群组连接接口，通过第一联合测试工作群组连接接口以及第二联合测试工作群组连接接口可以提供测试电路板彼此之间形成串接，藉此可以达成提供测试电路板的串接以减少测试访问端口控制器以及联合测试工作群组端口需求的技术功效。

Description

具联合测试工作群组信号串接电路设计的测试电路板
技术领域
本发明涉及一种测试电路板，尤其是指一种具联合测试工作群组信号串接电路设计的测试电路板。
背景技术
现有对于内存插槽、快捷外设互联标准(Peripheral ComponentInterconnect Express，PCIE)插槽…等的测试方式多采用使用边界扫描(Boundary Scan)技术的测试电路板进行。
然而，当使用一个测试电路板时，即需要对应电性连接至测试访问端口(Test Access Port，TAP)控制器的一个联合测试工作群组端口上，而当需要大量同时进行内存插槽、快捷外设互联标准插槽…等的测试时，将会同时需要大量使用测试访问端口控制器的联合测试工作群组端口，然而测试访问端口控制器所提供的联合测试工作群组端口有限的情况下，将无法大量同时进行内存插槽、快捷外设互联标准插槽…等的测试。
虽然可以通过测试访问端口控制器的扩充版来提高联合测试工作群组端口的数量，但一个扩充版所能提供的联合测试工作群组端口的数量为4或是8个，并且在使用越多的扩充版，会造成测试电路板与测试访问端口控制器的联合测试工作群组端口连接的复杂性而容易混淆对应关系。
综上所述，可知现有技术中长期以来一直存在现有对于待测试机板上插槽测试复杂与不便的问题，因此有必要提出改进的技术手段，来解决此一问题。
发明内容
有鉴于现有技术存在现有对于待测试机板上插槽测试复杂与不便的问题，本发明遂揭露一种具联合测试工作群组信号串接电路设计的测试电路板，其中：
本发明所揭露的具联合测试工作群组信号串接电路设计的测试电路板，其包含：测试电路板，测试电路板更包含：第一联合测试工作群组(Joint TestAction Group，JTAG)连接接口、第二联合测试工作群组连接接口以及至少一联合测试工作群组控制芯片。
第一联合测试工作群组连接接口更包含第一接口测试时钟(Time clock，TCK)脚位、第一接口测试模式选择(Test Mode Select，TMS)脚位、第一接口测试数据输入(Test Data In，TDI)脚位以及第一接口测试数据输出(TestData Out，TDO)脚位。
第二联合测试工作群组连接接口更包含第二接口测试时钟脚位、第二接口测试模式选择脚位、第二接口测试数据输入脚位以及第二接口测试数据输出脚位。
联合测试工作群组控制芯片更包含芯片测试时钟脚位、芯片测试模式选择脚位、芯片测试数据输入脚位以及芯片测试数据输出脚位。
其中，第一接口测试时钟脚位、第二接口测试时钟脚位以及芯片测试时钟脚位彼此之间电性连接；第一接口测试模式选择脚位、第二接口测试模式选择脚位以及芯片测试模式选择脚位彼此之间电性连接；第一接口测试数据输入脚位与联合测试工作群组控制芯片其中之一的芯片测试数据输入脚位电性连接；芯片测试数据输出脚位与另外的联合测试工作群组控制芯片其中之一的芯片测试数据输入脚位电性连接，或是芯片测试数据输出脚位与第二接口测试数据输入脚位电性连接；第一接口测试数据输出脚位与第二接口测试数据输出脚位电性连接。
本发明所揭露的系统及方法如上，与现有技术之间的差异在于测试电路板上设计有第一联合测试工作群组连接接口以及第二联合测试工作群组连接接口，通过第一联合测试工作群组连接接口以及第二联合测试工作群组连接接口可以提供测试电路板彼此之间形成串接，藉以使多个测试电路板可串接至测试访问端口控制器的一个联合测试工作群组端口上，以减少测试访问端口控制器以及联合测试工作群组端口的需求。
通过上述的技术手段，本发明可以达成提供测试电路板的串接以减少测试访问端口控制器以及联合测试工作群组端口需求的技术功效。
附图说明
图1绘示为本发明具联合测试工作群组信号串接电路设计的测试电路板的第一实施态样架构示意图。
图2绘示为本发明具联合测试工作群组信号串接电路设计的测试电路板的第二实施态样架构示意图。
图3A以及图3B绘示为本发明具联合测试工作群组信号串接电路设计的测试电路板的第一联合测试工作群组连接接口与第二联合测试工作群组连接接口的脚位配置示意图。
【符号说明】
10 测试电路板
11 第一联合测试工作群组连接接口
12 第二联合测试工作群组连接接口
13 联合测试工作群组控制芯片
131 第一联合测试工作群组控制芯片
132 第二联合测试工作群组控制芯片
14 缓冲器芯片
15 匹配电阻
16 上拉电阻
TCK1 第一接口测试时钟脚位
TMS1 第一接口测试模式选择脚位
TDI1 第一接口测试数据输入脚位
TDO1 第一接口测试数据输出脚位
TCK2 第二接口测试时钟脚位
TMS2 第二接口测试模式选择脚位
TDI2 第二接口测试数据输入脚位
TDO2 第二接口测试数据输出脚位
TCK3 芯片测试时钟脚位
TMS3 芯片测试模式选择脚位
TDI3 芯片测试数据输入脚位
TDO3 芯片测试数据输出脚位
TCK4 芯片测试时钟脚位
TMS4 芯片测试模式选择脚位
TDI4 芯片测试数据输入脚位
TDO4 芯片测试数据输出脚位
具体实施方式
以下将配合图式及实施例来详细说明本发明的实施方式，藉此对本发明如何应用技术手段来解决技术问题并达成技术功效的实现过程能充分理解并据以实施。
以下将以第一个实施例来说明本发明所揭露第一实施态样的具联合测试工作群组信号串接电路设计的测试电路板，并请参考「图1」所示，「图1」绘示为本发明具联合测试工作群组信号串接电路设计的测试电路板的第一实施态样架构示意图。
本发明所揭露的具联合测试工作群组信号串接电路设计的测试电路板，其包含：测试电路板10，测试电路板10更包含：第一联合测试工作群组(JointTest Action Group，JTAG)连接接口11、第二联合测试工作群组连接接口12以及联合测试工作群组控制芯片13，第一实施态样是仅有单一联合测试工作群组控制芯片13。
第一联合测试工作群组连接接口11更包含第一接口测试时钟(Timeclock，TCK)脚位TCK1、第一接口测试模式选择(Test Mode Select，TMS)脚位TMS1、第一接口测试数据输入(Test Data In，TDI)脚位TDI1以及第一接口测试数据输出(Test Data Out，TDO)脚位TDO1。
第二联合测试工作群组连接接口12更包含第二接口测试时钟脚位TCK2、第二接口测试模式选择脚位TMS2、第二接口测试数据输入脚位TDI2以及第二接口测试数据输出脚位TDO2。
联合测试工作群组控制芯片13更包含芯片测试时钟脚位TCK3、芯片测试模式选择脚位TMS3、芯片测试数据输入脚位TDI3以及芯片测试数据输出脚位TDO3。
第一接口测试时钟脚位TCK1、第二接口测试时钟脚位TCK2以及芯片测试时钟脚位TCK3彼此之间是通过缓冲器(Buffer)芯片14以及匹配电阻15电性连接，以提高信号质量。
第一接口测试模式选择脚位TMS1与第二接口测试模式选择脚位TMS2是通过缓冲器芯片14以及匹配电阻15电性连接，以提高信号质量，第一接口测试模式选择脚位TMS1与芯片测试模式选择脚位TMS3是通过匹配电阻15电性连接，以提高信号质量。
第一接口测试数据输入脚位TDI1与联合测试工作群组控制芯片13的芯片测试数据输入脚位TDI3通过上拉电阻(Pull-up resistors)16电性连接；芯片测试数据输出脚位TDO3与第二接口测试数据输入脚位TDI2通过匹配电阻15电性连接，以提高信号质量；第一接口测试数据输出脚TDO1位与第二接口测试数据输出脚位TDO2电性连接。
值得注意的是，第一联合测试工作群组连接接口11中第一接口测试时钟脚位TCK1、第一接口测试模式选择脚位TMS1、第一接口测试数据输入脚位TDI1以及第一接口测试数据输出脚位TDO1的排列顺序与第二联合测试工作群组连接接口12中第二接口测试时钟脚位TCK2、第二接口测试模式选择脚位TMS2、第二接口测试数据输入脚位TDI2以及第二接口测试数据输出脚位TDO2的排列顺序完全相同。
藉此，可以提供测试电路板10彼此之间通过第一联合测试工作群组连接接口11以及第二联合测试工作群组连接接口12形成串接，藉以使多个测试电路板10可串接至测试访问端口(Test Access Port，TAP)控制器的一个联合测试工作群组端口上，以减少测试访问端口控制器以及联合测试工作群组端口的需求。
以下将以第二个实施例来说明本发明所揭露第一实施态样的具联合测试工作群组信号串接电路设计的测试电路板，并请参考「第2图」所示，「第2图」绘示为本发明具联合测试工作群组信号串接电路设计的测试电路板的第二实施态样架构示意图。
本发明所揭露的具联合测试工作群组信号串接电路设计的测试电路板，其包含：测试电路板10，测试电路板10更包含：第一联合测试工作群组(JointTest Action Group，JTAG)连接接口11、第二联合测试工作群组连接接口12以及第一联合测试工作群组控制芯片131以及第一联合测试工作群组控制芯片132，第二实施态样是以二个联合测试工作群组控制芯片作为举例，二个以上的联合测试工作群组控制芯片可依此实施态样推得，在此不再进行赘述。
第一联合测试工作群组连接接口11更包含第一接口测试时钟脚位TCK1、第一接口测试模式选择脚位TMS1、第一接口测试数据输入脚位TDI1以及第一接口测试数据输出脚位TDO1。
第二联合测试工作群组连接接口12更包含第二接口测试时钟脚位TCK2、第二接口测试模式选择脚位TMS2、第二接口测试数据输入脚位TDI2以及第二接口测试数据输出脚位TDO2。
第一联合测试工作群组控制芯片131更包含芯片测试时钟脚位TCK3、芯片测试模式选择脚位TMS3、芯片测试数据输入脚位TDI3以及芯片测试数据输出脚位TDO3。
第二联合测试工作群组控制芯片132更包含芯片测试时钟脚位TCK4、芯片测试模式选择脚位TMS4、芯片测试数据输入脚位TDI4以及芯片测试数据输出脚位TDO4。
第一接口测试时钟脚位TCK1、第二接口测试时钟脚位TCK2、芯片测试时钟脚位TCK3以及芯片测试时钟脚位TCK4彼此之间是通过缓冲器芯片14以及匹配电阻15电性连接，以提高信号质量。
第一接口测试模式选择脚位TMS1与第二接口测试模式选择脚位TMS2是通过缓冲器芯片14以及匹配电阻15电性连接，以提高信号质量，第一接口测试模式选择脚位TMS1与是通过匹配电阻15电性连接，以提高信号质量，芯片测试模式选择脚位TMS3与芯片测试模式选择脚位TMS4是直接电性连接。
第一接口测试数据输入脚位TDI1与第一联合测试工作群组控制芯片131的芯片测试数据输入脚位TDI3通过上拉电阻16电性连接；第一联合测试工作群组控制芯片131的芯片测试数据输出脚位TDO3与第二联合测试工作群组控制芯片132的芯片测试数据输入脚位TDI4直接电性连接；第二联合测试工作群组控制芯片132的芯片测试数据输出脚位TDO4与第二接口测试数据输入脚位TDI2通过匹配电阻15电性连接，以提高信号质量；第一接口测试数据输出脚TDO1位与第二接口测试数据输出脚位TDO2直接电性连接。
第一联合测试工作群组控制芯片131的芯片测试时钟脚位TCK3与第二联合测试工作群组控制芯片132的芯片测试时钟脚位TCK4直接电性连接；第一联合测试工作群组控制芯片131的芯片测试模式选择脚位TMS3与第二联合测试工作群组控制芯片132的芯片测试模式选择脚位TMS4直接电性连接。
值得注意的是，第一联合测试工作群组连接接口11中第一接口测试时钟脚位TCK1、第一接口测试模式选择脚位TMS1、第一接口测试数据输入脚位TDI1以及第一接口测试数据输出脚位TDO1的排列顺序与第二联合测试工作群组连接接口12中第二接口测试时钟脚位TCK2、第二接口测试模式选择脚位TMS2、第二接口测试数据输入脚位TDI2以及第二接口测试数据输出脚位TDO2的排列顺序完全相同。
藉此，可以提供测试电路板10彼此之间通过第一联合测试工作群组连接接口11以及第二联合测试工作群组连接接口12形成串接，藉以使多个测试电路板10可串接至测试访问端口控制器的一个联合测试工作群组端口上，以减少测试访问端口控制器以及联合测试工作群组端口的需求。
除此之外，请参考同时「图3A」以及「图3B」所示，「图3A」以及「图3B」绘示为本发明具联合测试工作群组信号串接电路设计的测试电路板的第一联合测试工作群组连接接口与第二联合测试工作群组连接接口的脚位配置示意图。
在「图3A」以及「图3B」中所绘示的第一联合测试工作群组连接接口与第二联合测试工作群组连接接口的脚位配置示意可应用于上述第一实施态样以及第二时施态样。
第一联合测试工作群组连接接口11更包含分别与第一接口测试时钟脚位TCK1、第一接口测试模式选择脚位TMS1、第一接口测试数据输入脚位TDI1以及第一接口测试数据输出脚位TDO1相对应且交错设置的接地脚位GND，接地脚位GND是提高第一接口测试时钟脚位TCK1、第一接口测试模式选择脚位TMS1、第一接口测试数据输入脚位TDI1以及第一接口测试数据输出脚位TDO1信号的抗干扰能力。
第二联合测试工作群组连接接口12更包含分别与第二接口测试时钟脚位TCK2、第二接口测试模式选择脚位TMS2、第二接口测试数据输入脚位TDI2以及第二接口测试数据输出脚位TDO2相对应且交错设置的接地脚位GND，接地脚位GND是提高第二接口测试时钟脚位TCK2、第二接口测试模式选择脚位TMS2、第二接口测试数据输入脚位TDI2以及第二接口测试数据输出脚位TDO2信号的抗干扰能力。
并且第一联合测试工作群组连接接口11中第一接口测试时钟脚位TCK1、第一接口测试模式选择脚位TMS1、第一接口测试数据输入脚位TDI1、第一接口测试数据输出脚位TDO1以及交错设置的接地脚位GND的排列顺序与第二联合测试工作群组连接接口12中第二接口测试时钟脚位TCK2、第二接口测试模式选择脚位TMS2、第二接口测试数据输入脚位TDI2、第二接口测试数据输出脚位TDO2以及交错设置的接地脚位GND的排列顺序完全相同。
藉此，可以提供测试电路板10彼此之间通过第一联合测试工作群组连接接口11以及第二联合测试工作群组连接接口12形成串接，藉以使多个测试电路板10可串接至测试访问端口控制器的一个联合测试工作群组端口上，以减少测试访问端口控制器以及联合测试工作群组端口的需求。
综上所述，可知本发明与现有技术之间的差异在于测试电路板上设计有第一联合测试工作群组连接接口以及第二联合测试工作群组连接接口，通过第一联合测试工作群组连接接口以及第二联合测试工作群组连接接口可以提供测试电路板彼此之间形成串接，藉以使多个测试电路板可串接至测试访问端口控制器的一个联合测试工作群组端口上，以减少测试访问端口控制器以及联合测试工作群组端口的需求。
藉由此一技术手段可以来解决现有技术所存在对于待测试机板上插槽测试复杂与不便的问题，进而达成提供测试电路板的串接以减少测试访问端口控制器以及联合测试工作群组端口需求的技术功效。
虽然本发明所揭露的实施方式如上，惟所述的内容并非用以直接限定本发明的专利保护范围。任何本发明所属技术领域中的技术人员，在不脱离本发明所揭露的精神和范围的前提下，可以在实施的形式上及细节上作些许的更动。本发明的专利保护范围，仍须以所附的权利要求书所界定者为准。

Claims (9)

1.一种具联合测试工作群组信号串接电路设计的测试电路板，其特征在于，包含：
一测试电路板，所述测试电路板更包含：
一第一联合测试工作群组连接接口，所述第一联合测试工作群组连接接口更包含一第一接口测试时钟脚位、一第一接口测试模式选择脚位、一第一接口测试数据输入脚位以及一第一接口测试数据输出脚位；
一第二联合测试工作群组连接接口，所述第二联合测试工作群组连接接口更包含一第二接口测试时钟脚位、一第二接口测试模式选择脚位、一第二接口测试数据输入脚位以及一第二接口测试数据输出脚位；及
至少一联合测试工作群组控制芯片，所述联合测试工作群组控制芯片更包含一芯片测试时钟脚位、一芯片测试模式选择脚位、一芯片测试数据输入脚位以及一芯片测试数据输出脚位；
其中，所述第一接口测试时钟脚位、所述第二接口测试时钟脚位以及所述芯片测试时钟脚位彼此之间电性连接；所述第一接口测试模式选择脚位、所述第二接口测试模式选择脚位以及所述芯片测试模式选择脚位彼此之间电性连接；所述第一接口测试数据输入脚位与所述联合测试工作群组控制芯片其中之一的所述芯片测试数据输入脚位电性连接；所述芯片测试数据输出脚位与另外的所述联合测试工作群组控制芯片其中之一的所述芯片测试数据输入脚位电性连接，或是所述芯片测试数据输出脚位与所述第二接口测试数据输入脚位电性连接；所述第一接口测试数据输出脚位与所述第二接口测试数据输出脚位电性连接。
2.如权利要求1所述的具联合测试工作群组信号串接电路设计的测试电路板，其特征在于，所述第一接口测试时钟脚位、所述第一接口测试模式选择脚位、所述第一接口测试数据输入脚位以及所述第一接口测试数据输出脚位的排列顺序与所述第二接口测试时钟脚位、所述第二接口测试模式选择脚位、所述第二接口测试数据输入脚位以及所述第二接口测试数据输出脚位的排列顺序完全相同。
3.如权利要求1所述的具联合测试工作群组信号串接电路设计的测试电路板，其特征在于，所述第一接口测试时钟脚位、所述第二接口测试时钟脚位以及所述芯片测试时钟脚位彼此之间是通过缓冲器芯片以及匹配电阻电性连接。
4.如权利要求1所述的具联合测试工作群组信号串接电路设计的测试电路板，其特征在于，所述第一接口测试模式选择脚位与所述第二接口测试模式选择脚位是通过缓冲器芯片以及匹配电阻电性连接，所述第一接口测试模式选择脚位与所述芯片测试模式选择脚位是通过匹配电阻电性连接。
5.如权利要求1所述的具联合测试工作群组信号串接电路设计的测试电路板，其特征在于，所述第一接口测试数据输入脚位与所述联合测试工作群组控制芯片其中之一的所述芯片测试数据输入脚位是通过上拉电阻电性连接。
6.如权利要求1所述的具联合测试工作群组信号串接电路设计的测试电路板，其中所述芯片测试数据输出脚位与所述第二接口测试数据输入脚位是通过匹配电阻电性连接。
7.如权利要求1所述的具联合测试工作群组信号串接电路设计的测试电路板，其特征在于，所述第一联合测试工作群组连接接口更包含分别与所述第一接口测试时钟脚位、所述第一接口测试模式选择脚位、所述第一接口测试数据输入脚位以及所述第一接口测试数据输出脚位相对应且交错设置的接地脚位。
8.如权利要求7所述的具联合测试工作群组信号串接电路设计的测试电路板，其中所述第二联合测试工作群组连接接口更包含分别与所述第二接口测试时钟脚位、所述第二接口测试模式选择脚位、所述第二接口测试数据输入脚位以及所述第二接口测试数据输出脚位相对应且交错设置的接地脚位。
9.如权利要求8所述的具联合测试工作群组信号串接电路设计的测试电路板，其特征在于，所述第一接口测试时钟脚位、所述第一接口测试模式选择脚位、所述第一接口测试数据输入脚位、所述第一接口测试数据输出脚位以及交错设置的接地脚位的排列顺序与所述第二接口测试时钟脚位、所述第二接口测试模式选择脚位、所述第二接口测试数据输入脚位、所述第二接口测试数据输出脚位以及交错设置的接地脚位的排列顺序完全相同。
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