CN207752467U - 一种fpga芯片的加载设备 - Google Patents

Abstract

本实用新型公开了一种FPGA芯片的加载设备。所述加载设备包括：FPGA芯片、存储器和中央处理器CPU；其中，所述CPU与所述存储器连接；所述CPU与所述FPGA芯片连接；所述FPGA芯片与所述存储器连接；所述CPU，用于根据第一控制信号将配置文件写入到所述存储器中；所述CPU，还用于向所述FPGA芯片输出第二控制信号；所述FPGA芯片，用于根据所述第二控制信号从所述存储器中读取所述配置文件，对读取到的所述配置文件进行加载。不仅可以实现FPGA芯片的自动加载，还可以实现FPGA芯片的在线加载。

Description

一种FPGA芯片的加载设备

技术领域

本实用新型实施例涉及电子技术领域，尤其涉及一种现场可编程门阵列FPGA芯片的加载设备。

背景技术

目前，FPGA(Field Programmable Gate Array，现场可编程门阵列)芯片以其内部丰富的触发器和外部众多的I/O(Input/Output，输入/输出)引脚，在现代数字应用系统，尤其是嵌入式系统中得到了越来越广泛的应用。

在现有技术中，FPGA芯片的加载方法主要包括两种：第一、通过JTAG(Joint TestAction Group，联合测试工作组)接口，将FPGA芯片内部运行的逻辑以配置文件的形式保存在SPI Flash(Serial Peripheral Interface Flash，串行外围接口闪存)中。当FPGA芯片上电时，可以直接从SPI Flash中获取配置文件，实现FPGA芯片的自动加载。这种FPGA芯片的加载方式虽然可以实现FPGA芯片的自动加载，但却要依赖JTAG接口等外接设备，由于JTAG接口不支持热插拔，因此在FPGA芯片的运行过程中，无法改变FPGA芯片的配置文件，即：无法实现FPGA芯片的在线加载。第二、用户在电脑上编写FPGA芯片的配置文件后，将配置文件通过USB(Universal Serial Bus，通用串行总线)接口传送给CPU(CentralProcessing Unit，中央处理器)，CPU通过SPI(Serial Peripheral Interface，串行外设接口)总线将配置文件烧写入FPGA芯片中。由于USB接口支持热插拔，因此在FPGA芯片的运行过程中，可以改变FPGA芯片的配置文件，即：可以实现FPGA芯片的在线加载，但在FPGA芯片掉电后，配置文件就会丢失；FPGA芯片重新上电后，需要重新从CPU读取配置文件，因此，这种方法不能实现FPGA芯片的自动加载。

实用新型内容

本实用新型提供一种FPGA芯片的加载设备，不仅可以实现FPGA芯片的自动加载，还可以实现FPGA芯片的在线加载。

本实用新型实施例提供了一种FPGA芯片的加载设备，所述加载设备包括：FPGA芯片、存储器和CPU；其中，所述CPU与所述存储器连接；所述CPU与所述FPGA芯片连接；所述FPGA芯片与所述存储器连接；

所述CPU，用于根据第一控制信号将配置文件写入到所述存储器中；

所述CPU，还用于向所述FPGA芯片输出第二控制信号；

所述FPGA芯片，用于根据所述第二控制信号从所述存储器中读取所述配置文件，对读取到的所述配置文件进行加载。

在上述实施例中，所述加载设备还包括：第一开关；其中，所述第一开关与所述CPU和所述存储器连接；

所述CPU，具体用于向第一开关输出第一控制信号；

所述第一开关，用于根据所述第一控制信号确定自身的工作状态；其中，所述第一开关的工作状态包括：导通状态和截止状态；

所述CPU，具体用于所述第一开关处于导通状态下将所述配置文件写入到所述存储器中。

在上述实施例中，所述CPU输出的所述第一控制信号为低电平信号；所述第一开关确定自身的工作状态为导通状态；所述CPU输出的所述第一控制信号为高电平信号，所述第一开关确定自身的工作状态为截止状态；

或者，所述CPU输出的第一控制信号为高电平信号，所述第一开关确定自身的工作状态为导通状态；所述CPU输出的第一控制信号为低电平信号，所述第一开关确定自身的工作状态为截止状态。

在上述实施例中，所述CPU输出的所述第二控制信号为低电平信号，所述FPGA芯片从所述存储器中读取所述配置文件；

或者，所述CPU输出的所述第二控制信号为高电平信号，所述FPGA芯片从所述存储器中读取所述配置文件。

在上述实施例中，所述CPU的串行外设接口SPI与所述存储器的SPI连接；

所述CPU的通用输入/输出GPIO接口与所述FPGA芯片的GPIO接口连接；

所述FPGA芯片的SPI与所述存储器的SPI连接。

在上述实施例中，所述SPI包括：通信时钟CCLK管脚、主机输入/从机输出MISO管脚、主机输出/从机输入MOSI管脚和片选使能SS管脚；所述GPIO接口至少包括：配置数据PROGRAM管脚。

在上述实施例中，所述CPU通过所述SS管脚输出所述第一控制信号；

所述CPU通过所述PROGRAM管脚输出所述第二控制信号。

在上述实施例中，所述CPU通过串行接口或者带外管理接口获取所述配置文件。

在上述实施例中，所述存储器为串行外围接口闪存SPI Flash。

在上述实施例中，所述第一开关为三态器件。

本实用新型提供的FPGA芯片的加载设备，包括：FPGA芯片、存储器和CPU；其中，CPU与存储器连接；CPU与FPGA芯片连接；FPGA芯片与存储器连接；CPU用于根据第一控制信号将配置文件写入到所述存储器中；CPU还用于向FPGA芯片输出第二控制信号；FPGA芯片用于根据第二控制信号从存储器中读取配置文件，对读取到的配置文件进行加载。也就是说，在本实用新型实施例提供的技术方案中，CPU可以先将配置文件写入到存储器中；然后CPU可以控制FPGA芯片从存储器中读取配置文件；最后FPGA芯片对读取到的配置文件进行加载。而在现有技术中，只能实现FPGA芯片的自动加载，不能实现FPGA芯片的在线加载；或者，只能实现FPGA芯片的在线加载，不能实现FPGA芯片的自动加载。因此，和现有技术相比，本实用新型实施例提供的FPGA芯片的加载设备，不仅可以实现FPGA芯片的自动加载，还可以实现FPGA芯片的在线加载；并且，本实用新型实施例的技术方案实现简单方便、便于普及，适用范围更广。

附图说明

图1为本实用新型实施例中FPGA芯片的加载设备的第一组成结构示意图；

图2为本实用新型实施例中FPGA芯片的加载设备的第二组成结构示意图；

图3为本实用新型实施例中FPGA芯片的加载设备的第三组成结构示意图；

图4为本实用新型实施例中FPGA芯片的加载系统的组成结构示意图。

具体实施方式

下面结合附图和实施例对本实用新型作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本实用新型，而非对本实用新型的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本实用新型相关的部分而非全部结构。

图1为实用新型实施例中FPGA芯片的加载设备的第一组成结构示意图。如图1所示，FPGA芯片的加载设备可以包括：CPU100、存储器200和FPGA芯片300；其中，CPU100与存储器200连接；CPU100与FPGA芯片300连接；FPGA芯片300与存储器200连接；

CPU100，用于根据第一控制信号将配置文件写入存储器200中；CPU100，还用于向FPGA芯片300输出第二控制信号；FPGA芯片300，用于根据第二控制信号从存储器200中读取配置文件，对读取到的配置文件进行加载。

图2为本实用新型实施例中FPGA芯片的加载设备的第二组成结构示意图。如图2所示，FPGA芯片的加载设备还可以包括：第一开关400；其中，第一开关400与CPU100和存储器200连接；

CPU100，具体用于向第一开关400输出第一控制信号；

第一开关400，用于根据第一控制信号确定自身的工作状态；其中，第一开关的工作状态包括：导通状态和截止状态；

CPU100，具体用于第一开关400处于导通状态下将配置文件写入到存储器200中。

具体地，在本实用新型的具体实施例中，CPU100输出的第一控制信号为低电平信号；第一开关400确定自身的工作状态为导通状态；CPU100输出的第一控制信号为高电平信号，第一开关400确定自身的工作状态为截止状态；或者，CPU100输出的第一控制信号为高电平信号，第一开关400确定自身的工作状态为导通状态；CPU100输出的第一控制信号为低电平信号，第一开关400确定自身的工作状态为截止状态。

具体地，第一开关400可以为P型绝缘栅型晶体管(即：PMOS管)；也可以为N型绝缘栅型晶体管(即：NMOS管)。当第一开关为PMOS管时，CPU100输出的第一控制信号为低电平信号，第一开关400可以确定自身的工作状态为导通状态；CPU100输出的第一控制信号为高电平信号，第一开关400可以确定自身的工作状态为截止状态。此外，当第一开关为NMOS管时，CPU100输出的第一控制信号为高电平信号，第一开关400可以确定自身的工作状态为导通状态；CPU100输出的第一控制信号为低电平信号，第一开关400可以确定自身的工作状态为截止状态。

在本实用新型的具体实施例中，第一开关可以为三态器件。具体地，三态器件的输出既可以是一般二值逻辑电路，即正常的高电平(逻辑1)或低电平(逻辑0)，又可以保持特有的高阻态。高阻态相当于隔断状态(电阻很大，相当于开路)。高阻态是一个数字电路里常见的术语，指的是电路的一种输出状态，既不是高电平也不是低电平，如果高阻态再输入下一级电路的话，对下级电路无任何影响。三态门都有一个EN控制使能端，来控制门电路的通断，具备这三种状态的器件就叫做三态器件或者三态门。当EN有效时，三态器件呈现正常的“0”或“1”的输出；当EN无效时，三态器件呈高阻态输出。

具体地，在本实用新型的具体实施例中，CPU100输出的第二控制信号为低电平信号，FPGA芯片300从存储器200中读取配置文件；或者，CPU100输出的第二控制信号为高电平信号，FPGA芯片300从存储器200中读取配置文件。也就是说，CPU100向FPGA芯片300输出的第二控制信号可以为低电平信号，FPGA芯片300接收到第二控制信号为低电平信号时，FPGA芯片300从存储器200中读取配置文件。或者，CPU100向FPGA芯片300输出的第二控制信号也可以为高电平信号，FPGA芯片300接收到第二控制信号为高电平信号时，FPGA芯片300从存储器200中读取配置文件。在本实用新型的具体实施例中，CPU100向FPGA芯片300输出的第二控制信号具体为高电平信号或者低电平信号，来控制FPGA芯片300从存储器200中读取配置文件的具体方式不做限定。

较佳地，在本实用新型的具体实施例中，CPU100可以通过串行接口或者带外管理接口获取配置文件。具体地，当用户或开发人员需要对FPGA芯片300中的配置文件进行修改或者需要向FPGA芯片300加载新的配置文件时，在自己的PC(Personal Computer，个人计算机)机上重新编写好新的配置文件，通过CPU100的串行接口或带外管理接口输入到CPU100内。

图3为本实用新型实施例中FPGA芯片的加载设备的第三组成结构示意图。如图3所示，FPGA芯片的加载设备可以包括：CPU100、串行外围接口闪存SPI Flash200、FPGA芯片300和第一开关400；其中，CPU100与第一开关400连接；第一开关400与SPI Flash200连接；CPU100与FPGA芯片300连接；FPGA芯片300与SPI Flash200连接。

具体地，在本实用新型的具体实施例中，CPU100可以通过自身的串行外设接口SPI与存储器的SPI连接；CPU100通过自身的通用输入/输出GPIO接口与FPGA芯片300的GPIO接口连接；FPGA芯片300通过自身的SPI与存储器200的SPI连接；其中，SPI可以包括：通信时钟CCLK管脚、主机输入/从机输出MISO管脚、主机输出/从机输入MOSI管脚和片选使能SS管脚；所述GPIO接口至少包括：配置数据PROGRAM管脚。也就是说，在本实用新型的具体实施例中，CPU100、SPI Flash200和FPGA芯片300中均有一个SPI，其中，各个SPI接口可以包括：CCLK管脚、MISO管脚、MOSI管脚和SS管脚。CPU100和FPGA芯片中均有一个GPIO接口，其中，各个GPIO接口至少可以包括：PROGRAM管脚。

具体地，FPGA芯片300的SPI与SPI Flash200中的SPI连接，即：FPGA芯片300的MOSI管脚与SPI Flash200的MOSI管脚连接；FPGA芯片300的MISO管脚与SPI Flash200的MISO管脚连接；FPGA芯片300的CCLK管脚与SPI Flash200的CCLK管脚连接；FPGA芯片300的SS管脚与SPI Flash200的SS管脚连接。

具体地，CPU100的GPIO接口与FPGA芯片300中的GPIO接口连接，即：CPU100的PROGRAM管脚与FPGA芯片300中的PROGRAM管脚连接。

具体地，CPU100的SPI接口与SPI Flash200中的SPI总线接口连接，即：CPU100的MOSI管脚与SPI Flash200的MOSI管脚连接；CPU100的MISO管脚与SPI Flash200的MISO管脚连接；CPU100的CCLK管脚与SPI Flash200的CCLK管脚连接；CPU100的SS管脚与SPIFlash200的SS管脚连接。

在本实用新型的具体实施例中，CPU100可以通过SS管脚输出第一控制信号；CPU100还可以通过PROGRAM管脚输出第二控制信号。具体地，CPU100可以通过自身的PROGRAM管脚向FPGA芯片300的PROGRAM管脚输出低电平信号，当FPGA芯片300的PROGRAM管脚接收到低电平信号时，FPGA芯片300处于配置文件的待加载状态。此时，CPU100可以通过SPI接口中的SS管脚向第一开关400发送低电平信号，使第一开关400处于导通状态，CPU100将配置文件写入到SPI Flash200中。CPU100将配置文件写入SPI Flash200之后，CPU100可以通过SS管脚向第一开关400发送高电平信号，使第一开关400处于截止状态；还可以通过自身的PROGRAM管脚向FPGA芯片300的PROGRAM管脚输出高电平信号，FPGA芯片300从SPIFlash200中读取配置文件。

图4为本实用新型实施例中FPGA芯片的加载系统的组成结构示意图。如图4所示，FPGA芯片的加载系统可以包括：主控板500、第一交换板600和第二交换板700。其中，第一交换板600和第二交换板700由主控板500集中控制。具体地，第一交换板600和第二交换板700中可以是基于上述实施例提供的FPGA芯片的加载设备。下面以第一交换板600中FPGA芯片的加载过程为例进行说明。

用户可以先将第一交换板600中FPGA芯片的配置文件，通过主控板500上的单板调试串口或者单板调试网口输入到主控板500中；主控板500可以将第一交换板600中的FPGA芯片的配置文件下载至主控板500的NOR Flash中；然后主控板500可以通过业务交换通道将第一交换板600中FPGA芯片的配置文件转发至第一交换板600的NOR Flash中；第一交换板600中的CPU通过GPIO口将FPGA芯片的PROGRAM管脚置为低电平，同时，第一交换板600中的CPU可以通过SPI接口将配置文件写入到SPI Flash中；第一交换板600中的CPU再将FPGA芯片的PROGRAM管脚置为高电平，最后FPGA芯片从其配置SPI Flash中加载配置文件。

本实用新型提供的FPGA芯片的加载设备，包括：FPGA芯片、存储器和CPU；其中，CPU与存储器连接；CPU与FPGA芯片连接；FPGA芯片与存储器连接；CPU用于根据第一控制信号将配置文件写入到所述存储器中；CPU还用于向FPGA芯片输出第二控制信号；FPGA芯片用于根据第二控制信号从存储器中读取配置文件，对读取到的配置文件进行加载。也就是说，在本实用新型实施例提出的技术方案中，CPU可以先将配置文件写入到存储器中；然后CPU可以控制FPGA芯片从存储器中读取配置文件；最后FPGA芯片对读取到的配置文件进行加载。而在现有技术中，只能实现FPGA芯片的自动加载，不能实现FPGA芯片的在线加载；或者，只能实现FPGA芯片的在线加载，不能实现FPGA芯片的自动加载。因此，和现有技术相比，本实用新型实施例提出的FPGA芯片的加载设备，不仅可以实现FPGA芯片的自动加载，还可以实现FPGA芯片的在线加载；并且，本实用新型实施例的技术方案实现简单方便、便于普及，适用范围更广。

注意，上述仅为本实用新型的较佳实施例及所运用技术原理。本领域技术人员会理解，本实用新型不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本实用新型的保护范围。因此，虽然通过以上实施例对本实用新型进行了较为详细的说明，但是本实用新型不仅仅限于以上实施例，在不脱离本实用新型构思的情况下，还可以包括更多其他等效实施例，而本实用新型的范围由所附的权利要求范围决定。

Claims (8)

1.一种现场可编程门阵列FPGA芯片的加载设备，其特征在于，所述加载设备包括：FPGA芯片、存储器和中央处理器CPU；其中，所述CPU与所述存储器连接；所述CPU与所述FPGA芯片连接；所述FPGA芯片与所述存储器连接；

所述CPU，用于根据第一控制信号将配置文件写入到所述存储器中；

所述CPU，还用于向所述FPGA芯片输出第二控制信号；

所述FPGA芯片，用于根据所述第二控制信号从所述存储器中读取所述配置文件，对读取到的所述配置文件进行加载；

所述加载设备还包括：第一开关；其中，所述第一开关与所述CPU和所述存储器连接；

所述CPU，具体用于向第一开关输出第一控制信号；

所述第一开关，用于根据所述第一控制信号确定自身的工作状态；其中，所述第一开关的工作状态包括：导通状态和截止状态；

所述CPU，具体用于所述第一开关处于导通状态下将所述配置文件写入到所述存储器中；

其中，所述CPU的串行外设接口SPI与所述存储器的SPI连接；

所述CPU的通用输入/输出GPIO接口与所述FPGA芯片的GPIO接口连接；

所述FPGA芯片的SPI与所述存储器的SPI连接。

2.根据权利要求1所述的加载设备，其特征在于，

所述CPU输出的所述第一控制信号为低电平信号；所述第一开关确定自身的工作状态为导通状态；所述CPU输出的所述第一控制信号为高电平信号，所述第一开关确定自身的工作状态为截止状态；

或者，所述CPU输出的第一控制信号为高电平信号，所述第一开关确定自身的工作状态为导通状态；所述CPU输出的第一控制信号为低电平信号，所述第一开关确定自身的工作状态为截止状态。

3.根据权利要求1所述的加载设备，其特征在于，所述CPU输出的所述第二控制信号为低电平信号，所述FPGA芯片从所述存储器中读取所述配置文件；

或者，所述CPU输出的所述第二控制信号为高电平信号，所述FPGA芯片从所述存储器中读取所述配置文件。

4.根据权利要求1所述的加载设备，其特征在于，所述SPI包括：通信时钟CCLK管脚、主机输入/从机输出MISO管脚、主机输出/从机输入MOSI管脚和片选使能SS管脚；所述GPIO接口至少包括：配置数据PROGRAM管脚。

5.根据权利要求4所述的加载设备，其特征在于，所述CPU通过所述SS管脚输出所述第一控制信号；

所述CPU通过所述PROGRAM管脚输出所述第二控制信号。

6.根据权利要求1所述的加载设备，所述CPU通过串行接口或者带外管理接口获取所述配置文件。

7.根据权利要求1-6任一所述的加载设备，其特征在于，所述存储器为串行外围接口闪存SPI Flash。

8.根据权利要求1或2所述的加载设备，其特征在于，所述第一开关为三态器件。