CN110473589B - 一种多功能存储器芯片测试系统 - Google Patents
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Abstract
本发明提供一种多功能存储器芯片测试系统，本发明的系统包括微处理器、FPGA芯片和ABUS总线接口；微处理器和FPGA芯片连接；FPGA芯片和ABUS总线接口连接；所述的FPGA芯片，是用于通过逻辑编程实现ABUS总线功能的接口芯片；所述的FPGA芯片，用于通过逻辑编程实现ABUS总线挂载不同型号存储器芯片的功能；所述的FPGA芯片，用于通过逻辑编程实现ABUS总线接口自动识别各种接入的被测存储器芯片的功能；通过对FPGA芯片逻辑编程调整微处理器的外部总线时序实现基于微处理器的外部总线访问各种存储器芯片读写时序的操作。通过FPGA的灵活编程特性，适当地调整微处理器的外部总线时序，最终实现基于微处理器的外部总线访问各种存储器读写时序的精确操作。
Description
技术领域
本发明涉及存储相关技术领域，具体涉及一种多功能存储器芯片测试系统。
背景技术
随着电子科技、网络通讯等相关技术的进步，以及全球电子市场消费水平的不断提升，个人计算机、多媒体、工作站、网络及通信相关设备等电子产品的需求量激增，带动了整个世界半导体产业的蓬勃发展,尤其是随着信息技术以及集成电路制造工艺的发展，由多个存储阵列构成的存储芯片作为存储信息的载体被广泛使用，并且针对不同的应用需求，产生了各式各样不同型号的存储芯片。在应用系统被开发或设计出来后，存储器的种类日益繁多，每一种存储器都有其独有的操作时序,通常需要对多种不同型号的存储芯片进行测试，以便根据测试故障进行相应的检查与调试,才能更好的投入到市场，避免因使用质量不佳造成效益的增减，因此为了提高存储器芯片的测试效率,需要不同数据位宽的多种存储器的同平台测试,而一般的芯片测试系统已无法满足当前需求。
发明内容
针对存储器的种类日益繁多，每一种存储器都有其独有的操作时序,通常需要对多种不同型号的存储芯片进行测试，以便根据测试故障进行相应的检查与调试,才能更好的投入到市场，避免因使用质量不佳造成效益的增减，因此为了提高存储器芯片的测试效率,需要不同数据位宽的多种存储器的同平台测试,而一般的芯片测试系统已无法满足当前需求的问题，本发明设计一种多功能存储器芯片测试系统。
本发明的技术方案是：
一种多功能存储器芯片测试系统，包括硬件子系统，所述的硬件子系统包括微处理器、FPGA芯片和ABUS总线接口；微处理器和FPGA芯片连接；FPGA芯片和ABUS总线接口连接；
所述的FPGA芯片，是用于通过逻辑编程实现ABUS总线功能的接口芯片；
所述的FPGA芯片，用于通过逻辑编程实现ABUS总线挂载不同型号存储器芯片的功能；
所述的FPGA芯片，用于通过逻辑编程实现ABUS总线接口自动识别各种接入的被测存储器芯片的功能；
通过对FPGA芯片逻辑编程调整微处理器的外部总线时序实现基于微处理器的外部总线访问各种存储器芯片读写时序的操作。
优选地，FPGA芯片包括时序转换逻辑模块，时序转换逻辑模块，用于调整微处理器的外部总线时序；
所述的ABUS总线接口包括类别输入信号端口，所述的ABUS总线接口通过类别输入信号端口自动识别各种接入的被测试存储器芯片。各种存储器独自的读写时序访问特性，通过FPGA的灵活编程特性，适当地调整微处理器的外部总线时序，最终实现基于微处理器的外部总线访问各种存储器读写时序的精确操作。
优选地，所述的时序转换逻辑模块包括片选寄存器和与片选寄存器连接的逻辑门电路；
微处理器通过片选寄存器和逻辑门电路分别与ABUS总线接口不同信号端口连接。
优选地，所述的ABUS总线接口的信号端口还包括片选信号输出端口、控制信号输出端口、数据线端口；
微处理器通过寄存器和与寄存器连接的逻辑门电路连接到ABUS总线接口的片选信号输出端口；片选信号输出端口与存储器芯片的片选接口连接；
数据线端口与存储器芯片的数据接口连接；
控制信号输出端口与存储器芯片的控制接口连接。
优选地，微处理器的数据线通过数据线端口与存储器芯片的数据接口连接；所述的寄存器为片选寄存器；
微处理器的控制线通过控制信号输出端口与存储器芯片的控制接口连接；
微处理器的控制线与片选寄存器的输入端连接，所述的控制线包括片选控制线、读控制线和写控制线；
片选寄存器设置有16个片选端，每个片选端连接一个或门的第一输入端，每个或门的第二输入端均连接到微控制器的片选控制线；
16个或门的输出端均连接到片选信号输出端口；
微处理器的数据线连接到片选寄存器的数据端；
微处理器的地址线连接到片选寄存器的地址端；
所述的存储器芯片包括SRAM、MRAM、NOR FLASH。
优选地，片选寄存器的地址为基地址+0x0FFFFFFC,基地址设在微处理器外部总线的最高地址位。
优选地，所述的寄存器为片选和状态寄存器；所述的ABUS总线接口的信号端口还包括状态输入信号端口；
微处理器的数据线通过数据线端口与存储器芯片的数据接口连接；
微处理器的控制线通过控制信号输出端口与存储器芯片的控制接口连接；
微处理器的控制线与片选和状态寄存器的输入端连接，所述的控制线包括片选控制线、读控制线和写控制线；
片选和状态寄存器设置有16个片选端，将16个片选端两个一组分成8组；每组片选端分别连接一个逻辑门模块的第一输入端和第三输入端，逻辑门模块的第二输入端均连接到微控制器的片选控制线；
8个逻辑门模块的输出端均连接到片选信号输出端口；片选信号输出端口连接到存储器芯片的片选接口；
微处理器的数据线连接到片选和状态寄存器的数据端；
微处理器的地址线连接到片选和状态寄存器的地址端；
所述的存储器芯片包括8位NAND FLASH、16位NAND FLASH；
片选和状态寄存器的状态端连接到状态输入信号端口，状态输入信号端口与存储器芯片的状态接口连接。
优选地，每个逻辑门模块包括一个或门和一个与门，或门的第一输入端为逻辑门模块的第一输入端；或门的第二输入端为逻辑门模块的第二输入端，或门的输出端连接与门的第二输入端，与门的第一输入端为逻辑门模块的第三输入端，与门的输出端为逻辑门模块的输出端，与门的输出端连接片选信号输出端口。
优选地，所述的硬件子系统还包括电源模块和RS232通信接口；
所述的电源模块分别与微处理器、FPGA芯片和ABUS总线接口连接；
所述的RS232通信接口，用于实现测试系统与上位机的数据交换。
优选地，为了提高测试效率该系统包括至少一个硬件子系统同时进行多个存储器芯片。
从以上技术方案可以看出，本发明具有以下优点：根据目前各种存储器独自的读写时序访问特性，通过FPGA的灵活编程特性，适当地调整微处理器的外部总线时序，最终实现基于微处理器的外部总线访问各种存储器读写时序的精确操作，本发明是一种低成本、简单、灵活的多种存储器芯片测试系统的硬件设计，采用FPGA、FLASH、SDRAM、RS232电路等实现。采用这种方案，用户可根据市场需求，灵活的增加测试系统功能，实现更多的存储器芯片测试。
此外，本发明设计原理可靠，结构简单，具有非常广泛的应用前景。
由此可见，本发明与现有技术相比，具有突出的实质性特点和显著地进步，其实施的有益效果也是显而易见的。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，对于本领域普通技术人员而言，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明实施例提供的一种多功能存储器芯片测试系统的连接框图。
图2是本发明ABUS总线接口与存储芯片连接示意图。
图3为40位NAND FLASH与ABUS总线接口连接示意图。
图4为8位NAND FLASH与ABUS总线接口连接的FPGA的接口IP核设计示意图。
图5为16位NAND FLASH与ABUS总线接口连接的FPGA的接口IP核设计示意图。
图6为8位NAND FLASH与ABUS总线接口连接示意图。
图7为8位SRAM/MRAM/NOR FLASH与ABUS总线接口连接的FPGA的接口IP核设计示意图。
图8为16位SRAM/MRAM/NOR FLASH与ABUS总线接口连接的FPGA的接口IP核设计示意图。
具体实施方式
为了使本技术领域的人员更好地理解本发明中的技术方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。
实施例一
如图1所示，一种多功能存储器芯片测试系统，包括硬件子系统，所述的硬件子系统包括微处理器1、FPGA芯片2和ABUS总线接口3；微处理器1和FPGA芯片2连接；FPGA芯片2和ABUS总线接口3连接；所述的FPGA芯片2，是用于通过逻辑编程实现ABUS总线功能的接口芯片；所述的FPGA芯片2，用于通过逻辑编程实现ABUS总线挂载不同型号存储器芯片的功能；所述的FPGA芯片2，用于通过逻辑编程实现ABUS总线接口3自动识别各种接入的被测存储器芯片的功能；
如图2所示，通过FPGA芯片2自定义一个可以挂载所有存储器芯片的ABUS总线接口3，ABUS总线接口3信号说明如表1所示。而且在同一个ABUS总线接口3上能够自动识别各种接入的被测试存储器芯片，它们通过类别输入信号CLAS来区分,每一种存储器芯片对应一种独特的操作时序。
表1：ABUS总线接口信号说明
| 序号 | 接口信号 | 功能 | 位宽 | 方向 | 备注 |
| 1 | I/O[39:0] | 实现双向数据交换 | 40 | 双向 | I/O线 |
| 2 | OUT[7:0] | 控制信号输出 | 8 | 输出 | 控制信号 |
| 3 | BCS[15:0] | 片选信号输出 | 16 | 输出 | 片选 |
| 9 | CLAS[5:0] | 类别输入信号 | 6 | 输入 | 板卡选择 |
| 5 | BUSY[15:0] | 状态输入信号 | 16 | 输入 | 忙信号输入 |
| 6 | ADD[26:0] | 地址信号 | 27 | 输出 | 地址输出 |
如图3所示，本实施例中微处理器为NIOSII，存储器芯片为40位NAND FLASH与ABUS总线接口的连接方式；40位NAND FLASH与NIOSII通过ABUS(FPGA)桥接，把外部总线的时序完全转换成NAND FLASH的操作时序。40位NAND FLASH芯片品由五个独立的8位NAND FLASH芯片拼接构成。5个8位器件的外部IO口拼接成40位的外部IO口，而各自的控制线(NCLE，NALE，NRE，NwE)连接在一起构成一组控制线(NCLE，NALE，NRE，NWE)，片选相互独立引出成NCS0-NCS9，忙信号独立引出为R/B0-R/B9。表2，详述了40位NAND FLASH与ABUS总线接口3的连接关系。
表2：40位NAND FLASH与ABUS总线接口的连接关系
| 序号 | 接口信号 | NAND FLASH信号 | 位宽 | 方向 | 备注 |
| 1 | I/O[39:0] | NIO[39:0] | 40 | 双向 | I/O线 |
| 2 | OUTO | NCLE | 1 | F-＞N | 控制锁存 |
| 3 | OUT1 | NALE | 1 | F-＞N | 命令锁存 |
| 4 | OUT2 | NWE | 1 | F-＞N | 写信号 |
| 5 | OUT3 | NRE | 1 | F-＞N | 读信号 |
| 6 | BCS[9:0] | NCS[9:0] | 10 | F-＞N | 片选 |
| 7 | BUSY[9:0] | NRB[9:0] | 10 | N-＞F | 忙信号 |
| 8 | CLAS[5:0] | NSEL[5:0] | 6 | N-＞F | 板号00000 |
通过对FPGA芯片2逻辑编程调整微处理器1的外部总线时序实现基于微处理器1的外部总线访问40位NAND FLASH读写时序的操作，最终完成测试。
实施例二
一种多功能存储器芯片测试系统，包括硬件子系统，所述的硬件子系统包括微处理器1、FPGA芯片2和ABUS总线接口3；微处理器1和FPGA芯片2连接；FPGA芯片2和ABUS总线接口3连接；所述的FPGA芯片2，是用于通过逻辑编程实现ABUS总线功能的接口芯片；所述的FPGA芯片2，用于通过逻辑编程实现ABUS总线挂载不同型号存储器芯片的功能；所述的FPGA芯片2，用于通过逻辑编程实现ABUS总线接口3自动识别各种接入的被测存储器芯片的功能；
FPGA芯片2包括时序转换逻辑模块，时序转换逻辑模块，用于调整微处理器1的外部总线时序；
所述的ABUS总线接口3包括类别输入信号端口CLAS，所述的ABUS总线接口3通过类别输入信号端口CLAS自动识别各种接入的被测试存储器芯片。
所述的ABUS总线接口3的信号端口还包括片选信号输出端口BCS、控制信号输出端口OUT、数据线端口I/O；所述的时序转换逻辑模块包括片选寄存器和与片选寄存器连接的逻辑门电路；微处理器通过片选寄存器和逻辑门电路分别与ABUS总线接口3不同信号端口连接。
微处理器通过寄存器和与寄存器连接的逻辑门电路连接到ABUS总线接口的片选信号输出端口；片选信号输出端口与存储器芯片的片选接口连接；
本实施例中，所述的存储器芯片为NAND FLASH；所述的寄存器为片选和状态寄存器；所述的ABUS总线接口3的信号端口还包括状态输入信号端口BUSY；
微处理器的数据线通过数据线端口与存储器芯片的数据接口连接；微处理器的控制线通过控制信号输出端口OUT与存储器芯片的控制接口连接；
微处理器的控制线与片选和状态寄存器的输入端连接，所述的控制线包括片选控制线IOCS、读控制线RD和写控制线WR；
片选和状态寄存器设置有16个片选端，将16个片选端两个一组分成8组；每组片选端分别连接一个逻辑门模块的第一输入端和第三输入端，逻辑门模块的第二输入端均连接到微控制器的片选控制线；
8个逻辑门模块的输出端均连接到片选信号输出端口BCS；片选信号输出端口BCS连接到存储器芯片的片选接口NCS；微处理器1的数据线连接到片选和状态寄存器的数据端；微处理器1的地址线连接到片选和状态寄存器的地址端；本实施例中，每个逻辑门模块包括一个或门U1和一个与门U2，或门U1的第一输入端为逻辑门模块的第一输入端；或门U1的第二输入端为逻辑门模块的第二输入端，或门U1的输出端连接与门U2的第二输入端，与门U2的第一输入端为逻辑门模块的第三输入端，与门U2的输出端为逻辑门模块的输出端，与门U2的输出端连接片选信号输出端口BCS。
片选和状态寄存器的状态端连接到状态输入信号端口BUSY，状态输入信号端口BUSY与存储器芯片的状态接口NRB连接。
具体的，8位NAND FLASH与ABUS总线接口连接的FPGA的接口IP核设计的原理示意图如图4所示，通过写片选寄存器来选中模块的16个片选的其中一个。我们约定其地址为(基址+0x0FFFFFFC)。读状态寄存器返回的是16个NAND FLASH芯片的忙信号，其地址为(基址+0x0FFFFFF8)。向地址(基址+0x00)写入数据就是对NAND FLASH数据寄存器的写操作。向地址(基址+0x00)单元读数据就是对NAND FLASH数据寄存器的读操作。向地址(基址+0x01)写入数据就是对NAND FLASH命令寄存器的写操作。向地址(基址+0x02)写入数据就是对NAND FLASH地址寄存器的写操作。
16位NAND FLASH与ABUS总线接口连接的FPGA的接口IP核设计的原理示意图如图5所示；16位的NAND FLASH存储器芯片可以有多种组合方式,可以用多个16位的NAND FLASH组合,也可以用多个8位的NAND FLASH组合。这里我们假设16位的SIP NAND FLASH产品是由多个16位的NAND FLASH组合而成，下面的IP核是根据它的结构来设计的。
通过写片选寄存器来选中模块的16个片选的其中一个。我们约定其地址为(基址+0x0FFFFFFC)。读状态寄存器返回的是16个NAND FLASH芯片的忙信号，其地址为(基址+0x0FFFFFF8)。向地址(基址+0x00)写入数据就是对NAND FLASH数据寄存器的写操作。向地址(基址+0x00)单元读数据就是对NAND FLASH数据寄存器的读操作。向地址(基址+0x01)写入数据就是对NAND FLASH命令寄存器的写操作。向地址(基址+0x02)写入数据就是对NANDFLASH地址寄存器的写操作。
本实施例中微处理器为NIOSII，8位NAND FLASH与ABUS总线接口3的连接方式；如图6所示，8位NAND FLASH是通过多片8位NAND FLSAH芯片叠加而成，每一个芯片的外部总线和控制线(NALE，CLE，NEW，NRE)进行复连。分别引出每一个芯片的片选和忙信号NCS0-NCS9、NRB0-NRB9。可以利用FPGA的逻辑来修改NIOSII的总线读写时序，来准确的操作大容量8位NAND FLASH存储器模块。实现NIOSII到ABUS，ABUS到8位NAND FLASH的连接，表3为8位NANDFLASH：与ABUS总线接口3的连接关系。
表3：8位NAND FLASH与ABUS总线接口的连接关系
| 序号 | 接口信号 | NAND FLASH信号 | 位宽 | 方向 | 备注 |
| 1 | I/O[7:0] | NIO[7:0] | 8 | 双向 | I/O线 |
| 2 | OUT0 | NCLE | 1 | F-＞N | 控制锁存 |
| 3 | OUT1 | NALE | 1 | F-＞N | 命令锁存 |
| 4 | OUT2 | NWE | 1 | F-＞N | 写信号 |
| 5 | OUT3 | NRE | 1 | F-＞N | 读信号 |
| 6 | BCS[9:0] | NCS[9:0] | 10 | F-＞N | 片选 |
| 7 | BUSY[9:0] | NRB[9:0] | 10 | N-＞F | 忙信号 |
| 8 | CLAS[5:0] | NSEL[5:0] | 6 | N-＞F | 板号00001 |
通过对FPGA芯片2逻辑编程调整微处理器1的外部总线时序实现基于微处理器1的外部总线访问8位NAND FLASH读写时序的操作，最终完成测试。
本实施例中，所述的硬件子系统还包括电源模块5和RS232通信接口4；所述的电源模块5分别与微处理器1、FPGA芯片2和ABUS总线接口3连接；所述的RS232通信接口4，用于实现测试系统与上位机的数据交换。
实施例三
一种多功能存储器芯片测试系统，包括硬件子系统，所述的硬件子系统包括微处理器1、FPGA芯片2和ABUS总线接口3；微处理器1和FPGA芯片2连接；FPGA芯片2和ABUS总线接口3连接；所述的FPGA芯片2，是用于通过逻辑编程实现ABUS总线功能的接口芯片；所述的FPGA芯片2，用于通过逻辑编程实现ABUS总线挂载不同型号存储器芯片的功能；所述的FPGA芯片2，用于通过逻辑编程实现ABUS总线接口3自动识别各种接入的被测存储器芯片的功能；
FPGA芯片2包括时序转换逻辑模块，时序转换逻辑模块，用于调整微处理器1的外部总线时序；
所述的ABUS总线接口3包括类别输入信号端口CLAS，所述的ABUS总线接口3通过类别输入信号端口CLAS自动识别各种接入的被测试存储器芯片。
所述的ABUS总线接口3的信号端口还包括片选信号输出端口BCS、控制信号输出端口OUT、数据线端口I/O；所述的时序转换逻辑模块包括片选寄存器和与片选寄存器连接的逻辑门电路；微处理器通过片选寄存器和逻辑门电路分别与ABUS总线接口3不同信号端口连接。
微处理器通过寄存器和与寄存器连接的逻辑门电路连接到ABUS总线接口的片选信号输出端口；片选信号输出端口与存储器芯片的片选接口连接；
本实施例中，微控制器为NIOSII，所述的存储器芯片包括SRAM、MRAM、NOR FLASH，微处理器的数据线通过数据线端口与存储器芯片的数据接口连接；所述的寄存器为片选寄存器；微处理器1的控制线通过控制信号输出端口与存储器芯片的控制接口连接；微处理器1的控制线与片选寄存器的输入端连接，所述的控制线包括片选控制线、读控制线和写控制线；
片选寄存器设置有16个片选端，每个片选端连接一个或门U1的第一输入端，每个或门U1的第二输入端均连接到微控制器1的片选控制线；
16个或门U1的输出端均连接到片选信号输出端口BCS；微处理器的数据线连接到片选寄存器的数据端；微处理器的地址线连接到片选寄存器的地址端；
具体的，8位SRAM/MRAM/NOR FLASH与ABUS总线接口连接的FPGA的接口IP核设计的原理示意图如图7所示，SRAM、MRAM和NOR FLASH的接口操作基本一致，NIOSII的总线时序完全满足。故在FPGA内部只要简单地把相应的控制线和数据线相连就可以了，唯独只要设计一个片选寄存器，用来区分存储器芯片的16个片选。每一个片选可以访问的空间为128MByte。片选寄存器的地址为(基址+0x0FFFFFFC),基地址设在NIOSII外部总线的最高地址位。16位SRAM/MRAM/NOR FLASH与ABUS总线接口连接的FPGA的接口IP核设计的原理示意图如图8所示；SRAM、MRAM和NOR FLASH的接口操作基本一致，NIOSII的总线时序完全满足。故在FPGA内部只要简单的把相应的控制线和数据线相连就可以了，唯独只要设计一个片选寄存器，用来区分SIP的16个片选。每一个片选可以访问的空间为128MByte。片选寄存器的地址为(基址+0x0FFFFFFC),基地址设在NIOSII外部总线的最高地址位。
利用FPGA的逻辑来修改NIOSII的总线读写时序，来准确的操作大容量8位或16位SRAM/MRAM/NOR FLASH存储器模块。实现NIOSII到ABUS总线接口，ABUS总线接口到8位或16位SRAM/MRAM/NOR FLASH的连接，通过对FPGA芯片2逻辑编程调整微处理器1的外部总线时序实现基于微处理器1的外部总线访问8位或16位SRAM/MRAM/NOR FLASH读写时序的操作，最终完成测试。本实施例中，所述的硬件子系统还包括电源模块5和RS232通信接口4；所述的电源模块5分别与微处理器1、FPGA芯片2和ABUS总线接口3连接；所述的RS232通信接口4，用于实现测试系统与上位机的数据交换。
实施例四
在测试NAND FLASH时，测试时间长达十个小时不等。在此为提高测试效率，增加测试速度，本实施例系统中的硬件子系统的数量为两个，可同时最多测试2片NAND FLASH器件。每一个硬件子系统为实施例二提供的系统，RS232通信接口实现测试系统与上位机的数据交换，完成人机交互操作。电源系统产生各种合适的电压，满足各芯片的电源供给。
其它的存储器芯片也可以用上述类似的接法挂载到ABUS总线上，完成测试，在此不做赘述。
尽管通过参考附图并结合优选实施例的方式对本发明进行了详细描述，但本发明并不限于此。在不脱离本发明的精神和实质的前提下，本领域普通技术人员可以对本发明的实施例进行各种等效的修改或替换，而这些修改或替换都应在本发明的涵盖范围内/任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应所述以权利要求的保护范围为准。
Claims (8)
1.一种多功能存储器芯片测试系统，其特征在于，包括硬件子系统，所述的硬件子系统包括微处理器、FPGA芯片和ABUS总线接口；微处理器和FPGA芯片连接；FPGA芯片和ABUS总线接口连接；其中，ABUS总线接口包括类别输入信号端口、片选信号输出端口、数据线端口和控制信号输出端口；
所述的FPGA芯片，是用于通过逻辑编程实现ABUS总线功能的接口芯片；
所述的FPGA芯片，用于通过逻辑编程实现ABUS总线挂载不同型号存储器芯片的功能；
所述的FPGA芯片，用于通过逻辑编程实现在同一个ABUS总线接口上能够自动识别各种接入的被测存储器芯片的功能；它们通过类别输入信号来区分，类别输入信号通过ABUS总线上的类别输入信号端口由存储芯片传输到FPGA芯片；
通过对FPGA芯片逻辑编程调整微处理器的外部总线时序实现基于微处理器的外部总线访问各种存储器芯片读写时序的操作；FPGA芯片包括时序转换逻辑模块，时序转换逻辑模块用于调整微处理器的外部总线时序；时序逻辑转换模块包括寄存器与寄存器连接的逻辑门电路；微处理器通过寄存器和与寄存器连接的逻辑门电路分别与ABUS总线接口的不同信号端口连接，即片选信号输出端口、数据线端口和控制信号输出端口。
2.根据权利要求1所述的一种多功能存储器芯片测试系统，其特征在于，微处理器通过寄存器和与寄存器连接的逻辑门电路连接到ABUS总线接口的片选信号输出端口；片选信号输出端口与存储器芯片的片选接口连接；
数据线端口与存储器芯片的数据接口连接；
控制信号输出端口与存储器芯片的控制接口连接。
3.根据权利要求2所述的一种多功能存储器芯片测试系统，其特征在于，微处理器的数据线通过数据线端口与存储器芯片的数据接口连接；所述的寄存器为片选寄存器；
微处理器的控制线通过控制信号输出端口与存储器芯片的控制接口连接；
微处理器的控制线与片选寄存器的输入端连接，所述的控制线包括片选控制线、读控制线和写控制线；
片选寄存器设置有16个片选端，每个片选端连接一个或门的第一输入端，每个或门的第二输入端均连接到微控制器的片选控制线；
16个或门的输出端均连接到片选信号输出端口；
微处理器的数据线连接到片选寄存器的数据端；
微处理器的地址线连接到片选寄存器的地址端；
所述的存储器芯片包括SRAM、MRAM、NOR FLASH。
4.根据权利要求3所述的一种多功能存储器芯片测试系统，其特征在于，片选寄存器的地址为基地址+0x0FFFFFFC,基地址设在微处理器外部总线的最高地址位。
5.根据权利要求2所述的一种多功能存储器芯片测试系统，其特征在于，所述的寄存器为片选和状态寄存器；所述的ABUS总线接口还包括状态输入信号端口；
微处理器的数据线通过数据线端口与存储器芯片的数据接口连接；
微处理器的控制线通过控制信号输出端口与存储器芯片的控制接口连接；
微处理器的控制线与片选和状态寄存器的输入端连接，所述的控制线包括片选控制线、读控制线和写控制线；
片选和状态寄存器设置有16个片选端，将16个片选端两个一组分成8组；每组片选端分别连接一个逻辑门模块的第一输入端和第三输入端，逻辑门模块的第二输入端均连接到微控制器的片选控制线；
8个逻辑门模块的输出端均连接到片选信号输出端口；片选信号输出端口连接到存储器芯片的片选接口；
微处理器的数据线连接到片选和状态寄存器的数据端；
微处理器的地址线连接到片选和状态寄存器的地址端；
所述的存储器芯片包括8位NAND FLASH、16位NAND FLASH；
片选和状态寄存器的状态端连接到状态输入信号端口，状态输入信号端口与存储器芯片的状态接口连接。
6.根据权利要求5所述的一种多功能存储器芯片测试系统，其特征在于，每个逻辑门模块包括一个或门和一个与门，或门的第一输入端为逻辑门模块的第一输入端；或门的第二输入端为逻辑门模块的第二输入端，或门的输出端连接与门的第二输入端，与门的第一输入端为逻辑门模块的第三输入端，与门的输出端为逻辑门模块的输出端，与门的输出端连接片选信号输出端口。
7.根据权利要求3或6所述的一种多功能存储器芯片测试系统，其特征在于，所述的硬件子系统还包括电源模块和RS232通信接口；
所述的电源模块分别与微处理器、FPGA芯片和ABUS总线接口连接；
所述的RS232通信接口，用于实现测试系统与上位机的数据交换。
8.根据权利要求7所述的一种多功能存储器芯片测试系统，其特征在于，该系统包括至少一个硬件子系统。
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