KR20140097270A - 플래시 메모리 모듈 및 메모리 서브시스템 - Google Patents

플래시 메모리 모듈 및 메모리 서브시스템 Download PDF

Info

Publication number
KR20140097270A
KR20140097270A KR20147014780A KR20147014780A KR20140097270A KR 20140097270 A KR20140097270 A KR 20140097270A KR 20147014780 A KR20147014780 A KR 20147014780A KR 20147014780 A KR20147014780 A KR 20147014780A KR 20140097270 A KR20140097270 A KR 20140097270A
Authority
KR
South Korea
Prior art keywords
memory
port
memory devices
channel
blade
Prior art date
Application number
KR20147014780A
Other languages
English (en)
Other versions
KR101871545B1 (ko
Inventor
진기 김
이대희
김효신
Original Assignee
컨버전트 인텔렉츄얼 프로퍼티 매니지먼트 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 컨버전트 인텔렉츄얼 프로퍼티 매니지먼트 인코포레이티드 filed Critical 컨버전트 인텔렉츄얼 프로퍼티 매니지먼트 인코포레이티드
Publication of KR20140097270A publication Critical patent/KR20140097270A/ko
Application granted granted Critical
Publication of KR101871545B1 publication Critical patent/KR101871545B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/04—Supports for storage elements, e.g. memory modules; Mounting or fixing of storage elements on such supports
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1003—Interface circuits for daisy chain or ring bus memory arrangements

Abstract

메모리 제어기에 분리 가능하게 연결되고, 서로 연결될 수 있는 메모리 홀딩 부재들을 갖는 메모리 모듈을 포함하는 대용량 저장 메모리 모듈. 하나 이상의 모듈의 메모리 홀딩 부재들이 메모리 모듈의 전체 저장 용량을 확장 시키도록 서로 연결될 수 있다. 현재 기술되는 확장 가능 메모리 모듈은 저장 용량 제한을 갖지 않는다. 메모리 홀딩 부재는, 적어도 하나의 메모리 디바이스를 갖는, 또는 적어도 하나의 메모리 디바이스가 홀드되거나, 적어도 하나의 메모리 디바이스가 장착되는, 판, 평면, 보드 및 다른 재료를 포함한다.

Description

플래시 메모리 모듈 및 메모리 서브시스템 {FLASH MEMORY MODULE AND MEMORY SUBSYSTEM}
(관련 출원에 대한 교차 참조)
본 출원은, 그 내용이 전체적으로 참조로 이 명세서에 통합되어 있는, 2011년 11월 2일에 출원된 미국 특허 가출원 제61/554,757호의 우선권의 이익을 청구한다.
(분야)
본 개시는, 일반적으로 메모리 시스템에 관한 것이다. 보다 상세하게는, 본 개시는 대용량 저장 메모리 시스템(mass storage memory system)에 관한 것이다.
플래시 메모리는, 예컨대, 디지털 카메라 및 휴대형 디지털 음악 플레이어와 같은, 가전 기기용의 대용량 저장소로서 널리 사용되는 공통적으로 사용되는 유형의 비휘발성 메모리이다. 그러한 플래시 메모리는, 각각이 적어도 하나의 메모리 디바이스 및 그 내부에 형성된 메모리 제어기를 갖는, 메모리 카드 또는 USB 타입 메모리 스틱의 형태를 취한다. 다른 대용량 저장소 어플리케이션은, 컴퓨터 하드 디스크 드라이브에 대한 대체물로서 사용될 수 있는 고체 드라이브(solid state drive; “SSD”)들이다. 이러한 고체 드라이브들은 컴퓨터 워크스테이션, 네트워크, 및 대량의 데이터가 저장될 필요가 있는 가상의 임의의 어플리케이션을 위해 사용될 수 있다. 클라우드 컴퓨팅(cloud computing)은, 워크스테이션 또는 다른 로컬 영역 네트워크(local area network; “LAN”)에서 로컬적으로 저장되는 것과는 반대로, 사용자 데이터가 인터넷의 가상의 장소에 저장되는 어플리케이션이다. 더욱 더 많은 사용자들이 그들의 데이터를 저장하기 위해 클라우드 컴퓨팅을 채용함에 따라, 점진적으로 증가하는 양의 대용량 저장소가 요구된다는 것이 이해될 것이다.
비휘발성 대용량 저장소는, 호스트 시스템의 상보성 소켓(complementary socket)내로 삽입하기 위한 커넥터 인터페이스를 갖는 인쇄 회로 기판(printed circuit boards; “PCB”)에 장착되는 패키지의 메모리 디바이스의 형태를 취할 수 있다. 이것들은 또한, 메모리 모듈로서 알려져 있다. 이러한 PCB의 그것들은 크기에 있어서 임의의 개수의 메모리 디바이스들을 수용하기 위한 모양을 이루는데, PCB의 표면적은, PCB에 장착될 수 있는 메모리 디바이스들의 총 개수를 궁극적으로 결정하고, 그에 의해 메모리 모듈의 전체 저장 용량을 결정한다. 그러한 메모리 모듈의 공통적으로 알려진 예는, 랩톱 또는 개인용 컴퓨터와 같은, 호스트 시스템(host system)에서 사용하기 위한 DRAM 메모리 모듈이다.
그러한 메모리 모듈과 관련 문제는, 그것들이 고정된 메모리 저장 용량을 갖는다는 것이다. 따라서, 더 많은 메모리 저장소가 요구되는 경우에, 물론, 호스트 시스템이 추가적인 메모리 모듈을 받아들이도록 구성되어 있다는 것을 조건으로 하여, 추가적인 모듈이 호스트 시스템에 더해진다. 일반적으로 그렇더라도, 기존의 메모리 모듈은 증가된 저장 용량을 갖는 새로운 메모리 모듈로 대체된다. 메모리 모듈 제조자들은 따라서, 상이한 사용자 및 시스템을 위해 비용 효율적인 해결책을 제공하기 위해서, 각각 상이한 저장 용량을 갖는, 상이한 메모리 모듈을 제조하는 것과 직면한다. 이러한 문제는, 메모리 디바이스 제조자들이 늘 증가하는 밀도를 가진 반도체 메모리들 및/또는 각각의 메모리 패키지내에서 증가하는 개수의 메모리 디바이스들에 대한 기술들을 계속해서 개발한다는 사실에 의해 조성된다. 따라서, 메모리 모듈 제조자는 궁극적으로 소비자에게 전해지는, 새로운 메모리 모듈을 개발하기 위한 비용과 직면한다.
또한, 현재의 비휘발성 메모리 모듈 아키텍쳐(architecture)들은, PCB의 크기에 관계없이, PCB에 연결될 수 있는 메모리 디바이스의 개수에 대한 실제적인 제한과 직면한다. 따라서, 현재의 비휘발성 메모리 모듈 아키텍쳐들이, 예컨대, 오디오 및 비디오 파일과 같은, 사용자들의 큰 멀티미디어 파일들을 저장하기를 희망할 수 있는 사용자들의 증가하는 저장 요구 요청을 충족하지 않을 수 있다.
본 발명의 제1 양태에 따르면, 적어도 2개의 메모리 디바이스, 연결 인터페이스 및 부재를 갖는 메모리 모듈이 제공된다. 연결 인터페이스는 입력 포트와 출력 포트를 포함한다. 상기 부재는, 상기 연결 인터페이스의 입력 포트와 출력 포트 사이에서 상기 부재에 장착되는 적어도 2개의 메모리 디바이스를 직렬로 연결하도록 구성되는 신호 트레이스(signal trace)들을 갖는다. 상기 부재는 보드(board)를 포함할 수 있다. 제1 양태의 일 실시예에 따르면, 상기 적어도 2개의 메모리 디바이스들 중 제1 메모리 디바이스가 입력 포트로부터 입력 신호들을 수신하도록 구성되며, 상기 적어도 2개의 메모리 디바이스들 중 제2 메모리 디바이스가 출력 신호들을 출력 포트에 제공하도록 구성된다. 제1 양태의 다른 실시예에 따르면, 입력 포트는 제1 채널 입력 포트를 포함하고 출력 포트는 제1 출력 포트를 포함하며, 연결 인터페이스가 제2 채널 입력 포트 및 제2 채널 출력 포트를 포함한다. 이러한 실시예에 있어서, 상기 부재는, 상기 제2 채널 입력 포트와 상기 제2 채널 출력 포트 사이에서 상기 부재에 장착되는 추가적인 메모리 디바이스들을 직렬 연결하도록 구성되는 추가적인 신호 트레이스들을 포함한다.
제1 양태의 또 다른 실시예에 있어서, 상기 적어도 2개의 메모리 디바이스는, 상기 부재의 제1 측에 장착되는 제1 그룹의 메모리 디바이스들과 상기 부재의 제2 측에 장착되는 제2 그룹의 메모리 디바이스들을 포함한다. 상기 신호 트레이스들은, 상기 채널 입력 포트로부터 상기 제1 그룹의 메모리 디바이스들의 각각의 메모리 디바이스를 통해서, 그리고 그 다음으로는 상기 제2 그룹의 메모리 디바이스들의 각각의 메모리 디바이스를 통해서 입력 신호들을 전파(propagate)하도록 구성된다. 이러한 실시예에 있어서, 상기 제1 그룹의 메모리 디바이스들은, 상기 채널 입력 포트로부터 입력 신호들을 수신하는 제1 메모리 디바이스, 및 상기 부재의 제2 측으로 입력 신호들을 제공하는 최종 메모리 디바이스를 포함한다. 상기 제2 그룹의 메모리 디바이스들은, 상기 제1 그룹의 메모리 디바이스들의 최종 메모리 디바이스로부터 입력 신호들을 수신하는 제1 메모리 디바이스, 및 상기 채널 출력 포트로 입력 신호들을 제공하는 최종 메모리 디바이스를 포함한다.
대안적인 실시예에 있어서, 상기 신호 트레이스들은 입력 신호들을 상기 제1 그룹의 메모리 디바이스들의 그리고 상기 제2 그룹의 메모리 디바이스들의 메모리 디바이스들을 통해서 스티칭 패턴(stitching pattern)으로 전파하도록 구성된다. 이러한 실시예에 있어서, 상기 제1 그룹의 메모리 디바이스들 중 제1 메모리 디바이스가 상기 채널 입력 포트로부터 입력 신호들을 수신하고, 상기 제1 그룹의 메모리 디바이스들 중 최종 메모리 디바이스가 입력 신호들을 상기 채널 출력 포트로 제공한다.
제2 양태에 있어서, 고체 드라이브 시스템이 제공된다. 상기 시스템은 메모리 제어기 및 메모리 모듈을 포함한다. 상기 메모리 제어기는 호스트 인터페이스(host interface)와 채널을 갖는다. 상기 메모리 모듈은 상기 채널로부터 입력 신호들을 수신하도록 구성되는 채널 입력 포트, 및 상기 채널로 출력 신호들을 제공하도록 구성되는 채널 출력 포트를 포함하는 연결 인터페이스를 갖는다. 제2 양태의 일 실시예에 있어서, 상기 메모리 모듈은 상기 채널 입력 포트와 상기 채널 출력 포트 사이에 직렬로 연결된 적어도 2개의 메모리 디바이스를 포함한다. 이러한 실시예에 있어서, 상기 메모리 모듈은, 상기 연결 인터페이스의 상기 채널 입력 포트와 상기 채널 출력 포트 사이에서 부재에 장착된 적어도 2개의 메모리 디바이스를 직렬로 연결하도록 구성되는 신호 트레이스들을 갖는 상기 부재를 포함한다. 상기 부재는 보드를 포함할 수 있다.
대안적인 실시예에 있어서, 상기 메모리 모듈은 연결 인터페이스를 포함하는 제1 보드, 및 서로 그리고 상기 제1 보드에 직렬로 연결되는 N개의 제2 보드- N은 적어도 1의 정수 값임 -를 포함한다. 상기 적어도 2개의 메모리 디바이스들이 상기 제1 보드 및 상기 N개의 제2 보드들에 장착되고, 상기 채널 입력 포트와 상기 채널 출력 포트 사이에서 서로 직렬로 연결된다. 다른 실시예에 있어서, 상기 채널은 제1 채널이고 상기 메모리 제어기는 제2 채널을 포함하도록 구성된다. 이러한 실시예에 대해서, 상기 보드는, 상기 제2 채널 입력 포트와 상기 제2 채널 출력 포트 사이에서 상기 보드에 장착되는 추가적인 메모리 디바이스들을 직렬로 연결하도록 구성되는 추가적인 신호 트레이스들을 포함한다.
제2 양태의 다른 실시예들에 따르면, 상기 메모리 모듈은 상기 채널 입력 포트를 상기 채널 출력 포트에 연결하도록 구성되는 신호 트레이스들을 포함하고, 또는 상기 메모리 모듈은 상기 채널 입력 포트에 수신된 입력 신호들을 상기 채널 출력 포트로 반복하기 위한 드라이버 회로를 포함한다. 그러한 메모리 모듈은, 상기 채널 입력 포트에 수신되는 입력 신호들을 검사하도록 구성되는 검사 로직 회로(test logic circuitry)를 포함할 수 있다
제3 양태에 있어서, 제1 메모리 홀딩(holding) 부재, 제2 메모리 홀딩 부재, 및 커넥터를 포함하는 메모리 모듈이 제공된다. 상기 제1 메모리 홀딩 부재는, 제1 세트의 직렬 연결된 메모리 디바이스들에 의해 출력 포트에 결합되는 채널 입력 포트, 및 제2 세트의 직렬 연결된 메모리 디바이스들에 의해 입력 포트에 결합되는 채널 출력 포트를 포함한다. 상기 제2 메모리 홀딩 부재는, 제3 세트의 직렬 연결된 메모리 디바이스들에 연결된 제1 포트, 및 제4 세트의 직렬 연결된 메모리 디바이스들에 연결된 제2 포트를 포함한다. 상기 커넥터는, 상기 채널 출력 포트를 상기 제1 포트에 그리고 상기 채널 입력 포트를 상기 제2 포트에 전기적으로 연결하도록 구성된다.
일 실시예에 따르면, 상기 커넥터는, 상기 제1 메모리 홀딩 부재의 출력 포트 및 입력 포트의 단자들에 전기적으로 연결되도록 구성되는 제1 단부, 및 상기 제2 메모리 홀딩 부재의 제1 포트 및 제2 포트의 단자들에 전기적으로 연결되도록 구성되는 제2 단부를 가짐으로써, 상기 제1 메모리 홀딩 부재가 스택된(stacked) 구성으로 상기 제2 메모리 홀딩 부재 위로 접힐 수 있는, 유연성 있는 커넥터를 포함한다. 대안적으로, 상기 메모리 모듈은, 상기 제1 메모리 홀딩 부재의 개루프 출력 포트 및 개루프 입력 포트의 단자들에 전기적으로 연결되는 제1 소켓, 상기 제2 메모리 홀딩 부재의 제1 포트 및 제2 포트의 단자들에 전기적으로 연결되는 제2 소켓을 더 포함할 수 있고, 상기 유연성 있는 커넥터는 상기 제1 소켓에 분리 가능하게 삽입될 수 있는 제1 단부 및 상기 제2 소켓에 분리 가능하게 삽입될 수 있는 제2 단부를 갖는다. 대안적으로, 상기 메모리 모듈은, 상기 제1 메모리 홀딩 부재의 개루프 출력 포트와 개루프 입력 포트의 단자들에 전기적으로 연결되는 소켓을 더 포함할 수 있고, 유연성 있는 커넥터가 상기 제2 메모리 홀딩 부재의 제1 포트 및 제2 포트의 단자들에 영구적으로 연결되는 제1 단부 및 상기 소켓에 분리 가능하게 삽입될 수 있는 제2 단부를 갖는다. 상기 유연성 있는 커넥터는 리본 커넥터(ribbon connector)일 수 있다.
제3 양태의 또 다른 실시예에 있어서, 상기 제3 세트의 직렬 연결된 메모리 디바이스들 및 상기 제4 세트의 직렬 연결된 메모리 디바이스들이 상기 제1 포트와 상기 제2 포트 사이에 직렬로 연결된다. 대안적으로, 상기 제3 세트의 직렬 연결된 메모리 디바이스들은, 제1 포트와 제3 포트 사이에 직렬로 연결되고, 상기 제4 세트의 직렬 연결된 메모리 디바이스들은 제2 포트와 제4 포트 사이에 직렬로 연결된다. 이러한 대안적인 실시예에 있어서, 다른 커넥터가 상기 제3 포트의 단자들을 상기 제4 포트의 단자들에 전기적으로 연결하도록 구성되고, 또는 소켓이 상기 제3 포트 및 상기 제4 포트의 단자들에 연결됨으로써, 다른 커넥터가 상기 소켓에 분리 가능하게 삽입될 수 있고 상기 제3 포트의 단자들을 상기 제4 포트의 단자들에 전기적으로 연결하도록 구성된다. 대안적으로, 상기 커넥터는 제1 커넥터이고, 상기 메모리 모듈은, 제5 세트의 직렬 연결된 메모리 디바이스들에 연결된 제5 포트 및 제6 세트의 직렬 연결된 메모리 디바이스들에 연결된 제6 포트를 갖는 제3 메모리 홀딩 부재, 및 상기 제5 포트를 상기 제3 포트에 그리고 상기 제6 포트를 상기 제4 포트에 전기적으로 연결하도록 구성되는 제2 커넥터를 더 포함한다.
제4 양태에 있어서, 제1 메모리 홀딩 부재, N개의 제2 메모리 홀딩 부재, 및 복수의 메모리 디바이스들을 포함하는 메모리 모듈이 제공된다. 상기 제1 메모리 홀딩 부재는, 채널 입력 포트 및 채널 출력 포트에 대응하는 전기 단자들을 포함하는 연결 인터페이스를 갖는다. 상기 N개의 제2 메모리 홀딩 부재는, 서로 그리고 제1 메모리 블레이드에 직렬로 연결되는데, N은 적어도 1의 정수 값이다. 복수의 메모리 디바이스들이, 상기 제1 메모리 홀딩 부재 및 상기 N개의 제2 메모리 홀딩 부재에 장착되며, 상기 채널 입력 포트와 상기 채널 출력 포트 사이에서 서로 직렬로 연결되며, 상기 복수의 메모리 디바이스들의 각각을 통해 상기 채널 입력 포트에 수신되는 신호들을 전파하도록 구성된다. 제4 양태의 일 실시예에 따르면, 상기 제1 메모리 홀딩 부재가, 유연성 있는 커넥터로 상기 N개의 제2 메모리 홀딩 부재들 중 하나의 제2 메모리 홀딩 부재에 연결됨으로써, 상기 제1 메모리 홀딩 부재의 한 세트의 복수의 메모리 디바이스들이 상기 유연성 있는 커넥터를 통해 상기 N개의 제2 메모리 홀딩 부재들 중 하나의 제2 메모리 홀딩 부재의 다른 세트의 복수의 메모리 디바이스들과 직렬로 연결된다.
대안적인 실시예에 따르면, 상기 제1 메모리 홀딩 부재 및 각각의 상기 N개의 제2 메모리 홀딩 부재가, 각각의 상기 메모리 홀딩 부재들간에 연결되는 유연성 있는 커넥터들에 의해 일련의 메모리 블레이드들로서 서로 연결되고, 상기 제1 메모리 홀딩 부재 및 상기 N개의 제2 메모리 홀딩 부재에 장착되는 복수의 메모리 디바이스들이 상기 유연성 있는 커넥터들을 통해 서로 직렬로 연결된다. 본 실시예들에 따르면, 상기 제1 메모리 홀딩 부재 및 각각의 상기 N개의 제2 메모리 홀딩 부재가 스택(stack)을 형성하도록 서로의 위로 접힐 수 있다. 보다 상세하게는, 상기 제1 메모리 홀딩 부재 및 각각의 상기 N개의 제2 메모리 홀딩 부재가 접책 접기(accordion fold) 구성으로 접힐 수 있다.
제4 양태의 다른 실시예에 있어서, 상기 N개의 제2 메모리 홀딩 부재들 중 하나의 제2 메모리 홀딩 부재는, 다른 제1 메모리 홀딩 부재를 수용하도록 구성되는 적어도 하나의 소켓을 갖는 메모리 익스텐더(memory extender)를 포함한다.
본 개시의 실시예들이 이제, 첨부된 도면을 참조하여, 예시로서만, 설명될 것이다.
도 1은 종래 기술의 메모리 시스템의 블록도이다.
도 2는 본 발명의 일 실시예에 따른 직렬 메모리 시스템의 일반적 블록도이다.
도 3은 본 발명의 일실시예에 따른, 직렬 입출력 인터페이스를 갖는 일반 메모리 디바이스의 블록도이다.
도 4는 고체 드라이브(SSD) 제어기의 블록도이다.
도 5는 플래시 메모리 디바이스 패키지의 볼 격자 어레이 레이아웃을 나타내는 개략도이다.
도 6은 본 발명의 일 실시예에 따른, 팻 타입 메모리 블레이드의 일예의 인쇄 회로 기판을 나타내는 도면이다.
도 7은 본 발명의 일 실시예에 따른, 스키니 타입 메모리 블레이드의 일예의 인쇄 회로 기판을 나타내는 도면이다.
도 8은 본 발명의 일 실시예에 따른, 대안적인 스키니 타입 메모리 블레이드의 일예의 인쇄 회로 기판을 나타내는 도면이다.
도 9는 본 발명의 일 실시예에 따른, 도 6, 7 및 8의 메모리 블레이드들의 커넥터들에 대한 일예의 핀 할당이다.
도 10은 본 발명의 일 실시예에 따른, 단일 채널 메모리 블레이드의 블록도이다.
도 11은 본 발명의 일 실시예에 따른, 다수 채널 메모리 블레이드의 블록도이다.
도 12는 본 발명의 일 실시예에 따른, 채널당 단일 메모리 블레이드를 갖는 SSD 메모리 시스템의 블록도이다.
도 13은 본 발명의 일 실시예에 따른, 채널당 다수 메모리 블레이드를 갖는 SSD 메모리 시스템의 블록도이다.
도 14는 본 발명의 일 실시예에 따른, 다수 채널이 있는 메모리 블레이드들을 갖는 SSD 메모리 시스템의 블록도이다.
도 15는 본 발명의 일 실시예에 따른, 메모리 블레이드의 직렬 메모리 디바이스들의 상호 연결을 나타내는 예시도이다.
도 16은 본 발명의 일 실시예에 따른, 메모리 블레이드의 직렬 메모리 디바이스들의 대안적인 상호 연결을 나타내는 예시도이다.
도 17은 본 발명의 일 실시예에 따른, 메모리 블레이드의 직렬 메모리 디바이스들의 대안적인 상호 연결을 나타내는 예시도이다.
도 18은 본 발명의 일 실시예에 따른, 메모리 블레이드의 직렬 연결된 메모리 디바이스들의 대안적인 개루프 상호 연결을 나타내는 예시도이다.
도 19는 본 발명의 일 실시예에 따른, 다수-블레이드 메모리 모듈의 블록도이다.
도 20은 본 발명의 일 실시예에 따른, 브릿지 링크가 있는 주 메모리 블레이드의 도면이다.
도 21은 본 발명의 일 실시예에 따른, 폐루프 브릿지 링크가 있는 주 메모리 블레이드의 도면이다.
도 22는 본 발명의 일 실시예에 따른, 확장 메모리 블레이드의 도면이다.
도 23은 본 발명의 일 실시예에 따른, 폐루프 확장 블레이드의 도면이다.
도 24는 본 발명의 일 실시예에 따른, 폐루프 확장 블레이드로 변환되는 개루프 확장 블레이드의 도면이다.
도 25는 본 발명의 일 실시예에 따른, 2개의 메모리 블레이드를 갖는 확장 가능 메모리 모듈의 평면도이다.
도 26은 접힘 구성의 도 25의 확장 가능 메모리 모듈의 전면도이다.
도 27은 본 발명의 일 실시예에 따른, 2개의 메모리 블레이드를 갖는 대안적인 확장 가능 메모리 모듈의 평면도이다.
도 28은 접힘 구성의 도 27의 다수-블레이드 메모리 모듈의 전면도이다.
도 29는 본 발명의 일 실시예에 따른, 4개의 메모리 블레이드를 갖는 확장 가능 메모리 모듈의 평면도이다.
도 30은 접힘 구성의 도 29의 다수-블레이드 메모리 모듈의 전면도이다.
도 31은 본 발명의 일 실시예에 따른, 4개의 메모리 블레이드를 갖는 대안적인 확장 가능 메모리 모듈의 평면도이다.
도 32는 접힘 구성의 도 31의 확장 가능 메모리 모듈의 전면도이다.
도 33은 본 발명의 일 실시예에 따른, 4개의 메모리 블레이드를 갖는 대안적인 확장 가능 메모리 모듈의 평면도이다.
도 34는 접힘 구성의 도 33의 확장 가능 메모리 모듈의 전면도이다.
도 35는 본 발명의 일 실시예에 따른, 메모리 블레이드 익스텐더의 도면이다.
도 36은 본 발명의 일 실시예에 따른, 온-보드 클럭 드라이버가 있는 메모리 블레이드 익스텐더의 도면이다.
도 37은 본 발명의 일 실시예에 따른, 패시브 바이패스 메모리 블레이드의 도면이다.
도 38은 본 발명의 일 실시예에 따른, 액티브 바이패스 메모리; 블레이드의 도면이다. 그리고,
도 39는 본 발명의 일 실시예에 따른, 온-보드 검사 로직이 있는 능동 바이패스 메모리 블레이드의 도면이다.
일반적으로, 본 개시는, 메모리 제어기에 분리 가능하게 연결될 수 있는, 그리고 서로 연결될 수 있는 메모리 홀딩 부재들을 갖는 메모리 모듈을 포함하는 대용량 저장 메모리 모듈 시스템을 제공한다. 하나 이상의 모듈의 메모리 홀딩 부재들이 메모리 모듈의 전체 저장 용량을 확장시키도록 서로 연결될 수 있다. 현재 기술되는 확장 가능 메모리 모듈은 저장 용량 제한을 갖지 않는다. 본 개시에 있어서, 메모리 홀딩 부재는, 판, 평면, 보드 및 적어도 하나의 메모리 디바이스를 갖는, 또는, 적어도 하나의 메모리 디바이스가 유지되거나 적어도 하나의 메모리 디바이스가 장착되는 다른 재료를 포함한다. 메모리 홀딩 부재의 일예는 인쇄 회로 기판이다. 하기의 설명에 있어서, 메모리 홀딩 부재의 특정 예는, 인쇄 회로 기판(PCB) 또는 (소위 “블레이드”로 칭해지는) 블레이드꼴 보드(blade-shaped board)이다. 당업자에게는, 메모리 홀딩 부재들이 보드와 블레이드로 한정되지 않는다는 것이 명백할 것이다.
확장 가능 메모리 모듈의 논의 이전에, 현재의 비휘발성 메모리 모듈 시스템이 먼저 기술된다.
도 1은 호스트 시스템(12)과 통합된 종래 기술의 플래시 메모리 시스템(100의 블록도이다. 플래시 메모리 시스템(10)은 호스트 시스템(12)과 통신하는 메모리 제어기(14), 및 다수의 비휘발성 메모리 디바이스(16)를 포함한다. 호스트 시스템은, 마이크로 제어기, 마이크로프로세서, 또는 컴퓨터 시스템과 같은 처리 디바이스를 포함할 것이다. 도 1의 플래시 메모리 시스템(10)은, 메모리 디바이스들(16)이 채널(8)에 병렬로 연결되는, 하나의 채널(18)을 포함하도록 구성된다. 당업자는, 메모리 시스템(10)이, 그것에 연결되는 4개 초과 또는 4개 미만의 메모리 디바이스를 가질 수 있다는 것을 이해할 것이다.
채널(18)은, 모든 그 대응하는 메모리 디바이스들에 연결되는 데이터 및 제어 라인들을 포함하는, 일련의 공통 버스들을 포함한다. 각각의 메모리 디바이스는, 메모리 제어기(14)에 의해 제공되는, 개개의 칩 선택 신호들 CE#1, CE#2, CE#3 및 CE#4로 인에이블(enable)/디스에이블(disable)된다. “#”는 신호가 능동 로우 로직 레벨 신호(active low logic level signal)라는 것을 지시한다. 메모리 제어기(14)는 채널(18)을 통해서 커맨드(command) 및 데이터를, 호스트 시스템(12)의 작동에 기초하여 선택된 메모리 디바이스에 발행할 책임이 있다. 메모리 디바이스로부터 판독되는 데이터는 채널(18)을 통해서 메모리 제어기(14) 및 호스트 시스템(12)에 되돌려 전송된다. 플래시 메모리 시스템(10)의 작동은, 각각의 메모리 디바이스(16)에 병렬로 제공되는 클럭 CLK에 동기화된다. 플래시 메모리 시스템(10)은, 메모리 디바이스들(16)이 채널(18)에 관하여 병렬로 연결되는, 멀티-드롭(multi-drop) 구성으로서 일반적으로 칭해진다.
플래시 메모리 시스템(10)에 있어서, 비휘발성 메모리 디바이스들(16)은 서로 동일할 수 있고, 전형적으로, 예컨대, AND 플래시 메모리 디바이스 또는 다른 타입의 플래시 메모리 디바이스로서 구현될 수 있다. 당업자는, 플래시 메모리가 뱅크(bank)들로 구성되고, 각각의 뱅크는 평면들로 구성되며, 각각의 평면은 블록 소거를 촉진하기 위해 블록들을 포함한다. 가장 상업적으로 가용한 NAND 플래시 메모리 디바이스는 2 평면의 메모리를 갖도록 구성된다.
시스템의 성능에 불리하게 영향을 줄 특정 이슈들이 있다. 플래시 메모리 시스템(10)의 구성은 물리적 성능 제한을 부과한다. 시스템을 가로질러 연장하는 다수의 병렬 신호에 의해서, 그것들이 운반하는 신호들의 신호 보존이 크로스토크(crosstalk), 신호 스큐(signal skew), 및 동시 스위칭 노이즈(simultaneous switching noise; “SSN”) 에 의해 열화될 것이다. 그러한 구성에서의 전력 소비는, 플래시 제어기와 플래시 메모리 디바이스들간의 각각의 신호 트랙이 시그널링(signaling)을 위해 빈번하게 충방전됨에 따라, 이슈가 된다. 증가하는 시스템 클럭 주파수에 의해, 전력 소비가 증가할 것이다.
단일 메모리 디바이스의 드라이브 성능이 긴 신호 트랙들의 로딩에 비해 작기 때문에, 채널에 병렬로 연결될 수 있는 메모리 디바이스의 개수에 대한 실제적인 제한이 또한 있다. 게다가, 메모리 디바이스들의 개수가 증가함에 따라, 더 많은 칩 인에이블 신호들(CE#)이 요구되고, 클럭 신호 CLK가 추가적인 메모리 디바이스들에 라우트(route)될 필요가 있을 것이다. 광대한 클럭 배분에 기인하는 클럭 성능 이슈는 당업계에서는 잘 알려져 있고, 그것은 처리될 필요가 있다. 따라서, 많은 수의 메모리 디바이스를 갖는 메모리 시스템을 수용하기 위해서, 더 많은 채널을 갖는 제어기가 사용되어야 하든가, 그리고/또는 시스템이 더 낮은 주파수로 클럭킹될 필요가 있을 것이다. 다수 채널 및 추가적인 칩 인에이블 신호들을 갖도록 구성되는 제어기는 메모리 시스템의 비용을 증가시킨다. 그게 아니라면, 메모리 시스템은 적은 수의 메모리 디바이스들로 제한된다.
비휘발성 데이터 저장 어플리케이션들용으로 가장 공통적으로 사용되는 NAND 플래시 메모리 디바이스는 언젠가는 칩당 최대 밀도에 도달할 수 있다. 따라서, 도 1의 멀티-드롭 구성의 플래시 메모리 시스템은, 채널(18)이 제한된 개수의 메모리 디바이스만을 수용할 수 있기 때문에, 그 최대 저장 밀도로 제한될 수 있다.
예를 들어, 채널(18)은 최대 8개의 메모리 디바이스를 받아들이는 것으로 제한될 수 있고, 그게 아니라면 추가적인 메모리 디바이스의 추가를 통한 로딩 효과들이 메모리 시스템(10)의 전체 성능에 부정적으로 영향을 줄 수 있다. 따라서, 메모리 시스템(10)의 총 메모리 용량을 증가시키기 위한 유일한 방법은 더 많은 채널을 메모리 제어기(14)에 추가하는 것일 것이다. 현재, 8개의 채널들까지 갖는 메모리 제어기들은 SSD 어플리케이션용으로 사용될 수 있다. 따라서, 각각의 메모리 디바이스가 64 Gb의 데이터를 저장할 수 있다면, 8개의 채널들을 갖는 메모리 시스템(10)의 총 메모리 용량은 512 GB일 것이다. 각각의 메모리 디바이스 패키지가 다수의 메모리 디바이스 다이(die)들을 포함할 수 있고, 상기 다이들의 데이터 신호 라인들이 패키지의 핀들에 병렬로 서로 연결된다는 것에 주목해야 한다.
도 1의 멀티-드롭 시스템의 제한들은 도 1에 도시된 것과 같이 직렬 메모리 시스템을 이용하는 것에 의해 극복된다.
도 2는 일 실시예에 따른, 직렬 메모리 시스템 아키텍쳐(architecture)의 개념적 성일을 예시하는 블록도이다. 도 2에 있어서, 직렬 메모리 시스템(100)은 적어도 하나의 직렬 채널 출력 포트 Sout 및 직렬 채널 입력 포트 Sin을 갖는 메모리 제어기(102), 및 직렬로 연결되는 메모리 디바이스들(104, 106, 108, 110, 112, 114 및 116)을 포함한다. 일 실시예에 있어서, 메모리 디바이스들은 플래시 메모리 디바이스들일 수 있다. 대안적으로, 메모리 디바이스들은 DRAM, SRAM 또는, 커맨드를 실행하고 또는 커맨드와 데이터를 다음 메모리 디바이스에 통과시키기 위한, 특정 커맨드 구조와 호환될 수 있는 직렬 입출력 인터페이스를 갖고 있다는 것을 조건으로, 임의의 다른 타입의 메모리 디바이스일 수 있다. 메모리 디바이스들은 하나의 시스템내에서 동일 타입의 메모리들 또는 혼합된 타입의 메모리들(예컨대, NAND 플래시, NOR 플래시, DRAM, SRAM)일 수 있다. 그러한 메모리 디바이스 구성 및 특정 커맨드 구조의 추가적인 세부들이 후술될 것이다.
현재 실시예가 7개의 메모리 디바이스를 포함하지만, 대안적인 실시예들은 겨우 하나의 메모리 디바이스만을 포함할 수 있고, 임의의 개수까지의 메모리 디바이스들을 포함할 수 있다. 따라서, 메모리 디바이스(104)가 그것이 Sout에 연결됨에 따라 직렬 메모리 시스템의 제1 디바이스라면, 메모리 디바이스(116)는 그것이 Sin에 연결됨에 따라 N번째 또는 최종 디바이스이며, N은 0보다 큰 정수값이다. 그러면, 메모리 디바이스들(106 내지 114)은 상기 제1 메모리 디바이스와 상기 최종 메모리 디바이스 사이에 끼어있는 직렬 연결된 메모리 디바이스들이다. 각각의 메모리 디바이스는 시스템의 파워 업 초기화시에 별개의 식별 번호 또는 디바이스 어드레스(DA)를 추정할 수 있고, 그리하여 그것들이 개별적으로 어드레스(addres)될 수 있다. 공동 소유의 미국 특허 공개 제2011/0087823호, 제2007/0233917호, 제2011/0032932호, 제2008/0192649호, 제2008/0215778호 및 제2008/0140899호는 메모리 시스템의 직렬 연결된 메모리 디바이스들에 대한 디바이스 어드레스들을 생성하기 위한 방법들을 기술한다.
메모리 디바이스들(104 내지 116)은, 하나의 메모리 디바이스의 데이터 입력이 이전의 메모리 디바이스의 데이터 출력에 연결되고 그에 의해 일련의 제1 및 최종 메모리 디바이스들을 제외하고, 직렬-연결 구성을 형성하기 때문에, 직렬 연결된 것으로 간주된다.
도 2에 도시된 직렬 메모리 시스템은, 호환 가능한 직렬 입출력 인터페이스들을 갖는, 플래시 메모리 디바이스와 같은, 메모리 디바이스들을 채용한다. 직렬 입출력 인터페이스를 갖는 플래시 메모리 디바이스의 일예는, 그 내용이 참조로 통합되어 있는, 2010년 1월 26일에 특허된, 공동 소유의 미국 특허 제7,652,922호에 기술되어 있다. 다른 예에 있어서, 2011년 6월 7일자로 특허된, 공동 소유의 미국 특허 제7,957,173호에 기술되어 있는 바와 같이 직렬 입출력 인터페이스를 갖는 SIP(system in package) 플래시 메모리 디바이스가 도 2에 도시된 직렬 메모리 시스템에서 사용될 수 있으며, 그 내용이 참조로 통합되어 있다. 직렬 입출력 인터페이스를 갖는 일예의 메모리 디바이스의 블록도가 도 3에 도시되어 있다.
도 3은 본 실시예들의 직렬 메모리 시스템에서 사용하기에 적절한 직렬 입출력 인터페이스를 갖는 일반적인 메모리 디바이스의 구성을 예시하는 블록도이다. 메모리 디바이스(200)는, 메모리 어레이 뱅크들(202 및 204)를 포함하는 네이티브 메모리 코어(native memory core), 및 메모리 어레이 뱅크들(202 및 204)에 액세스하기 위한 제어 및 I/O 회로들(206)을 포함한다. 당업자는 메모리 어레이가 단일 메모리 뱅크 또는 2개 보다 많은 메모리 뱅크들로서 구성될 수 있다는 것을 이해할 것이다. 네이티브 메모리 코어는, 예컨대, DRAM, SRAM, NAND 플래시, 또는 NOR 플래시 메모리 기반일 수 있다. 물론, 임의의 적절한 신흥 메모리 및 그 대응하는 제어 회로들이 사용될 수 있다. 따라서, 네이티브 메모리 코어의 타입에 따라서, 회로 블록(206)은 에러 교정 로직, 고전압 생성기들, 리프레시 로직 및 메모리 타입 본래의 동작들을 실행하기 위해 요구되는 임의의 다른 타입의 회로 블록들을 포함할 수 있다.
일반적으로, 메모리 디바이스들은 내부 회로 신호들을 어서트(assert)하는 것에 의해 수신 커맨드에 응답하여 관련 회로들을 초기화시키기 위한 커맨드 디코더(command decoder)들을 이용한다. 그것들은 또한, 데이터, 커맨드 및 어드레스를 수신하고 래치(latch)하기 위한 잘 알려진 I/O 회로를 포함할 것이다. 본 실시예들에 따르면, 직렬 인터페이스 및 제어 로직 블록(208)이 데이터 및 제어 신호를 수신하고, 데이터 및 제어 신호를 출력 또는 제공할 책임이 있다. 본 예에 있어서, 직렬 인터페이스 및 제어 로직 블록(208)은 RST#, CE#, CK#, CK, CSI, DSI 및 Dn 입력들을 수신하고, Qn, CSO, DSO, CKO 및 CKO# 출력들을 제공한다. 하기의 표 1은 이러한 신호들의 기능들을 개괄한다.
포트 설명
CK/
CK#		 클럭: CK는 시스템 클록 입력이다. CK 및 CK#는 차동 클럭 입력들이다. 모든 커맨드들, 어드레스들, 입력 데이터 및 출력 데이터는 양방향의 CK 및 CK# 교차 에지들에 참조된다.
CE# 칩 인에이블: CE#가 LOW일 때, 디바이스가 인에이블된다. 일단 디바이스가 프로그램 또는 소거 동작을 시작하면, 칩 인에이블 포트가 디-어서트(de-assert)될 수 있다. 또한, CE# LOW는 내부 클럭 신호들을 활성화시키고 CE# HIGH는 내부 클럭 신호들을 비활성화시킨다.
RST# 칩 리셋: RST#는 디바이스에 대해 리셋을 제공한다. RST#가 HIGH일 때, 디바이스는 일반 동작 모드에 있다. RST#가 LOW일 때, 디바이스는 리셋 모드에 들어갈 것이다.
D[n] 데이터 입력: (n=1, 2, 3, 4, 5, 6, 7 또는 8) 커맨드, 어드레스 및 입력 데이터를 수신한다.
Q[n] 데이터 출력: (n=1, 2, 3, 4, 5, 6, 7 또는 8) 판독 동작 동안에 출력 데이터를 송신한다.
CSI 커맨드 스트로브 입력(Command Strobe Input): CSI가 HIGH일 때, D[n]을 통한 커맨드, 어드레스 및 입력 데이터가 CK와 CK#의 교차시에 래치된다. CSI가 LOW일 때, 디바이스는 D[n]으로부터의 입력 신호들을 무시한다.
CSO 커맨드 스트로브 출력(Command Strobe Output): 에코 신호 CSO는 소스 신호 CSI의 재송신 버전이다.
DSI 데이터 스트로브 입력: HIGH일 때, Q[n] 버퍼를 인에이블시킨다. DSI가 LOW일 때, Q[n] 버퍼가 이전에 액세스된 데이터를 홀드(hold)한다.
DSO 데이터 스트로브 출력: 에코 신호는 DSO는 소스 신호 DSI의 재송신 버전이다.
CKO/
CKO#		 클럭 출력: 에코 클럭들 CKO/CKO#는 수신 클럭들 CK/CK#의 재송신 버전이다.
직렬 인터페이스 및 제어 로직 블록(208)은, 예컨대, 미국 특허 제7652922호에서 논의되는 바와 같이, 다양한 기능들에 대해 책임이 있다. 직렬 인터페이스 및 제어 로직 블록(208)의 예시적인 기능들은, 디바이스 식별자 번호를 설정하는 것, 다음의 직렬 연결된 메모리 디바이스로 데이터를 통과시키는 것, 및 네이티브 동작들을 실행하기 위해 수신된 커맨드를 디코드하는 것을 포함한다. 이러한 회로는 커맨드들을 직렬로 수신하도록 구성될 것이고, 코어 회로들을 제어하기 위해 특정한 기존의 네이티브 커맨드들에 더하여, 메모리 디바이스의 직렬 동작에 특정한 추가적인 커맨드들을 포함하도록 구성될 것이다. 커맨드 세트는, 메모리 디바이스들이 직렬로 연결되는 경우에, 메모리 제어기에 의해 사용한 특징들을 실행하도록 확장될 수 있다. 예를 들어, 상태 레지스터 정보(status register information)가 메모리 디비이스의 상태를 평가하도록 요청될 수 있다.
따라서, 도 2의 실시예에 도시된 메모리 디바이스들이 이러한 사전에 언급된 특허들 및 특허 출원들에 개시된 플래시 메모리 디바이스들을 채용할 수 있다. 이러한 특허 어플리케이션들에 기술된 직렬 입/출력 인터페이스는 사용될 수 있는 직렬 인터페이스 포맷의 예들이다. 메모리 디바이스들간의 직렬 동작을 촉진하는 임의의 직렬 입출력 인터페이스가, 그것이 미리 규정된 커맨드 구조를 받아들이기 위해 구성되었다는 것을 조건으로, 사용될 수 있다.
메모리 제어기(102)의 채널은, 커맨드, 데이터 및 어드레스 정보를 운반하기 위한 임의의 데이터 폭의 데이터 채널, 및 제어 신호 데이터를 운반하기 위한 제어 채널을 포함한다. 도 2의 실시예는 하나의 채널을 포함하고, 하나의 채널은 Sout 및 대응하는 Sin 포트들을 포함한다. 하지만, 메모리 제어기(102)는 별개의 메모리 디바이스 체인들을 수용하기 위한 임의의 개수의 채널들을 포함할 수 있다. 예컨대, 채널은 CK/CK#, CSI, DSI 및 Dn 신호들을 포함할 수 있다.
도면들에 도시된 특정 예의 동작에 있어서, 메모리 제어기(102)는, 동작 코드(operational code; “op code”), 디바이스 어드레스, 판독 또는 프로그래밍을 위한 어드레스 정보, 및 프로그래밍을 위한 데이터를 포함하는 커맨드를 그 Sout 포트를 통해 발행한다. 커맨드는 직렬의 비트스트림 패킷(serial bitstream packet)으로서 발행되며, 패킷은, 예컨대, 바이트와 같이 미리 규정된 크기의 세그먼트들로 논리적으로 세분될 수 있다. 비트스트림은, 경시적으로 제공되는 비트들의 시퀀스(sequence) 또는 시리즈(series)이다. 디바이스 어드레스와 그 할당된 어드레스를 비교하는 커맨드가 제1 메모리 디바이스(104)에 의해 수신된다. 어드레스들이 매치되면, 메모리 디바이스(104)는 커맨드를 실행한다. 그게 아니라면, 커맨드는 그 자신 소유의 출력 포트를 통해서, 동일 절차가 반복되는, 다음 메모리 디바이스(106)로 패스된다. 최후에는, 선택된 메모리 디바이스로서 칭해지는, 매칭 디바이스 어드레스를 갖는 메모리 디바이스가 커맨드에 의해 지시되는 동작을 실행할 것이다. 커맨드가 데이터를 판독하기 위한 것이라면, 선택된 메모리 디바이스는 그 출력 포트를 통해 판독 데이터를 출력할 것이며, 그것은 메모리 제어기(102)의 Sin 포트에 도달할 때까지 사이에 끼어 있는 메모리 디바이스들을 통해 직렬로 패스된다. 메모리 제어기(102)는 메모리 디바이스들(104 내지 116)의 직렬 인터페이스와 호환될 수 있는 직렬 인터페이스를 갖는다. 메모리 제어기 및 메모리 디바이스들의 동작 및 커맨드 구조의 예들은, 예컨대, 2007년 5월 17일의 US 2007/0109833 A1에 기술되어 있고, 그 내용이 참조로 통합되어 있다.
도 4는 도 2의 시스템(100)에 사용될 수 있는 플래시 디바이스들에 연결되는 고체 드라이브(SSD) 메모리 제어기(102)의 블록도이다. 메모리 제어기의 동작은, 예컨대, US 2007/0165457 A1에 기술되어 있고, 그 내용들이 참조로 통합되어 있다. 도 4를 참조하여 보면, 크리스탈(Xtal)(250)은 클럭 생성기 및 제어 블록(252)에 연결되는 베이스 클럭 신호를 제공한다. 클럭 생성기 및 제어 블록(252)은 호스트 인터페이스를 위한 물리적 레이어 송수신기(본 예에서는 직렬 ATA PHY), 플래시 제어기 및 중앙 처리 유닛(CPU)(254)에 다양한 클럭 신호들을 제공한다. 호스트 인터페이스는 외부의 호스트 시스템과 통신하기 위해 순응되고, 예컨대, ATA(SATA), eSTAT, ATA, CE-ATA, PCIe 또는 유니버설 직렬 버스(universal serial bus; “USB”)로서 구성될 수 있다. 맞춤형 인터페이스 또는 새롭게 표준화되는 인터페이스들이 또한 사용될 수 있다. CPU(254)는 공통의 버스(258)를 통해 다른 서브시스템들과 통신한다. 온 칩(on chip) 랜덤 액세스 메모리(random access memory; "RAM")가 버퍼 메모리로서 사용되고 판독 전용 메모리(read-only memory; “ROM”)가 실행 가능한 코드들을 저장한다. RAM과 ROM의 양쪽이 블록(260)내에 나타내어져 있다. 플래시 제어 블록(262)은 메모리 디바이스와의 통신을 가능케 하기 위한 물리적 플래시 직렬 인터페이스(264), 에러 교정(ECC) 블록(266) 및 파일 및 메모리 관리 블록(268)로 구성된다. 동작시에, 플래시 메모리 디바이스들이 물리적 플래시 직렬 인터페이스(264)를 통해 액세스되고, 플래시 디바이스들로부터의 액세스된 데이터가 ECC 블록(266)에 의해 체크되고 교정된다. 파일 및 메모리 관리 블록(268)은 논리적 대 물리적 어드레스 변환 및 웨어-레벨링(wear-leveling) 알고리즘들을 제공한다. 플래시 직렬 인터페이스(264)를 제외하고, 메모리 제어기(102)의 모든 다른 구성요소들이 병렬 메모리 시스템용으로 현재 가용한 메모리 제어기들에서 발견된다. 따라서, 병렬 메모리 시스템 메모리 제어기 설계는, 도 2의 메모리 디바이스들과 통신하는 것에 대해 호환될 수 있는 플래시 직렬 인터페이스(264)로 병렬 인터페이스를 간단히 대체하는 것에 의해 직렬 메모리 시스템 아키텍쳐 실시예들에서 사용하는 것에 대해 용이하게 순응될 수 있다.
SSD 제어기들이 어플리케이션-특정의 집적 회로(ASIC) 또는 필드 프로그램가능 게이트 어레이(field programmable gate array; “FPGA”) 칩들로서 형성될 수 있다. 본 실시예들에 따르면, SSD 제어기가 임의의 개수의 채널들을 갖도록 구성될 수 있으며, 각각의 채널이 채널의 Sout 포트와 채널의 Sin 포트로부터의 폐루프 신호 경로를 형성한다. 각각의 Sout 포트는, 데이터 신호들, 클럭 신호들 및 다른 제어 신호들을 한정되지 않고 포함하는 신호들의 세트를 제공한다. 각각의 Sin 포트는 이러한 신호들의 세트를 수신한다. 하기에서 논의될 바와 같이, 적어도 하나의 메모리 모듈에 연결되는 메모리 디바이스들이 이러한 신호 경로와 일직선으로 위치되며, 보다 상세하게는 서로 직렬로 연결된다.
도 3의 직렬 메모리 디바이스의 이전에 나타낸 블록도는 반도체 칩으로서 형성되고, 인쇄 회로 기판으로의 연결을 위한 패키지 리드(lead)들로 패키지로 캡슐화된다. 메모리 디바이스 패키지의 총 메모리 용량을 최대화하기 위해서, 다수의 반도체 메모리 디바이스 칩들이 함께 패키지화될 수 있다. 패키지내에서, 이러한 다수의 메모리 디바이스 칩들이 서로 직렬로 연결됨으로써, 제1 디바이스가 Sin 포트 패키지 리드들에 연결되는 그 자신의 Sin 포트 단자들을 갖고, 최종 디바이스가 Sout 패키지 리드들에 연결되는 그 자신의 Sout 포트 단자들을 가지며, 사이에 끼어 있는 메모리 디바이스 칩들이 각각, 다른 메모리 디바이스 칩의 Sout 포트 단자들에 연결되는 그 자신의 Sin 포트 단자들 및 다른 메모리 디바이스 칩의 Sin 포트 단자들에 연결되는 그 자신의 Sout 포트 단자들을 갖는다. 이것은 다수-칩 패키지(multi-chip package; “MCP”)로서 칭해진다.
도 5는 적어도 하나의 반도체 직렬 메모리 디바이스 칩을 포함하는 직렬 메모리 디바이스 패키지(280)의 도면이다. 보다 상세하게, 도 5는 도 3에 나타내어진 직렬 입출력 인터페이스와 같은, 직렬 입출력 인터페이스를 갖는 적어도 하나의 직렬 메모리 디바이스를 캡슐화하는 패키지(280)의 톱 다운 뷰(top down view)이다. 점선의 원들은, 플래시 메모리 칩의 패드(pad)들에 패키지내에서 연결되는, 패키지의 하측상의 볼 타입 커넥터(ball type connector)들의 위치들을 나타낸다. 도 5는 볼 격자 어레이 레이아웃(ball grid array layout)의 일 예이고, 임의의 대안적인 레이아웃이 사용될 수 있다. 본 예에 있어서, 패키지가 긴 에지와 짧은 에지를 갖는 직사각형의 모양이라는 것이 주목된다. 도 5의 현재 도시된 예의 실시예에 있어서, 각각의 볼 타입 커넥터가 표 1에 도시된 신호 명칭들에 대응하는 신호 명칭으로 명칭이 붙여진다. 본 실시예에 있어서, 도 5의 패키지 리드들이 PCB상의 상보적인 연결들에 전기적으로 연결된다.
본 실시예들에 따르면, 다수의 패키지들이 메모리 블레이드에 연결되고, 직렬 구성으로 서로 상호 연결된다. 본 실시예들에 있어서, 메모리 블레이드는 PCB - 메모리 제어기 없이 그 상부에 장착되는 메모리 디바이스들을 가짐 - 이다.
도 6 및 7은 본 실시예들에 따라, 장착된 메모리 디바이스들 없이 상이하게 모양을 갖는 메모리 블레이드들의 도면들이다. 도 6은 팻 타입(fat type) 메모리 블레이드(300) - 그 일측에 도 5에 도시된 타입의 8개의 플래시 메모리 디바이스 패키지들을 수용하도록 모양을 갖춤 - 를 나타낸다. 8개의 더 많은 플래시 디바이스 패키지들은 팻 타입 메모리 블레이드의 타측에 부착될 수 있다. 아웃라인 박스(outline box)(302)는 하나의 메모리 디바이스 패키지가 PCB에 장착되는 위치를 표시하며, 그것은 메모리 디바이스 패키지의 하측의 볼 커넥터들에 대한 상보적인 연결들을 갖는다. 도 6의 도면은 메모리 디바이스들의 볼 커넥터들간의 연결들이 PCB의 트레이스들에 전기적으로 연결되는, 패키지 볼 신호도를 나타낸다. 팻 타입 메모리 블레이드의 기판은, 플래시 메모리 디바이스 패키지들을 서로 직렬로 상호 연결하기 위한 금속 라인 트레이스들을 갖는 PCB이다. 본 실시예에 따르면, 신호 트레이스들은, 각각의 플래시 메모리 디바이스를 다른 플래시 메모리 디바이스와 직렬로 연결하도록 구성된다. 일 예의 라인 트레이스는 라인(304)이다. PCB가 몇몇 층의 라인 트레이스들을 포함할 수 있고, 따라서 도 6의 상부 층에는 모든 신호 연결들이 나타내어져 있지 않다는 것에 주목해야 한다.
수형(male type) 커넥터 탭(306)과 같은 연결 인터페이스가 팻 타입 메모리 블레이드의 좌측으로부터 연장되며, 그것이 연결된 채널의 출력(Sout)을 제공하기 위한 그리고 입력(Sin)을 수신하기 위한 전도체 리드들의 세트를 포함한다. 커넥터 탭의 양측이 전도체 리드들의 세트를 포함할 수 있으며, 하나가 전도체 리드들의 입력 세트일 수 있고 다른 것이 전도체 리드들의 출력 세트일 수 있다. 커넥터 탭(306)은 메모리 블레이드 커넥터의 상보적인 소켓(도시되지 않음)내로 분리 가능하게 삽입될 수 있다. 도 6에서 알 수 있듯이, 메모리 블레이드의 치수들은, 긴 에지들이 메모리 블레이드의 수직 에지들에 나란한, 플래시 메모리 디바이스 패키지의 배향에 의해 결정된다.
스키니 타입(skinny type) 메모리 블레이드(310)로 칭해지는, 도 7의 메모리 블레이드 실시예는 또한, 그 일측에 8개의 플래시 메모리 디바이스 패키지들을 수용하도록, 그리고 그 대향측에 다른 8개의 플래시 메모리 디바이스 패키지들을 수용하도록 모양을 갖는다. 아웃라인 박스(312)가 하나의 메모리 디바이스 패키지가 PCB에 장착되는 위치를 나타내지만, 전도성 라인 트레이스들은 나타내어져 있지 않다. 커넥터 탭(314)과 같은 연결 인터페이스는 스키니 타입 메모리 블레이드의 좌측으로부터 연장되고, 전도체 리드들의 세트 - 그것이 연결된 채널의 입력 또는 출력을 계속하기 위한 것임 - 를 포함한다. 커넥터 탭의 양측이 전도체 리드들의 세트를 포함할 수 있으며, 하나가 전도체 리드들의 입력 세트일 수 있고, 다른 것이 전도체 리드들의 출력 세트일 수 있다. 대안의 전도체 리드 신호 할당들이 가능하다. 스키니 타입 메모리 블레이드는, 폼 팩터(form factor)가 상이하다는 것을 제외하고, 도 6의 팻 타입 메모리 블레이드와 기능적으로 동일하다. 보다 상세하게, 플래시 메모리 디바이스 패키지들의 짧은 에지들이 메모리 블레이드의 수직 에지들에 나란하게 배향된다.
도 6 및 7의 메모리 블레이드들이 그 각각의 측부에 장착되는 8개의 메모리 디바이스들을 갖는 것에 한정되지 않는다는 것을 지금 주목해야 한다. 메모리 블레이드 PCB는, 임의의 레이아웃 구성으로, 임의의 개수의 메모리 디바이스들을 수용하도록 모양을 갖고 크기를 가질 수 있다. 예를 들어, 도 8의 메모리 블레이드(311)는, 각각의 측부에 4개의 메모리 디바이스들(312)을 수용하도록 길이와 폭 치수들에 있어서 크기를 갖고 모양을 갖는, 도 7에 도시된 스키니 타입 메모리 블레이드(310)의 단축 버전이다.
커넥터 탭들(306 및 314)은 동일한 모양을 가질 수 있고, 장착된 메모리 디바이스 패키지들에 제공되고 장착된 메모리 디바이스 패키지들로부터 수신되는 신호들을 운반하기 위한 동일 핀 또는 리드 구성들을 가질 수 있다. 도 9는 도 6, 7 및 8에 도시된 팻 타입 메모리 블레이드 또는 스키니 타입 메모리 블레이드에 대한 커넥터 탭의 핀 할당을 목록화한 표(315)이다. 도 9에 도시된 모든 입력 신호들 및 출력 신호들이 단일의 직렬 채널의 부분이다. 본 예에 있어서, 표의 좌측에 나타나 있는 핀들이 신호들을 수신하기 위한 채널 입력의 부분이고 표의 우측에 나타나 있는 핀들이 신호들을 제공하거나 출력하기 위한 채널 출력의 부분이다. 본 특정 예에 있어서, 모든 채널 입력 핀들이 커넥터 탭의 일측에 형성되고, 모든 채널 출력 핀들이 커넥터 탭의 타측에 형성된다. 대안적으로, 채널 입력 및 출력 핀들이, 커넥터 탭의 어느 쪽의 측부에서든 혼합될 수 있고, 또는 커넥터 탭의 일측에만 형성될 수 있다.
메모리 패키지들이, 일단 도 6 또는 도 7의 메모리 블레이드들에 장착되면, 서로든 또는 커넥터 탭에든 가깝게 위치된다는 것을 알 수 있다. 본 구성의 장점은, 패키지들간의 신호 라인 정전 용량을 최소화하기 위해서, 인접한 메모리 패키지들간의 또는 커넥터 탭과 메모리 패키지간의 전도성 라인 트레이스들이 최소화될 수 있다는 것이다. 예를 들어, 제1 메모리 패키지는 메모리 블레이드의 Sin 핀들에 연결되는 그 자신의 Sin 포트 입력 단자들을 갖고, 최종 메모리 패키지가 메모리 블레이드의 Sout 핀들에 연결되는 그 자신의 Sout 포트 출력 단자들을 가지며, 사이에 끼어 있는 메모리 패키지들이 제1 및 최종 메모리 패키지들 사이에 직렬로 배열된다. 메모리 패키지들을 통한 정보의 직접적인 흐름이, 예로서, 도 10에 나타내어져 있다.
메모리 블레이드의 이전에 나타낸 실시예들이 그것에 장착되는 메모리 제어기를 포함하지 않는다는 것에 주목해야 한다. 따라서, 메모리 블레이드 실시예들은 메모리 제어기가 없다.
도 6, 7 및 8의 메모리 블레이드들은 단일 채널 또는 다수채널 메모리 블레이드들일 수 있다. 도 10은, 메모리 블레이드의 Sin 포트 단자들과 Sout 포트 단자들간에 서로 직렬로 연결되고, PCB에 장착되는 다수의 메모리 패키지들을 갖는, 단일 채널 메모리 블레이드의 기능적 블록도이다.
도 10에 있어서, 메모리 블레이드 PCB(320)는 제1 메모리 패키지(322), 최종 메모리 패키지(324), 및 사이에 끼인 메모리 패키지들(326)을 포함한다. 제1 메모리 패키지(322)는, "Sin"으로 도 10에서 명칭 붙여진, 메모리 블레이드의 Sin 입력단자들에 연결되는 그 자신의 Sin 포트 입력 단자들을 갖는다. 최종 메모리 패키지(324)는, "Sout"으로 도 10에서 명칭 붙여진, 메모리 블레이드의 Sout 출력 단자들에 연결되는 그 자신의 Sout 포트 출력 단자들을 갖는다. 사이에 끼어 있는 메모리 패키지들(326)의 각각은, 2개의 인접한 사이에 끼어 있는 메모리 패키지들(326)에, 또는 제1 메모리 패키지(322)와 최종 메모리 패키지(324)에 연결된다. 각각의 메모리 패키지간의 화살표들은, PCB(320)의 Sin 포트 입력 단자들로부터 Sout 출력 단자들로의 커맨드 및 데이터 흐름의 방향을 예시한다. PCB(320)의 모든 메모리 패키지들은 단일 채널의 부분이다.
도 11은, 본 실시예에 따른, 다수 채널 메모리 블레이드의 블록도이다. 보다 상세하게, 도 11의 실시예는 2개의 채널 메모리 블레이드이다. 도 11에 도시된 바와 같이, 서로 직렬로 연결되는, 2개의 상이한 그룹의 메모리 디바이스들로 분할되는 총 16개의 메모리 패키지들이 있다. 본 예에 있어서, 제1 그룹은 8개의 직렬 연결된 메모리 패키지들(330)을 포함하고, 제2 그룹은 다른 8개의 직렬 연결된 메모리 패키지들(332)을 포함한다. 제1 그룹의 직렬 연결된 메모리 패키지들(330)은 하나의 채널의 부분이고, Sin1의 입력 단자들과 Soutl의 출력 단자들 사이에 직렬로 연결된다. 제2 그룹의 직렬 연결된 메모리 패키지들(332)은 하나의 채널의 부분이고, Sin2의 입력 단자들과 Sout2의 출력 단자들 사이에 직렬로 연결된다. 본 예가 2개의 상이한 채널들을 형성하도록 그룹화된 메모리 패키지들을 나타낼지라도, 상이한 구성들이, 개개의 채널에 각각이 대응하는 2 그룹보다 많은 그룹의 메모리 패키지들을 가질 수 있다. 그러한 일 실시예에 대해서, 메모리 블레이드의 물리적 커넥터는, 다수 채널들에 대해 데이터 및 제어 신호들을 수용하도록 필요한 개수의 핀들을 가질 것이다.
도 10 및 도 11에 도시된 메모리 블레이드 실시예들은, 하나 이상의 채널들의 입력 단자들과 출력 단자들간에 특정한 신호 경로를 형성하는, PCB상의 메모리 패키지들의 가능성 있는 배열들의 예들이다. PCB상의 메모리 패키지들의 임의의 배열이 가능하다. 이전에 언급된 바와 같이, PCB의 양측이 그 상부에 장착되는 메모리 패키지들을 가질 수 있고, 따라서 신호 경로는 PCB의 일측상의 메모리 패키지로부터 PCB의 대향측상의 메모리 패키지로 패스될 수 있다. 이전의 실시예들에 나타내어진 모든 메모리 블레이드들이 그들의 커넥터 탭들을 통해 대응하는 채널 또는 채널들에 대해서 상보적으로 모양을 갖는 소켓내로 삽입될 수 있다. 그러한 소켓들의 추가적인 세부들이 후술된다.
하기는, 본 실시예에 다른, 상이한 SSD 메모리 시스템 구성들을 나타내는 블록도들이다.
도 12는 본 실시예에 따른, 채널당 단일의 스키니 타입 메모리 블레이드를 갖는 SSD 메모리 시스템의 블록도이다. 특히, 도 12의 SSD 메모리 시스템(400)은 n개의 채널까지 가지도록 구성된 메모리 제어기(402)를 갖고, 각각의 채널이, 예컨대, 도 7에 도시된 메모리 블레이드(310)와 유사한, 단일 채널 메모리 블레이드(404)에 연결된다. 현재 나타낸 실시예에 있어서, 각각의 채널은, 채널에 대한 양쪽의 Sout 및 Sin 라인들의 존재를 나타내는, 양방향 라인으로 묘사된다. 대안적으로, 임의의 형태를 갖는 메모리 블레이드들이, 후술될 바와 같이, 특정의 영역 또는 폼 팩터 제한들을 조화시키기 위해 사용될 수 있다. 예컨대, SDRAM 메모리와 같은, 버퍼 메모리(406)가, 임의의 채널의 메모리 블레이드들(404)로부터의 또는 임의의 채널의 메모리 블레이드들(404)로의 데이터의 일시적인 저장을 위해 메모리 제어기(402)에 연결된다. 메모리 제어기(402)는, 호스트 디바이스로부터 또는 호스트 디바이스로 데이터를 통신하기 위한, PCIe, SATA, USB 또는 썬더볼트(Thunderbolt) 인터페이스들과 같은, 하지만 이에 한정되지 않는, 임의의 타입의 호스트 인터페이스를 포함할 수 있다.
도 13은 본 실시예에 따른, 채널당 다수의 스키니 타입 메모리 블레이드들을 갖는 SSD 메모리 시스템의 블록도이다. 특히, 도 13의 SSD 메모리 시스템(410)은, 그 중 2개가 본 예에서 나타내어져 있는, 다수의 채널들을 갖도록 구성된 메모리 제어기(412)를 갖고, 메모리 제어기(412)는 도 12의 실시예에서 사용되는 메모리 제어기(402)와 동일할 수 있다. 이러한 대안적인 실시예에 있어서, 각각의 채널은 한 쌍의 단일 채널 메모리 블레이드들(414 및 416)에 연결되며, 각각의 메모리 블레이드가 예로서 도 8에 도시된 메모리 블레이드(310)와 유사하다. 예컨대, SDRAM 메모리와 같은, 버퍼 메모리(48)는 임의의 채널의 메모리 블레이들(414 및 416)로의 또는 임의의 채널의 메모리 블레이들(414 및 416)로부터의 데이터의 일시적인 저장을 위한 메모리 제어기(412)에 연결된다. 메모리 제어기(412)는, 호스트 디바이스로부터 또는 호스트 디바이스로 데이터를 통신하기 위한, PCIe, SATA, USB 또는 썬더볼트 인터페이스들과 같은, 임의의 타입의 호스트 인터페이스를 포함할 수 있다.
현재 나타낸 실시예에 있어서, 각각의 채널은 3개의 라인으로 묘사된다. 첫 번째는 Sin 라인이고, 두 번째는 Sout 라인이며, 세 번째는 Sbridge 라인이다. 보다 상세하게, Sin 라인은 메모리 블레이드(414)의 Sin 입력 단자들에 연결되고, Sout 라인은 메모리 블레이드(416)의 Sout 출력 단자들에 연결된다. 따라서, Sin 라인은 Sin 입력 단자들의 모든 신호들을 운반하고, Sout 라인은 Sout 출력 단자들의 모든 신호들을 운반한다. Sbridge 라인은 메모리 블레이드(414)의 Sout 출력 단자들을 메모리 블레이드(416)의 Sin 입력 단자들에 연결하고, 그에 의해 메모리 블레이드(414 내지 416)으로부터의 채널 및 데이터 경로를 연속시킨다. 따라서, 메모리 블레이드들(414 및 416)의 쌍은 서로 직렬로 연결된다. 기능적으로, 2개의 직렬 연결된 단일의 채널 메모리 블레이드들(414 및 416)은 직렬로 함께 연결된 양쪽의 메모리 블레이드들의 총수의 메모리 디바이스들을 갖는 단일 메모리 블레이드의 등가를 형성한다. 하지만, 임의의 개수의 메모리 블레이드들은, 하나의 메모리 블레이드의 Sout 출력 단자들을 다른 메모리 블레이드의 Sin 입력 단자들에 간단히 브릿징(bridging)하는 것에 의해, 각각의 채널에 대해 서로 직렬로 연결될 수 있다.
도 14는 본 실시예에 따른, 다수의 채널이 있는 스키니 타입 메모리 블레이드들을 갖는 SSD 메모리 시스템의 블록도이다. 특히, 도 14의 SSD 메모리 시스템(420)은 n개까지의 채널들을 갖도록 구성되고 도 12 및 도 13의 실시예들에 사용된 동일한 메모리 제어기일 수 있는 메모리 제어기(422)를 갖는다. 이러한 대안적인 실시예에 있어서, 2개의 채널들이 각각의 2중 채널 메모리 블레이드(424)에 연결된다. 각각의 2중 채널 메모리 블레이드는 예컨대, 도 11에 도시된 구성을 가질 수 있다. 예컨대, SDRAM 메모리와 같은, 버퍼 메모리(426)는 임의의 채널의 메모리 블레이드들(424)로의 또는 임의의 채널의 메모리 블레이들(414)로부터의 데이터의 일시적인 저장을 위한 메모리 제어기(422)에 연결된다. 메모리 제어기(422)는, 호스트 디바이스로부터 또는 호스트 디바이스로 데이터를 통신하기 위한, PCIe, SATA, USB 또는 썬더볼트 인터페이스들과 같은, 임의의 타입의 호스트 인터페이스를 포함할 수 있다. 현재 나타낸 실시예에 있어서, 제1 내지 제4 채널들은 "Ch_1 ", "Ch_2", "Ch_3" 및 "Ch_4"로서 주석이 달린다. 최종 채널은, "Ch_n"으로서 주석이 달리고 끝에서 2번째 채널이 "Ch_n-1 "로서 구석이 달린다. 이러한 채널들의 각각은, 채널에 대해서 양쪽의 Sout 및 Sin 라인들의 존재를 나타내는, 양방향 라인으로 묘사된다.
각각의 메모리 블레이드가, 메모리 제어기(422)의 채널에 각각이 연결되는, 2개보다 많은 채널들을 형성하도록 배열된 메모리 디바이스들을 가질 수 있다는 것에 주목해야 한다.
도 12, 13 및 14의 SSD 메모리 시스템 실시예들은, SSD 메모리 시스템의 상이한 가능성 있는 예시적인 구성을 예시한다. 이러한 실시예들의 각각에 있어서, SSD 제어기는 적어도 하나의 데이터 채널을 포함하도록 구성되며, 각각의 데이터 채널이 개개의 채널의 직렬 연결된 메모리 디바이스들로 입력 신호들을 운반하기 위한 Sin 라인들 및 동일한 개개의 채널의 직렬 연결된 메모리 디바이스들로부터의 출력 신호들을 운반하기 위한 Sout 라인들을 갖는다. SSD 제어기용으로 구성된 채널들의 개수가 고정될 수 있지만, 메모리 블레이드들의 상이한 물리적인 구성들이 가능하다. 이것은, 유연성 있는 SSD 메모리 시스템 설계로 하여금 기술적/성능 요구를 충족할 수 있게 한다. 예를 들어, 하나의 메모리 블레이드는 모든 메모리 블레이드들의 전역에 비트(bit)들을 배분하는 것에 의해 성능 최대화하도록 각각의 채널에 연결될 수 있고, 그래서 대량의 데이터가 단일 메모리 기입 또는 판독 사이클로 동시에 기입 또는 판독될 수 있다. 대안적으로, 물리적인 폼 팩터 요구들이, 연결될 수 있는 메모리 블레이드들의 개수를 제한할 수 있다. 다른 한편으로, 그러한 물리적 요구들의 결여는, 임의의 개수의 메모리 블레이드들을 대용량 저장 어플리케이션들에 대해 각각의 채널에 직렬로 연결될 수 있도록 할 수 있다. 본 실시예들의 SSD 메모리 시스템은 임의의 중대한 시스템 설계 부담 없이, 성능 및/또는 물리적 요구들을 조화시키도록 용이하게 구성될 수 있다. 하기는 이전에 기술된 SSD 메모리 시스템 실시예들의 가능성 있는 물리적 구성 실시예들의 설명이다.
이전에 논의된 바와 같이, 메모리 블레이드들은 양면일 수 있고, 그것은 그 PCB가, 메모리 디바이스들을 함께 직렬로 상호 연결하기 위해 그 내부에 형성되는 프리셋 트레이스(preset trace)들이 있는, PCB의 양측에 장착되는 메모리 디바이스들을 갖는다는 것을 의미한다. 많은 가능성 있는 상호 연결 구성들이 가능하다. 예시적인, 양면 메모리 블레이드상의 메모리 디바이스들의 직렬 상호 연결 구성들이, 도 15, 16 및 17의 실시예들에 나타내어져 있다.
도 15는 도 8에 나타낸 것과 유사한, 양면 메모리 블레이드의 사시도이다. 메모리 블레이드(500)는 그 PCB(502)의 일측에 장착된 "A" 내지 "H"로 명칭이 붙여진 8개의 메모리 디바이스들을 포함한다. "I" 내지 "P"로 명칭이 붙여진 다른 8개의 메모리 디바이스들이 PCB(502)의 타측에 장착되어 있다. 메모리 디바이스들이 현재 나타낸 예에 있어서 로우(row)들 및 컬럼(column)들로 배열된다. 명확성의 목적으로, 8개의 메모리 디바이스들 "I" 내지 "P"는, PCB로부터 분리된 것으로 나타내어져 있지만, PCB(502)의 트레이스 라인들에 연결되는 것으로 다루어져야 한다. 도 15에 나타내어져 있는 바와 같이, 커넥터 탭(504)에 수신된 Sin이 제1 메모리 디바이스 "A"로 라우트된다. 메모리 디바이스들 사이로 연장하는 화살표들은, 직렬 신호 경로의 방향을 표시한다. 본 실시예에 있어서, 신호들이 메모리 디바이스들 "A", "B", "C", "D", "E", "F", "G" 및 "H"를 통해 우선 직렬로 전파되며, 그 다음으로, PCB(502)의 타측의 메모리 디바이스들 "I", "J", "K", "L", "M", "N", "O" 및 "P"를 통해 직렬로 전파된다. 메모리 디바이스 "H" 로부터 메모리 디바이스 "I"로의 직렬 채널 신호의 전달은, PCB(502)를 통해서 서로 그것들을 전기적으로 연결하는 것에 의해 달성된다. 최종적으로, Sout 신호는 커넥터 탭(504)을 통해 최종 메모리 디바이스 "P"에 의해 제공된다.
메모리 디바이스들의 상호연결 구성은, PCB(502)의 일측의 메모리 디바이스들 "A" 내지 "H"를 통해 신호 경로 방향 및 패턴이, PCB(502)의 대향측의 메모리 디바이스 "I"로 패스된 후에, 반전되므로, 백트랙(backtrack) 상호연결 구성으로 칭해진다. 환언하면, PCB(502)의 일측에서, 신호 전파는 상부 로우의 가장 왼쪽 디바이스(메모리 디바이스 "A")에서 시작하고, 하부 로우의 가장 왼쪽 디바이스(메모리 디바이스 "H")에서 끝난다. PCB(502)의 대향 측에서는, 신호 전파는 하부 로우의 가장 왼쪽 디바이스(메모리 디바이스 "I")에서 시작하고, 상부 로우의 가장 왼쪽 디바이스(메모리 디바이스 "P")에서 끝난다.
도 16은 도 15에 나타낸 것과 유사한, 양면 메모리 블레이드의 사시도이다. 메모리 블레이드(510)는 그 PCB(512)의 일측에 장착된 "A" 내지 "H"로 명칭이 붙여진 8개의 메모리 디바이스들을 포함한다. "I" 내지 "P"로 명칭이 붙여진 다른 8개의 메모리 디바이스들이 PCB(512)의 타측에 장착되어 있다. 명확성의 목적으로, 8개의 메모리 디바이스들 "I" 내지 "P"는, PCB로부터 분리된 것으로 나타내어져 있지만, PCB(512)의 트레이스 라인들에 연결되는 것으로 다루어져야 한다. 메모리 디바이스들의 위치들은 도 15의 메모리 디바이스들과 동일하다는 것이 주목된다. 도 16에 도시된 바와 같이, 커넥터 탭(514)에 수신되는 Sin은 제1 메모리 디바이스 "A"로 라우트된다. 메모리 디바이스들 사이로 연장하는 화살표들은, 직렬 신호 경로의 방향을 표시한다. 본 실시예에 있어서, 신호들이 메모리 디바이스들 "A", "B", "C", "D", "E", "F", "G" 및 "H"를 통해 우선 직렬로 전파되며, 그 다음으로, PCB(512)의 타측의 메모리 디바이스들 "P", "0", "N", "M", "L", "K", "J" 및 "I"를 통해 직렬로 전파된다. 메모리 디바이스 "H" 로부터 메모리 디바이스 "P"로의 직렬 채널 신호의 전달은, PCB(512)를 통해서 서로 그것들을 전기적으로 연결하는 것에 의해 달성된다. 최종적으로, Sout 신호는 커넥터 탭(514)을 통해 최종 메모리 디바이스 "I"에 의해 제공된다.
이것은 모든 메모리 디바이스들이 직렬로 연결됨으로써, 신호 전파 경로 또는 패턴이 PCB(512)의 양측으로 반복되므로, 나선형 상호 연결 구성으로 칭해진다. 환언하면, PCB(512)의 일측에서, 신호 전파는 상부 로우의 가장 왼쪽 디바이스(메모리 디바이스 "A")에서 시작하고, 하부 로우의 가장 왼쪽 디바이스(메모리 디바이스 "H")에서 끝난다. PCB(512)의 대향 측에서는, 신호 전파는 상부 로우의 가장 왼쪽 디바이스(메모리 디바이스 "P")에서 시작하고, 하부 로우의 가장 왼쪽 디바이스(메모리 디바이스 "I")에서 끝난다.
도 17은 도 15에 나타낸 것과 유사한, 양면 메모리 블레이드의 사시도이다. 메모리 블레이드(520)는 그 PCB(522)의 일측에 장착된 "A" 내지 "H"로 명칭이 붙여진 8개의 메모리 디바이스들을 포함한다. "I" 내지 "P"로 명칭이 붙여진 다른 8개의 메모리 디바이스들이 PCB(522)의 타측에 장착되어 있다. 명확성의 목적으로, 8개의 메모리 디바이스들 "I" 내지 "P"는, PCB로부터 분리된 것으로 나타내어져 있지만, PCB(522)의 트레이스 라인들에 연결되는 것으로 다루어져야 한다. 메모리 디바이스들의 위치들은 도 15의 메모리 디바이스들과 동일하다는 것이 주목된다. 도 17에 도시된 바와 같이, 커넥터 탭(524)에 수신되는 Sin은 제1 메모리 디바이스 "A"로 라우트된다. 메모리 디바이스들 사이로 연장하는 화살표들은, 직렬 신호 경로의 방향을 표시한다. 본 실시예에 있어서, 신호 경로는 PCB(522)의 양측에 장착되는 메모리 디바이스들 사이로 패스된다. 특히, 신호 경로는 다음과 같다: "A", "P", "O", "B", "C", "N", "M", "D", "E", "L", "K", "F", "G", "J", "I" 및 "H". 최종적으로, Sout 신호는 커넥터 탭(524)을 통해 최종 메모리 디바이스 "H"에 의해 제공된다.
이것은 모든 메모리 디바이스들이 직렬로 연결됨으로써, 신호 전파 경로 또는 패턴이 PCB(512)의 양측의 메모리 디바이스들 사이로 반복적으로 패스되므로, 스티칭(stitching) 상호연결 구성으로 칭해진다. 환언하면, 신호 경로는 메모리 블레이드의 양측의 상부 로우의 모든 메모리 디바이스들을 통해 전파하여, 그 다음으로, 메모리 블레이드의 양측의 하부 로우의 모든 메모리 디바이스들을 통해 전파한다.
메모리 블레이드의 메모리 디바이스들의 대안적인 상호연결 패턴들이, 메모리 블레이드의 PCB상의 메모리 디바이스들의 위치 및/또는 메모리 디바이스들의 배향을 변화시키는 것에 의해, 가능하다. 임의의 상호연결 구성은 PCB상의 최소 길이의 신호 트레이스들로 서로 연결되는 서로 통신하는 메모리 디바이스들을 제공하는 것이 가능하다. 상기한 상호 연결 패턴들은 도 8의 스키니 타입 메모리 블레이드의 단축 버전에 적용될 수 있다. 또한, 임의의 적절한 상호연결 패턴은, 그 일측에만 장착되는 메모리 디바이스들을 갖는 메모리 블레이드들에 적용될 수 있다. 이전에 기술된 상호연결 구성들은, 메모리 디바이스들이, 커넥터 탭이 있는 그리고 보다 상세하게는 커넥터 탭의 Sin 및 Sout 포트들이 있는, 폐루프를 형성하는 메모리 블레이드의 PCB에 장착되는, 폐루프 구성의 예들이다.
대안적인 실시예에 따르면, 메모리 블레이드들은 개루프 구성을 가질 수 있다. 도 18은 도 17에 도시된 것과 유사하고, 동일한 메모리 디바이스 상호연결 구성을 갖는, 양면 메모리 블레이드의 사시도이다.
메모리 블레이드(530)는 그 PCB(532)의 일측에 장착된 "A" 내지 "H"로 명칭이 붙여진, 또한 직렬 연결된 메모리 디바이스들의 세트로 칭해지는, 8개의 메모리 디바이스들을 포함한다. "I" 내지 "P"로 명칭이 붙여진, 또한 직렬 연결된 메모리 디바이스들의 세트로 칭해지는, 다른 8개의 메모리 디바이스들이 PCB(532)의 타측에 장착되어 있다. 메모리 블레이드(530)는 추가적인 개루프 출력 포트 OLout 및 개루프 입력 포트 OLin을 가지며, OLout은 메모리 디바이스 "D"의 출력에 연결되고 OLin은 메모리 디바이스 "D"의 입력에 연결된다. 이러한 포트들은 PCB의 에지 근처의 전도성 단자들과 더불어 끝나는 신호 라인 트레이스들로서 형성된다. 따라서, 커넥터 탭(534)에 수신되는 Sin은 메모리 디바이스들 "A", "P", "O", "B", "C", "N", "M", "D"를 통해서 그리고 최종적으로 OLout을 통해서 전파된다. OLin으로부터 수신되는 신호는, 메모리 디바이스들 "E", "L", "K", "F", "G", "J", "I", "H"를 통해서 그리고 최종적으로 커넥터 탭(534)의 Sout을 통해서 전파된다. 따라서, OLout은 Sin과 동일한 타입의 신호들을 운반하고, OLin은 Sout과 동일한 타입의 신호들을 운반한다. 본 실시예들에 있어서, Sin, Sout, OLin 및 OLout에 의해 운반되는 신호들은, 클럭 신호들, 커맨드 스트로브(command strobe), 데이터 스트로브(data strobe) 및 데이터 신호들을 포함한다.
더욱 상세하게 기술될 바와 같이, 이전에 기술된 메모리 블레이드 실시예들은 확장 가능한 메모리 모듈의 구성을 위해 사용될 수 있다. 보다 상세하게, 이전에 기술된 메모리 블레이드들은, 임의의 저장 용량을 갖는 확장 가능한 메모리 모듈의 조립 또는 구성을 위한 모듈의 구성요소들로서 구성될 수 있다. 각각의 모듈의 메모리 블레이드가 로컬의 저장 용량을 갖는다면, 확장가능한 메모리 모듈은 구성하는 메모리 블레이드들의 로컬 저장 용량들의 총 합계와 등가인 전체 저장 용량을 가질 것이다.
도 19는, 본 실시예에 따른, 확장 가능한 메모리 모듈 시스템의 개념을 예시하는 블록도이다. 확장 가능한 메모리 모듈 시스템은, Sin을 수용하기 위한 그리고 Sout을 제공하기 위한 주 블레이드(primary blade)(600)를 포함한다. 주 블레이드(600)는 도 18에 도시된 메모리 블레이드와 유사한, 개루프 구성으로 구성된다. 주 메모리 블레이드(600)는 따라서, 주 블레이드(600)의 상호연결된 메모리 디바이스들을 매개로, 포트 OLout을 통해 하나의 다른 메모리 블레이드(602)에 수신된 Sin을 제공한다. 주 블레이드(600)의 OLin 포트는, 주 메모리 블레이드(600)의 상호 연결된 메모리 디바이스들을 통해서 그리고 궁극적으로 Sout로서의 출력을 통해서 전파되는, 다른 메모리 블레이드(602)의 출력 신호를 수신한다. 다른 메모리 블레이드(602)는, 직렬 연결된 메모리 디바이스들을 갖는 확장 블레이드로서 칭해지고, 주 블레이드(600)의 개루프 구성과 짝지어지도록 구성된다.
확장 블레이드(602)는 다른 확장 블레이드로의 상호 연결을 가능케 하도록, 폐루프 구성으로 또는 개루프 구성으로 구성될 수 있다. 따라서, 각각의 확장 블레이드(602)는 개루프 구성을 가질 수 있기 때문에, 각각의 확장 블레이드(602)는 다른 확장 블레이드(602) 등으로 연결될 수 있다. 따라서, 다수의 메모리 블레이드들이, 모든 메모리 디바이스들이 Sin 및 Sout 사이에 직ㄹㄹ로 연결되는 것을 보증하도록, 최종 메모리 블레이드가 폐루프 구성을 갖는, 체인으로 함께 링크될 수 있다.
주 블레이드(600) 및 확장 블레이드(602)의 실시예들이 이제 기술된다.
도 20은 본 실시예에 따른, 브릿지 링크가 있는 주 블레이드의 도면이다. 주 블레이드(700)는, 그 양측에 장착되는 직렬 연결된 메모리 디바이스들이 있는 PCB를 포함한다. 메모리 디바이스들이 예컨대, 도 18에 도시된 것과 유사한, 개루프 구성으로 상호연결된다. PCB(700)의 커넥터 탭(702)은 Sin 입력 포트 및 Sout 출력 포트 신호들에 대응하는 전기적인 단자들을 포함한다. PCB(700)의 대향측에 위치되는 것은, 확장 블레이드와 주 블레이드(700)간에 신호들을 결합하기 위한 브릿지 링크(704)이다. 본 실시예들에 따르면, PCB는 PCB의 OLout 포트로 주 블레이드(700)의 메모리 디바이스의 출력 신호들을 결합하기 위한 그리고 주 블레이드(700)의 상이한 메모리 디바이스로 PCB의 OLin 포트에 수신되는 입력 신호들을 결합하기 위한 신호 트레이스들을 갖는다. 양쪽의 OLout 및 OLin 포트들이 PCB의 에지 근처의 전기적인 단자들에 의해 끝나고 브릿지 링크(704)의 연결을 촉진하도록 배열되는 신호 라인들일 수 있다. 브릿지 링크(704)는, 예컨대, PCB(700)에 영구적으로 연결되는 통합된 와이어링(wiring)을 갖는 유연성 있는 회로 테이프 또는 리본 커넥터와 같은, 유연성 있는 커넥터를 포함한다. 현재 나타내는 예에 있어서, 브릿지 링크(704)는 리본 커넥터로서 나타내어져 있다. 그러한 리본 커넥터의 자유 단부가 확장 블레이드에 연결될 수 있다. 대안적으로, 브릿지 링크(704)가 상보적인 커넥터(도시되지 않음)을 분리 가능하게 수용하기 위한 PCB(700)에 영구적으로 연결되는 소켓을 포함할 수 있다. 그러한 상보적인 커넥터는 확장 블레이드에 전기적으로 연결되는 리본 커넥터를 포함할 수 있다. 유연성 있는 커넥터가 리본으로 한정되지 않는다는 것이 당업자에게 명백할 것이다.
도 20의 주 블레이드(700)는, 확장 블레이드가 그것에 연결되는 경우에, 사용되는 하나의 모듈의 구성요소이다. 확장 블레이드를 추가하기 위한 요구가 없다면, 주 블레이드(700)는, 그곳에 장착되는 모든 메모리 디바이스들이 Sin과 Sout 사이에서 직렬로 상호연결되는 것을 보증하기 위해서, 폐루프 구성으로 변경되어야 한다. 따라서, 도 15 내지 17에 나타내어진 것과 유사한 메모리 블레이드가 사용될 수 있다. 대안적으로, 현재 나타낸 주 블레이드(700)가 도 21의 실시예를 참조하여 나타내어질 바와 같이, 개루프 구성으로부터 폐루프 구성으로 용이하게 변환될 수 있다.
도 21은 본 실시예에 따른, 브릿지 링크가 있는 주 블레이드의 도면이다. 주 블레이드(700)는, 브릿지 링크(706)를 제외하고, 도 20에 나타낸 것과 동일하다. 브릿지 링크(706)는 OLout 포트를 OLin 포트로 연결하기 위한 통합된 와이어링을 갖는 루프 백 커넥터(loop back connector)이다. 현재 나타낸 예에 있어서, 루프 백 커넥터(706)는 리본 커넥터로서 나타내어져 있다. 환언하면, OLout에 연결된 제1 메모리 디바이스의 출력은 제2 메모리 디바이스의 입력에 연결되는 OLin에 직접 연결되고, 그 양쪽이 주 블레이드(700)에 장착된다. 이러한 연결된 리본이 주 블레이드(700)의 PCB에 영구적으로 연결될 수 있다. 대안적으로, 주 블레이드(700)가 주 블레이드(700)의 PCB에 영구적으로 연결되는 소켓을 사용한다면, 브릿지 링크가 OLin을 OLout으로 연결하기 위한 소켓내로 삽입될 수 있는 상보적인 브릿징 커넥터를 포함할 수 있다.
도 20 및 21의 주 블레이드(700)의 장점은, 메모리 디바이스들이 있는 PCB의 구성 및 설계가 변화되지 않는다는 사실이다. 영구적인 연결을 위해서, 제조자는, 주 블레이드(700)를 개루프 구성 또는 폐루프 구성으로 설정하기 위해 요구되는 리본 커넥터를 간단히 부착한다. 분리 가능한 연결을 위해서, 제조자 또는 사용자가 주 블레이드(700)의 소켓내로 요구되는 커넥터를 간단히 삽입한다. 어느 경우에서든, 기술된 커넥터들이 제조하기에 저렴하고, 폐루프 구성의 주 블레이드의 하나의 버전, 및 개루프 구성의 다른 버전을 제조하기 위한 필요를 제거한다.
이러한 동일한 원리들이, 이제 논의될 바와 같이, 확장 블레이드들에 적용될 수 있다.
도 22는 본 실시예에 따른, 확장 메모리 블레이드의 도면이다. 주 블레이드(710)는, 그 양측에 장착되는 직렬 연결된 메모리 디바이스들이 있는 PCB를 포함한다. 메모리 디바이스들이 예컨대, 도 18에 도시된 것과 유사한, 개루프 구성으로 상호연결된다. 도 22의 본 실시예에 있어서, 확장 블레이드(710)는 제1 브릿지 링크(712) 및 제2 브릿지 링크(714)를 포함한다. 이전의 실시예들에서와 같이, 브릿지 링크들(712 및 714)이 도 20에 나타낸 리본 커넥터(704)와 같은 리본 커넥터들일 수 있고, 또는 대안적으로, 그것들은, 리본 커넥터와 같은, 커넥터를 수용하기 위한 PCB에 영구적으로 연결되는 소켓들일 수 있다. 본 예에 있어서, 브릿지 링크들(712 및 714)은 리본 커넥터들로서 나타내어져 있다. 대안적인 실시예들에 있어서, 리본 커넥터는, 제1 브릿지 링크(712)로서 PCB에 영구적으로 연결될 수 있고, 소켓이 제2 브릿지 링크(714)의 부분으로서 PCB에 연결될 수 있으며, 역으로도 마찬가지이다.
제1 브릿지 링크(712)는 OLinl 및 OLoutl으로서 칭해지는 포트들에 연결되고, 포트들은, 확장 블레이드(710)의 개개의 메모리 디바이스들에 연결되는 PCB의 끝나는 신호 트레이스들이다. 따라서, 브릿지 링크(712)는, 주 블레이드의 또는 다른 확장 블레이드의, OLout 및 OLin 포트들로 OLinl 및 OLoutl 포트들을 각각 연결한다. OLinl 포트에서 수신되는 신호들은 PCB에 연결되는 메모리 디바이스들의 세트를 통해 직렬로 전파되어 OLout2 포트로 제공된다. OLin2 포트에 수신되는 신호들은, PCB에 연결되는 메모리 디바이스들의 다른 세트를 통해 전파되어 OLoutl 포트로 제공된다. 다시 한번, 브릿지 링크들(712 및 714)는 확장 블레이드(710)의 PCB에 영구적으로 연결되는 소켓들을 포함할 수 있다.
확장 블레이드(710)의 OLin 및 OLout 포트들이, OLin 및 OLout 포트들의 어느 쌍이든 주 블레이드의 대응하는 포트들에 연결될 수 있도록, 물리적으로 배열될 수 있다는 것에 주목해야 한다. 환언하면, 주 블레이드(700)의, OLin 및 OLout에 각각 OLoutl 및 OLinl이 연결될 수 있지만, 주 블레이드(700)의, OLin 및 OLout에, 각각 포트들 OLout2 및 OLin2가 또한 연결될 수 있다. 확장 블레이드(710)의 이러한 가역성이 확장 블레이드(710)의 모듈의 유연성에 추가로 더해진다.
본 실시예들에 따르면, 다수의 확장 블레이드들(710)이 확장 가능한 메모리 모듈의 전체 저장 용량을 확장하도록 서로 체인 연결될 수 있다. 예를 들어, 주 블레이드(700)의, 포트들 OLout 및 OLin에 각각 확장 블레이드(710)의 포트들 OLinl 및 OLoutl이 연결되면, 제3 확장 블레이드의 포트들 OLin3 및 OLout3에 각각 포트들 OLout2 및 OLin2가 연결될 수 있다. 결국, 확장 블레이드(710)에 연결된 추가적인 확장 블레이드가 없는 경우에는, 도 23의 대안적인 확장 블레이드(720)가 대신하여 사용될 수 있다. 도 23의 확장 블레이드(720)가 폐루프 구성을 가지도록 구성됨으로써, OLinl과 OLoutl 사이의 채널이, PCB에 장착된 직렬 연결된 메모리 디바이스들을 매개로 연결된다. 메모리 블레이드의 직렬 연결된 메모리 디바이스들의 그러한 폐루프 구성은, 예컨대, 도 15, 16 및 17의 실시예들에 나타내어진 동일한 타입의 구성을 가질 수 있다. 임의의 이전에 기술된 브릿지 링크가 사용될 수 있고, 확장 블레이드(720)가 리본 커넥터(712)를 포함하도록 나타내어져 있다.
도 23의 확장 블레이드(720)는 OLinl을 OLoutl으로 상호연결하는 신호 트레이스들을 포함하기 위한 새로운 PCB 설계를 요구한다. 본 실시예에 따르면, 이러한 재설계는 도 22의 확장 블레이드(710)를 개루프 구성으로부터 폐루프 구성으로 변환하는 것에 의해 제거될 수 있다. 도 24의 실시예에 나타내어진 바와 같이, 확장 블레이드(710)는, 브릿지 링크(714)를 폐루프 커넥터(722)로 대체하는 것에 의해, 폐루프 구성을 갖도록 변환되었다. 폐루프 커넥터(722)는 도 21의 실시예에 나타내어진 폐루프 커넥터(706)와 동일할 수 있다.
이제, 확장 가능한 메모리 모듈의 다양한 구성요소들이 논의되었고, 예시의 확장 가능한 메모리 모듈들이 도 25 내지 34의 실시예들을 참조하여 이제 기술된다.
도 25는 본 실시예에 따른, 2개의 메모리 블레이드를 갖는 다수 블레이드 확장가능 메모리 모듈의 도면이다. 확장 가능한 메모리 모듈(800)은 주 블레이드(802) 및 확장 블레이드(804)를 포함한다. 리본 커넥터 형태의 브릿지 링크(806)는, 모든 메모리 디바이스들이 커넥터 탭(808)의 Sin과 Sout 포트들 사이에 직렬로 연결되는 것을 보증하기 위해서, 주 블레이드(802)와 확장 블레이드(804)의 양쪽에 연결된다. 도 25에 도시된 화살표들은, 메모리 디바이스들을 통하는 일반적인 신호 경로 방향을 표시한다. 주 블레이드(802)는 도 20에 도시된 주 블레이드(700)와 동일할 수 있고, 확장 블레이드(804)는 확장 블레이드(23)와 동일할 수 있다. 대안적으로, 확장 블레이드(804)는 도 24의 확장 블레이드(710)로 대체될 수 있다. 블레이드들(802 및 804)의 짧은 치수의 측부에 연결되는 리본 커넥터(806)를 이용하는 장점은, 그 유연성이, 블레이드들(802 및 804)간의 연결을 유지하면서, 양쪽의 블레이드들로 하여금 서로의 쪽으로 접혀서, 하나의 블레이드가 다른 블레이드 위에 놓일 수 있게 한다는 것이다. 이것은, 블레이드들(802 및 804)의 스태킹(stacking) 배열을 생성하는, 접힌 구성의 블레이드들(802 및 804)의 전면도를 나타내는 도 26에 분명히 보여진다. 리본 커넥터(806)는 블레이들 뒤에 배치되고, 따라서 도 26의 전면도에서는 보이지 않는다.
도 27은 본 실시예에 따른, 2개의 메모리 블레이드를 갖는 대안의 다수 블레이드 확장가능 메모리 모듈의 도면이다. 이전에 기술된 실시예들에 있어서, 브릿지 링크들은 각각의 블레이드의 짧은 치수의 측부에 연결된다. 도 27의 대안의 실시예에서 알 수 있듯이, 확장 가능한 메모리 모듈(810)은, 각각의 블레이드의 긴 치수의 측부들을 따라 리본 커넥터(816)로 서로 연결되는, 주 블레이드(812) 및 확장 블레이드(814)를 포함한다. 도 25의 실시예와 유사하게, 양쪽의 블레이드들의 메모리 디바이스들이 이제는, 커넥터 탭(818)의 Sin과 Sout 포트들 사이에서 서로 직렬로 상호 연결되어 있다. 도 28은 굽혀진 리본 커넥터(816)를 나타내는, 접힌 구성의 확장 가능한 메모리 모듈(810)의 전면도이다. 리본 커넥터들(806 및 816)은 실려지는 신호 라인들의 개수를 조화시키도록 임의의 적절한 폭일 수 있다. 리본 커넥터들(806 및 816)의 길이는 적어도, 메모리 블레이드들의 쌍이 도 26 및 28에 나타낸 접힌 구성을 달성할 수 있게 하기에 충분히 길다. 보다 상세하게, 그 구성에 있어서, 메모리 블레이드들의 쌍은 하나 위에 하나가 스택된다.
도 29는 본 실시예에 다른, 4개의 메모리 블레이드를 갖는 다수 블레이드 확장 가능 메모리 모듈의 도면이다. 확장 가능한 메모리 모듈(820)은, 주 블레이드(822), 제1 확장 블레이드(824), 제2 확장 블레이드(826) 및 제3 확장 블레이드(828)를 포함한다. 리본 커넥터 형태의 제1 브릿지 링크(830)는 주 블레이드(822)와 제1 확장 블레이드(824)의 양쪽에 연결된다. 리본 커넥터 형태의 제2 브릿지 링크(832)는 제1 확장 블레이드(824)와 제2 확장 블레이드(826)의 양쪽에 연결된다. 리본 커넥터 형태의 제3 브릿지 링크(834)는 제1 확장 블레이드(824)와 제2 확장 블레이드(826)의 양쪽에 연결된다. 리본 커넥터들은, 커넥터 탭(836)의 Sin과 Sout 포트들 사이에 모든 메모리 디바이스들이 직렬로 연결되는 것을 보증한다. 도 29에 나타낸 화살표들은, 메모리 디바이스들을 통하는 일반적인 신호 경로 방향을 표시한다. 주 블레이드(822)는 도 20에 도시된 주 블레이드(700)와 동일할 수 있고, 확장 블레이드들(824 및 826)은 도 22의 확장 블레이드(710)와 동일할 수 있다. 확장 블레이드(828)는 도 23의 확장 블레이드(720)와 동일할 수 있다. 대안적으로, 확장 블레이드(828)는 도 24의 확장 블레이드(7100로 대체될 수 있다. 블레이드들(822, 824, 826 및 828)의 짧은 치수의 측부에 연결되는 리본 커넥터들을 사용하는 장점은, 하나의 블레이드가 다른 블레이드 위에 놓이도록, 모든 4개의 블레이드들이 서로의 쪽으로 접힐 수 있다는 것이다. 이것은, 접힌 구성의 블레이드들(822, 824, 826 및 828)의 전면도를 나타내는 도 30에서 분명히 보여진다. 리본 커넥터(832)가 도 30의 전면도에서 보여질 수 있지만, 리본 커넥터들(830 및 834)은 블레이드들 뒤에 배치되고, 따라서 도 30의 전면도에서는 보여지지 않는다.
접힌 구성으로 메모리 블레이드들을 배열할 가능성은, 메모리 블레이드들이 스택되는, 컴팩트한 3차원 메모리 모듈을 초래한다. 도 29의 실시예는, 메모리 블레이드들이 어떻게 스택으로 접힐 수 있는가, 그리고 “접책” 접기 구성("accordion" fold configuration)으로 칭해질 수 있는가의 일 예를 나타낸다.
4개의 메모리 블레이드들을 갖는 다수 블레이드 확장 가능 메모리 모듈용의 대안의 접힌 구성은 도 31의 실시예에 나타내어져 있다. 확장 가능한 메모리 모듈(840)은, 주 블레이드(842), 제1 확장 블레이드(844), 제2 확장 블레이드(846) 및 제3 확장 블레이드(848)를 포함한다. 도 31에 도시된 화살표들은, 메모리 디바이스들을 통하는 일반적인 신호경로 방향을 표시한다. 리본 커넥터 형태의 제1 브릿지 링크(850)는 주 블레이드(842)와 제1 확장 블레이드(844)의 양쪽에 연결된다. 리본 커넥터 형태의 제2 브릿지 링크(852)는 주 블레이드(842)와 제2 확장 블레이드(846)의 양쪽에 연결된다. 리본 커넥터 형태의 제3 브릿지 링크(854)는 제2 확장 블레이드(846)와 제3 확장 블레이드(848)의 양쪽에 연결된다. 주 블레이드(842)와 제2 확장 블레이드(846)가 각각 2개의 브릿지 링크들을 갖는다는 것이 즉시로 주목된다. 따라서, 주 블레이드(842)와 제2 확장 블레이드(846)가 각각 2개의 개루프 입력 및 출력 포트들을 갖는다. 각각의 블레이드의 데이터 경로 패턴이 서로 상이할 수 있지만, 도 31의 본 실시예는, 브릿지 링크들이, 서로 연결될 때, 채널의 신호들이 메모리 블레이드들간에 전파되도록, 구성되었다는 것을 조건으로,상이한 데이터 경로 구성들을 가진 메모리 블레이드들이 어떻게 여전히 서로 사용될 수 있는가를 예시한다. 도 31의 예시적인 실시예에 있어서, 각각의 브릿지 링크는, 커넥터 탭(856)의 Sin과 Sout 포트들간에 모든 메모리 디바이스들이 직렬로 연결되는 것을 보증한다.
개루프 포트들과 브릿지 링크들의 배치는, 도 32의 도면에 나타내어진 바와 같이, 4개의 메모리 블레이드들을 스택으로 접힐 수 있게 한다. 도 32의 전면도에서 리본 커넥터들(850 및 854)이 보여질 수 있지만, 리본 커넥터(852)는 블레이드들의 뒤에 배치되며, 따라서 도 32의 전면도에서는 보여지지 않는다.
4개의 메모리 블레이드들을 갖는 다수 블레이드 확장 가능 메모리 모듈용의 대안의 접힌 구성이 도 33의 실시예에 도시되어 있다. 확장 가능한 메모리 모듈(860)은, 주 블레이드(862), 제1 확장 블레이드(864), 제2 확장 블레이드(866) 및 제3 확장 블레이드(868)를 포함한다. 도 33에 도시된 화살표들은, 메모리 디바이스들을 통하는 일반적인 신호경로 방향을 표시한다. 리본 커넥터 형태의 제1 브릿지 링크(870)는 주 블레이드(862)와 제1 확장 블레이드(864)의 양쪽에 연결된다. 리본 커넥터 형태의 제2 브릿지 링크(872)는 주 블레이드(862)와 제2 확장 블레이드(866)의 양쪽에 연결된다. 리본 커넥터 형태의 제3 브릿지 링크(874)는 주 블레이드(862)와 제3 확장 블레이드(868)의 양쪽에 연결된다.
주 블레이드(862)가 3개의 브릿지 링크들을 갖는다는 것이 즉시로 주목된다. 따라서, 주 블레이드(862)는 3개의 개루프 입력 및 출력 포트들을 갖는다. 확장 블레이드들(864 및 868)의 데이터 경로 패턴은 동일하지만, 주 블레이드(862)와 확장 블레이드(866)와는 상이하다. 도 33의 본 실시예는, 브릿지 링크들이, 서로 연결될 때, 채널의 신호들이 메모리 블레이드들간에 전파되도록, 구성되었다는 것을 조건으로, 상이한 데이터 경로 구성들을 가진 메모리 블레이드들이 어떻게 여전히 서로 사용될 수 있는가를 예시한다. 도 33의 예시적인 실시예에 있어서, 각각의 브릿지 링크는, 커넥터 탭(856)의 Sin과 Sout 포트들간에 모든 메모리 디바이스들이 직렬로 연결되는 것을 보증한다.
개루프 포트들과 브릿지 링크들의 배치는, 도 32의 도면에 나타내어진 바와 같이, 4개의 메모리 블레이드들을 스택으로 접힐 수 있게 한다. 도 32의 전면도에서 리본 커넥터들(870 및 874)이 보여질 수 있지만, 리본 커넥터(872)는 블레이드들의 뒤에 배치되며, 따라서 도 34의 전면도에서는 보여지지 않는다.
확장 가능한 메모리 모듈의 이전에 기술된 실시예들에 있어서, 브래킷(bracket) 또는 다른 타입의 홀더(holder)가, 메모리 블레이드들이 서로의 위에 스택되는, 그 접힌 구성으로 메모리 블레이드들을 유지하는데 사용될 수 있다. 도 26 및 28의 실시예들에 대해서, 2개의 스택된 블레이드들을 접힌 구성으로 유지하도록 크기를 갖는 브래킷은 임의의 적절한 재료로 만들어질 수 있고, 스택된 블레이드들 상으로 슬립(slip)될 수 있다. 선택적으로, 브래킷은, 접착제 또는 몇몇의 다른 기계적 잠금 수단에 의해 양쪽의 블레이드들에 고정될 수 있다. 도 30, 32 및 34의 실시예들에 대해서, 브래킷은, 4개의 모든 스택된 블레이드들을 접힌 구성으로 함께 유지하도록 크기를 갖는 점을 제외하고, 도 26 및 28의 실시예들에 대해서 사용되는 것과 유사할 것이다. 브래킷은, 밴드처럼, 모든 스택된 메모리 블레이드들을 둘러쌀 수 있고, 또는 그것은 일단에서 개방되고 "U"자 형태를 가질 수 있다.
확장 가능 메모리 모듈들의 이전에 논의된 실시예들에 있어서, 얇은 히트 싱크 블레이드(heat sink blade)가 메모리 디바이스 패키지들로부터 주변 환경으로 열을 전달할 목적으로, 하나의 메모리 블레이드의 메모리 디바이스 패키지들의 노출된 상측에 부착될 수 있다. 접힌 구성에 있어서, 2개의 메모리 블레이드들의 메모리 디바이스 패키지들의 상측은 얇은 히트 싱크 블레이드와 접촉될 것이다. 히트 싱크 블레이드는, 환경으로의 열 전달을 더 향상시키도록 접힌 메모리 블레이드 조립체로부터 연장되는 다른 열 전달 구조들 및 핀들을 포함할 수 있다.
확장 가능 메모리 모듈의 이전에 기술된 실시예들에 있어서, 각각의 메모리 블레이드는 PCB의 일측 또는 양측에 장착되는 메모리 디바이스들을 가질 수 있고, 메모리 디바이스들은 개루프 또는 폐루프 구성으로 직렬로 연결된다. 신호 경로 방향은, 확장 가능 메모리 모듈의 각각의 메모리 블레이드에 대해 동일할 수 있고, 그것들이 상이한 신호 경로 방향들을 각각 가질 수 있다. 이전에 기술된 확장 가능 메모리 모듈 실시예들은, 하나 이상의 채널들을 갖는 확장 가능 블레이드 및 주 블레이드를 채용할 수 있다. 이전에 기술된 확장 가능 메모리 모듈 실시예들의 각각은 도 12, 13 및 14의 SSD 시스템들에서 사용될 수 있다.
몇몇 실시예들의 장점은, 공통의 PCB 설계가 상이한 타입의 메모리 블레이드들에 대해서 사용될 수 있고, 그에 의해 최종 사용자에게 패스될 수 있는 제조 비용을 감소시킨다는 것이다. 또한, 상이한 저장 용량의 확장 가능 메모리 모듈들은 간단히 임의의 개수의 확장 블레이드들을 주 블레이드로 연결하는 것에 의해 제조될 수 있다. 주 블레이드 및 확장 블레이드가 소켓들을 사용하는 실시예들에 있어서, 최종 사용자 또는 소매상은 간단히 리본 커넥터들을 메모리 블레이드들의 각각의 쌍의 소켓들에 부착하는 것에 의해 그들 자신의 확장 가능 메모리 모듈을 조립할 수 있다. 따라서, 저장 용량의 확장은 더 이상 오래된 메모리 모듈의 폐기를 요하지 않고, 간단히 추가적인 확장 블레이드를 추가하는 것을 요한다. 소켓들을 사용하는 다른 장점은, 결함이 있는 메모리 블레이드를 적절히 기능하는 메모리 블레이드의 대체로 교환하는 능력이다. 그게 아니라면, 적절히 기능하는 메모리 블레이드들을 포함하는 전체 메모리 모듈은, 적절히 동작하지 않는 오직 하나의 메모리 디바이스가 하나의 메모리 블레이드상에 있는 경우에라도, 결함을 나타낼 것이다.
이전 실시예들에 나타내어진 모든 메모리 블레이드들은 대응하는 채널의 소켓내로 삽입될 수 있다. 이전에 나타낸 도 12, 13 및 14의 SSD 시스템 실시예들에 있어서, 대응하는 개수의 메모리 블레이드들을 수용할 수 있는 고정된 개수의 소켓들이 있을 수 있다. 메모리 디바이스들의 직렬 성질(serial nature) 때문에, 임의의 개수의 메모리 디바이스들이 채널의 직렬 루프 신호 경로에 삽입될 수 있다. 환언하면, 메모리 모듈의 총 메모리 용량이 완전히 확장 가능하다. 미국 특허 제7652922호에 기술된 것과 같이, 직렬 메모리 디바이스들의 이러한 특징의 장점을 취하기 위해서, 임의의 SSD 시스템내의 다수의 고정된 소켓들이, 도 35 및 36에 나타낸 메모리 블레이드 익스텐더(extender)들의 추가에 의해 확장될 수 있다.
도 35는 본 실시예에 따른 메모리 블레이드 익스텐더의 도면이다. 도 35에 있어서, 메모리 블레이드 익스텐더(900)는, 이전의 실시예들에 나타낸 스키니 타입 메모리 블레이드와 동일한 폼 팩터, 또는 시스템 케이스 또는 셸(shell)내에 물리적으로 적합될 수 있는 임의의 적절한 폼 팩터를 가질 수 있다. 현재 나타낸 예는, 메모리 블레이드 익스텐더(900)의 PCB에 부착되는 4개의 추가적인 소켓들(902)을 포함하지만, 더 많은 또는 더 적은 소켓들을 포함할 수 있다. 도 12 및 13의 SSD 시스템 실시예들에 대해서, 머더보드 소켓(motherboard socket)내로 삽입되는 확장 가능 메모리 모듈을 4개의 소켓들을 갖는 메모리 블레이드 익스텐더(900)로 대체하는 것은 총 3개의 추가적인 소켓들을 더한다. 따라서, 제거된 확장 가능 메모리 모듈은, 메모리 블레이드 익스텐더(900)의 4개의 소켓들 중 하나의 소켓을 점유할 수 있고, 3개 더 많은 확장 가능 메모리 모듈들이 3개의 추가적인 소켓들 중 하나의 소켓내로 각각 삽입될 수 있다. 이러한 실시예에 있어서, 메모리 블레이드 익스텐더(900)의 4개의 소켓들은 서로 직렬로 연결된다. 현재 나타낸 메모리 블레이드 익스텐더(900)는 커넥터 탭을 갖는 것으로 나타내어져 있고, 주 메모리 블레이드가 사용되는 곳에는 어디라도 사용될 수 있다. 대안적인 실시예에 있어서, 메모리 블레이드 익스텐더는 확장 메모리 블레이드로서 구성될 수 있고, 임의의 이전에 기술된 확장 메모리 블레이드들이 사용되는 곳에는 어디라도 사용될 수 있다.
도 13의 SSD 시스템 실시예에 대해서, 메모리 블레이드 익스텐더(900)의 4개의 소켓들이 서로에 관하여 상이하게 구성될 수 있다. 예로서 하나의 구성에 있어서, 메모리 블레이드 익스텐더(900)의 4개의 소켓들이 서로 직렬로 연결됨으로써, 양쪽 채널들의 메모리 용량이 메모리 블레이드 익스텐더(900)의 추가적인 소켓들에 연결되는 2중 채널 메모리 모듈들과 더불어 동시에 증가될 수 있다. 대안의 구성에 있어서, 메모리 블레이드 익스텐더(900)의 상이한 소켓들은 하나의 특정 채널에 대해 전용일 수 있다. 예를 들어, 2개의 추가적인 소켓들이 서로 직렬로 연결될 수 있고 하나의 채널의 메모리 용량을 확장시키는 것에 전용일 수 있으며, 다른 2개의 추가적인 소켓들이 서로 직렬로 연결될 수 있고, 다른 채널의 메모리 용량을 확장시키는 것에 전용일 수 있다. 이것은, PCB상의, 추가적인 소켓들의 제1 쌍에 하나의 채널의 신호들만을 와이어링(wiring)하고 추가적인 소켓들의 제2 쌍에 다른 채널의 신호들만을 와이어링하는 것에 의해 이루어질 수 있다. 따라서, 단일 채널 메모리 모듈들이 상이한 양의 메모리에 의해 각각의 채널의 메모리 용량의 유연성 있는 확장을 촉진하기 위해 사용될 수 있다.
도 36은 온-보드 클럭 드라이버(on-board clock driver)(914) 및 4개의 소켓들(912)이 있는 메모리 블레이드 익스텐더(910)의 도면이다. 4개의 소켓들(912)의 임의의 구성이 사용될 수 있다. 본 실시예에 있어서, 클럭 드라이버(914)가 구성에 따라서 하나 이상의 소켓들(912)에 수신된 클럭 신호를 반복한다. 예를 들어, 소켓들(912)이 상이한 채널들과 관련되면, 클럭 드라이버(914)가 그 개개의 채널들에 대해서 클럭 신호들을 구동한다. 클럭 드라이버(914)는 메모리 블레이드 익스텐더(910)에 의해 수신되고 메모리 블레이드 익스텐더(910)에 의해 제공되는 클럭 신호들을 반복할 수 있다.
도 35 및 36의 메모리 블레이드 익스텐더들의 장점은, 추가적인 메모리 확장 가능성을 제공하기 위해서, 메모리 블레이드 익스텐더의 추가적인 소켓들 중 하나가 다른 메모리 블레이드 익스텐더를 수용할 수 있다는 것이다. 추가적인 소켓들이 서로 직렬로 연결되고 하나의 추가적인 소켓이 메모리 모듈을 수용하고 채널의 총 메모리 용량을 확장하기 위해 사용되지 않는 경우에 있어서, 루프-백 바이패스 디바이스(loop-back bypass device)가 채널의 와이어 트레이스들이 있는 메모리 블레이드 익스텐더의 와이어 트레이스들의 전기 전도성을 유지하는데 사용된다.
도 36에 있어서 도 35의 현재 나타낸 실시예들에 있어서, 추가적인 소켓들이 메모리 블레이드의 평면으로부터 수직 방향으로 연장된다. 따라서, 삽입된 메모리 블레이드들이 메모리 블레이드 익스텐더의 평면으로부터 수직 방향으로 또한 연장될 것이다. 대안의 실시예들에 있어서, 메모리 블레이드 평면이 메모리 블레이드 익스텐더에 나란히 놓이도록, L자형 커넥터들이 사용될 수 있다. 이러한 L자형 커넥터들이, 메모리 블레이드들간의 임의의 물리적인 간섭 없이, 메모리 블레이드 익스텐더내로 삽입될 수 있는 메모리 블레이드들의 개수를 최대화하기 위한 구성으로 배열되고 배향될 수 있다. 따라서, L자형 커넥터들이 동일 높이라면, 모든 메모리 블레이드들이, 메모리 블레이드 익스텐더에 나란히 놓이면서, 동일 평면상에 있을 것이다. 대안적으로, 상이한 높이들의 L자형 커넥터들이 메모리 블레이드들의 스태킹을 가능케 하도록 사용될 수 있다.
도 37은, 채널의 미사용 소켓들내로의 삽입을 위해 사용될 수 있는, 메모리 블레이드의 형태인, 패시브 루프-백 바이패스 디바이스(passive loop-back bypass device)의 도면이다. 패시브 바이패스 메모리 블레이드(92)가 메모리 블레이드 익스텐더(900)의 소켓 또는 비어있는 슬롯(slot)을 채우기 위해 사용될 수 있다. 그것은, 메인 SSD 시스템 머더보드의 비어 있는 소켓을 채우기 위해 또한 사용될 수 있다. 패시브 바이패스 메모리 블레이드(920)는, 커넥터 탭(922)의 Sin 및 Sout 포트들간의 루프를 폐쇄하기 위한 신호 트레이스들을 포함한다. 패시브 바이패스 메모리 블레이드(920)는 일반적인 메모리 블레이드보다 길이가 더 짧을 수 있다.
도 38은, 특정 어플리케이션에 대해서는 이상적이지 않을 수 있는 커넥터 로딩 효과를 극복하기 위해 신호 리피터(signal repeater)로서 작용하는, 본 예에서 FPGA로 나타내어져 있는, 드라이버 회로(932)를 포함하는, 액티브 바이패스 메모리 블레이드(active bypass memory blade)(930)의 도면이다. 액티브 바이패스 메모리 블레이드(930)는 하나의 메모리 블레이드로부터 수신되는 신호들을 다른 메모리 블레이드로 반복하기 위해 사용될 수 있다. 대안적으로, 액티브 바이패스 메모리 블레이드(930)는 메모리 블레이드로 신호들을 드라이브하기 위해 그리고 메모리 블레이드들로부터의 신호들을 드라이브하기 위해 하나의 메모리 블레이드와 더불어 사용될 수 있다.
도 39는 액티브 바이패스 메모리 블레이드(930)와 유사한, 하지만 그것이 연결된 채널의 전기적 및/또는 신호 특성들을 검사/디버깅(debugging)하기 위한, 로직 분석기 프로브(logic analyzer probe)와 같은 온-보드 검사 로직 회로(942)가 있는, 액티브 바이패스 메모리 블레이드(940)의 도면이다. 액티브 바이패스 메모리 블레이드(940)는, 메모리 블레이드 익스텐더(900)의 소켓 또는 SSD 시스템 머더보드의 소켓에 연결될 수 있다. 대안적으로, 메모리 블레이드들이 다른 메모리 블레이드들의 분리 가능한 삽입 또는 부착을 위해 소켓들을 비우는 실시예들에 있어서, 액티브 바이패스 메모리 블레이드(940)는 다른 메모리 블레이드들과 인-라인(in-line) 또는 시스템을 검사하기 위해 확장 가능 메모리 모듈의 최종 메모리 블레이드에 부착될 수 있다. 인-라인 연결은, 액티브 바이패스 메모리 블레이드(940)가 2개의 메모리 블레이드들, 또는 메모리 블레이드와 제어기간에 직렬로 연결된다는 것을 (역으로도 동일) 의미한다. 어느 쪽 구성에서든, 로직 분석기 프로브(942)가 신호 라인들에 병렬로 연결될 수 있다. 대안적으로, 로직 분석기 프로브(942)는, 로직 분석기 프로브(942)와 입력 신호들의 공유를 제공하도록 구성되는, FPGA에 연결될 수 있다.
도 37, 38 및 39의 메모리 블레이드 실시예들은 주 메모리 블레이드들로서 나타내어져 있다. 대안의 실시예들에 있어서, 이러한 메모리 블레이드들의 각각은 환장 메모리 블레이드들로서 구현될 수 있다.
메모리 블레이드 익스텐더들의 사용은 SSD 시스템의 총 메모리 용량을 확장시키기 위한 유연성 있는 기술이다. 다른 기술이, SSD 시스템의 총 메모리 용량을 더욱 증가시키기 위해 메모리 레이드 익스텐더(memory laid extender)들과 결합하여 사용될 수 있다. 본 실시예들에 따르면, 개별적인 메모리 블레이드들이, 메모리 블레이드들의 타이트 스택(tight stack)으로의 컴팩트한 접힘을 가능케 하는 방식으로 함께 전기적으로 그리고 기계적으로 연결될 수 있고, 그러면 확장 가능 메모리 모듈로서 칭해진다.
이전에 기술된 실시예들에 있어서, 브릿지 링크가 리본 커넥터, 또는 리본 커넥터가 그 내부에 분리가능하게 삽입될 수 있는 대응하는 소켓들과 리본 커넥터의 조합으로서 나타내어져 있다. 대안의 실시예들에 있어서, 브릿지 링크는, 연결된 블레이드들을 서로에 관련된 임의의 방사상의 움직임으로부터 제한하는 단단한 커넥터일 수 있다. 얘를 들어, 단단한 커넥터는, 확장 메모리 블레이드로 하여금 주 메모리 블레이드 위에 스택될 수 있게 하도록 "U"자 형태일 수 있다. 확장 메모리 블레이드는, 추가적인 확장 메모리 블레이드로 하여금 그 위에 스택될 수 있게 하도록 유사한 "U"자 형태의 단단한 커넥터를 또한 가질 수 있다.
상기한 실시예들에 있어서, 디바이스 요소들 및 회로들이, 간략화를 목적으로, 도면들에 도시되어 있듯이 서로 연결된다. 본 발명의 실제적인 어플리케이션들에 있어서, 요소들, 회로들 등이 서로 직접적으로 연결될 수 있다. 그뿐만 아니라, 요소들, 회로들 등이, 디바이스들 및 장치의 동작을 위한 필요로, 다른 요소들, 회로들 등을 통해 서로 간접적으로 연결될 수 있다. 따라서, 실제적인 구성에서는, 회로 요소들 및 회로들이 서로 연결되거나, 서로 직접적으로 또는 간접적으로 결합된다.
이전의 설명에 있어서, 설명의 목적을 위해서, 많은 세부들이, 실시예들의 철저한 이해를 제공하기 위해 언급되었다. 하지만, 당업자에게는, 이러한 특정 세부들이 요구되지 않는다는 것이 명백할 것이다. 다른 예로서, 주지의 전기적이 구조들 및 회로들이 이해를 흐리지 않도록 하기 위해서 블록도의 형태로 도시되었다.
상기한 실시예들은 예시로서만 의도되었다. 대안들, 수정들 및 변형들이, 이 명세서에 첨부된 청구범위에 의해 오로지 규정되는, 권리 범위로부터 벗어나지 않고 당업자에 의한 특정 실시예들에 유효해질 수 있다.

Claims (38)

  1. 적어도 2개의 메모리 디바이스;
    입력 포트 및 출력 포트를 포함하는 연결 인터페이스;
    상기 적어도 2개의 메모리 디바이스를 직렬로 연결하도록 구성된 신호 트레이스(signal trace)들을 갖는 부재- 상기 적어도 2개의 메모리 디바이스는 상기 연결 인터페이스의 상기 입력 포트와 상기 출력 포트의 사이에서 상기 부재에 장착됨 -를 포함하는, 메모리 모듈.
  2. 청구항 1에 있어서,
    상기 적어도 2개의 메모리 디바이스 중 제1 메모리 디바이스는 상기 입력 포트로부터 입력 신호들을 수신하도록 구성되고, 상기 적어도 2개의 메모리 디바이스 중 제2 메모리 디바이스는 상기 출력 포트로 출력 신호들을 제공하도록 구성되는, 메모리 모듈.
  3. 청구항 1에 있어서,
    상기 입력 포트는 제1 채널 입력 포트를 포함하고,
    상기 출력 포트는 제1 채널 출력 포트를 포함하며,
    상기 연결 인터페이스는 제2 채널 입력 포트와 제2 채널 출력 포트를 포함하는, 메모리 모듈.
  4. 청구항 3에 있어서,
    상기 부재는, 상기 제2 채널 입력 포트와 상기 제2 채널 출력 포트 사이에서 상기 부재에 장착되는 추가적인 메모리 디바이스들을 직렬로 연결하도록 구성되는 추가적인 신호 트레이스들을 포함하는, 메모리 모듈.
  5. 청구항 1에 있어서,
    상기 적어도 2개의 메모리 디바이스는, 상기 부재의 제1 측에 장착되는 제1 그룹의 메모리 디바이스들과 상기 부재의 제2 측에 장착되는 제2 그룹의 메모리 디바이스들을 포함하는, 메모리 모듈.
  6. 청구항 5에 있어서,
    상기 신호 트레이스들은, 상기 채널 입력 포트로부터 상기 제1 그룹의 메모리 디바이스들의 각각의 메모리 디바이스를 통해서, 그리고 그 다음으로는 상기 제2 그룹의 메모리 디바이스들의 각각의 메모리 디바이스를 통해서 입력 신호들을 전파(propagate)하도록 구성되는, 메모리 모듈.
  7. 청구항 6에 있어서,
    상기 제1 그룹의 메모리 디바이스들은,
    상기 채널 입력 포트로부터 입력 신호들을 수신하는 제1 메모리 디바이스, 및
    상기 부재의 제2 측으로 입력 신호들을 제공하는 최종 메모리 디바이스를 포함하고,
    상기 제2 그룹의 메모리 디바이스들은,
    상기 제1 그룹의 메모리 디바이스들의 최종 메모리 디바이스로부터 입력 신호들을 수신하는 제1 메모리 디바이스, 및
    상기 채널 출력 포트로 입력 신호들을 제공하는 최종 메모리 디바이스를 포함하는, 메모리 모듈.
  8. 청구항 5에 있어서,
    상기 신호 트레이스들은 입력 신호들을 상기 제1 그룹의 메모리 디바이스들의 그리고 상기 제2 그룹의 메모리 디바이스들의 메모리 디바이스들을 통해서 스티칭 패턴(stitching pattern)으로 전파하도록 구성되는, 메모리 모듈.
  9. 청구항 8에 있어서,
    상기 제1 그룹의 메모리 디바이스들 중 제1 메모리 디바이스가 상기 채널 입력 포트로부터 입력 신호들을 수신하고, 상기 제1 그룹의 메모리 디바이스들 중 최종 메모리 디바이스가 입력 신호들을 상기 채널 출력 포트로 제공하는, 메모리 모듈.
  10. 청구항 1에 있어서,
    상기 부재가 보드(board)를 포함하는, 고체 드라이브 시스템.
  11. 호스트 인터페이스(host interface)와 채널을 갖는 메모리 제어기;
    상기 채널로부터 입력 신호들을 수신하도록 구성되는 채널 입력 포트, 및 상기 채널로 출력 신호들을 제공하도록 구성되는 채널 출력 포트를 포함하는 연결 인터페이스를 갖는 메모리 모듈을 포함하는, 고체 드라이브 시스템.
  12. 청구항 11에 있어서,
    상기 메모리 모듈은, 상기 채널 입력 포트와 상기 채널 출력 포트 사이에 직렬로 연결된 적어도 2개의 메모리 디바이스를 포함하는, 고체 드라이브 시스템.
  13. 청구항 12에 있어서,
    상기 메모리 모듈은,
    상기 연결 인터페이스의 상기 채널 입력 포트와 상기 채널 출력 포트 사이에서 부재에 장착된 적어도 2개의 메모리 디바이스를 직렬로 연결하도록 구성되는 신호 트레이스들을 갖는 상기 부재를 포함하는, 고체 드라이브 시스템.
  14. 청구항 12에 있어서,
    상기 메모리 모듈은,
    연결 인터페이스를 포함하는 제1 보드,
    서로 그리고 상기 제1 보드에 직렬로 연결되는 N개의 제2 보드 - N은 적어도 1의 정수 값임 -를 포함하고,
    상기 적어도 2개의 메모리 디바이스들이 상기 제1 보드 및 상기 N개의 제2 보드들에 장착되고, 상기 채널 입력 포트와 상기 채널 출력 포트 사이에서 서로 직렬로 연결되는, 고체 드라이브 시스템.
  15. 청구항 13에 있어서,
    상기 채널은 제1 채널이고 상기 메모리 제어기는 제2 채널을 포함하도록 구성되는, 고체 드라이브 시스템.
  16. 청구항 15에 있어서,
    상기 보드는, 상기 제2 채널 입력 포트와 상기 제2 채널 출력 포트 사이에서 상기 보드에 장착되는 추가적인 메모리 디바이스들을 직렬로 연결하도록 구성되는 추가적인 신호 트레이스들을 포함하는, 고체 드라이브 시스템.
  17. 청구항 11에 있어서,
    상기 메모리 모듈은 상기 채널 입력 포트를 상기 채널 출력 포트에 연결하도록 구성되는 신호 트레이스들을 포함하는, 고체 드라이브 시스템.
  18. 청구항 11에 있어서,
    상기 메모리 모듈은, 상기 채널 입력 포트에 수신된 입력 신호들을 상기 채널 출력 포트로 반복하기 위한 드라이버 회로를 포함하는, 고체 드라이브 시스템.
  19. 청구항 18에 있어서,
    상기 메모리 모듈은 상기 채널 입력 포트에 수신되는 입력 신호들을 검사하도록 구성되는 검사 로직 회로(test logic circuitry)를 포함하는, 고체 드라이브 시스템.
  20. 청구항 13에 있어서,
    상기 부재는 보드를 포함하는, 고체 드라이브 시스템.
  21. 제1 메모리 홀딩(holding) 부재로서,
    제1 세트의 직렬 연결된 메모리 디바이스들에 의해 출력 포트에 결합되는 채널 입력 포트, 및
    제2 세트의 직렬 연결된 메모리 디바이스들에 의해 입력 포트에 결합되는 채널 출력 포트를 갖는 상기 제1 메모리 홀딩 부재;
    제2 메모리 홀딩 부재로서,
    제3 세트의 직렬 연결된 메모리 디바이스들에 연결된 제1 포트, 및
    제4 세트의 직렬 연결된 메모리 디바이스들에 연결된 제2 포트를 갖는 상기 제2 메모리 홀딩 부재; 및
    상기 채널 출력 포트를 상기 제1 포트에 그리고 상기 채널 입력 포트를 상기 제2 포트에 전기적으로 연결하도록 구성되는 커넥터를 포함하는, 메모리 모듈.
  22. 청구항 21에 있어서, 상기 커넥터는,
    상기 제1 메모리 홀딩 부재의 출력 포트 및 입력 포트의 단자들에 전기적으로 연결되도록 구성되는 제1 단부, 및
    상기 제2 메모리 홀딩 부재의 제1 포트 및 제2 포트의 단자들에 전기적으로 연결되도록 구성되는 제2 단부를 갖는,
    유연성 있는 커넥터를 포함하는, 메모리 모듈.
  23. 청구항 22에 있어서,
    상기 제1 메모리 홀딩 부재는, 스택된(stacked) 구성으로 상기 제2 메모리 홀딩 부재 위로 접힐 수 있는, 메모리 모듈.
  24. 청구항 22에 있어서,
    상기 제1 메모리 홀딩 부재의 개루프 출력 포트 및 개루프 입력 포트의 단자들에 전기적으로 연결되는 제1 소켓,
    상기 제2 메모리 홀딩 부재의 제1 포트 및 제2 포트의 단자들에 전기적으로 연결되는 제2 소켓을 더 포함하고,
    상기 유연성 있는 커넥터는 상기 제1 소켓에 분리 가능하게 삽입될 수 있는 제1 단부 및 상기 제2 소켓에 분리 가능하게 삽입될 수 있는 제2 단부를 갖는, 메모리 모듈.
  25. 청구항 22에 있어서,
    상기 제1 메모리 홀딩 부재의 개루프 출력 포트와 개루프 입력 포트의 단자들에 전기적으로 연결되는 소켓, 및
    상기 제2 메모리 홀딩 부재의 제1 포트 및 제2 포트의 단자들에 영구적으로 연결되는 제1 단부 및 상기 소켓에 분리 가능하게 삽입될 수 있는 제2 단부를 갖는 유연성 있는 커넥터를 더 포함하는, 메모리 모듈.
  26. 청구항 22에 있어서,
    상기 유연성 있는 커넥터는 리본 커넥터(ribbon connector)를 포함하는, 메모리 모듈.
  27. 청구항 21에 있어서,
    상기 제3 세트의 직렬 연결된 메모리 디바이스들 및 상기 제4 세트의 직렬 연결된 메모리 디바이스들이 상기 제1 포트와 상기 제2 포트 사이에 직렬로 연결되는, 메모리 모듈.
  28. 청구항 21에 있어서,
    상기 제3 세트의 직렬 연결된 메모리 디바이스들은, 제1 포트와 제3 포트 사이에 직렬로 연결되고, 상기 제4 세트의 직렬 연결된 메모리 디바이스들은 제2 포트와 제4 포트 사이에 직렬로 연결되는, 메모리 모듈.
  29. 청구항 28에 있어서,
    상기 제3 포트의 단자들을 상기 제4 포트의 단자들에 전기적으로 연결하도록 구성되는 다른 커넥터를 더 포함하는, 메모리 모듈.
  30. 청구항 28에 있어서,
    상기 제3 포트 및 상기 제4 포트의 단자들에 연결되는 소켓을 더 포함하는, 메모리 모듈.
  31. 청구항 30에 있어서,
    상기 소켓에 분리 가능하게 삽입될 수 있고 상기 제3 포트의 단자들을 상기 제4 포트의 단자들에 전기적으로 연결하도록 구성되는 다른 커넥터를 더 포함하는, 메모리 모듈.
  32. 청구항 28에 있어서,
    상기 커넥터는 제1 커넥터이고, 상기 메모리 모듈은,
    제5 세트의 직렬 연결된 메모리 디바이스들에 연결된 제5 포트 및 제6 세트의 직렬 연결된 메모리 디바이스들에 연결된 제6 포트를 갖는 제3 메모리 홀딩 부재, 및
    상기 제5 포트를 상기 제3 포트에 그리고 상기 제6 포트를 상기 제4 포트에 전기적으로 연결하도록 구성되는 제2 커넥터를 더 포함하는, 메모리 모듈.
  33. 채널 입력 포트 및 채널 출력 포트에 대응하는 전기 단자들을 포함하는 연결 인터페이스를 갖는 제1 메모리 홀딩 부재;
    서로 그리고 제1 메모리 블레이드에 직렬로 연결되는 N개의 제2 메모리 홀딩 부재 - N은 적어도 1의 정수 값임 -;
    상기 제1 메모리 홀딩 부재 및 상기 N개의 제2 메모리 홀딩 부재에 장착되며, 상기 채널 입력 포트와 상기 채널 출력 포트 사이에서 서로 직렬로 연결되는 복수의 메모리 디바이스들로서, 상기 복수의 메모리 디바이스들의 각각을 통해 상기 채널 입력 포트에 수신되는 신호들을 전파하도록 구성되는, 상기 복수의 메모리 디바이스들을 포함하는, 메모리 모듈.
  34. 청구항 33에 있어서,
    상기 제1 메모리 홀딩 부재가, 유연성 있는 커넥터로 상기 N개의 제2 메모리 홀딩 부재들 중 하나의 제2 메모리 홀딩 부재에 연결됨으로써, 상기 제1 메모리 홀딩 부재의 한 세트의 복수의 메모리 디바이스들이 상기 유연성 있는 커넥터를 통해 상기 N개의 제2 메모리 홀딩 부재들 중 하나의 제2 메모리 홀딩 부재의 다른 세트의 복수의 메모리 디바이스들과 직렬로 연결되는, 메모리 모듈.
  35. 청구항 33에 있어서,
    상기 제1 메모리 홀딩 부재 및 각각의 상기 N개의 제2 메모리 홀딩 부재가, 각각의 상기 메모리 홀딩 부재들간에 연결되는 유연성 있는 커넥터들에 의해 일련의 메모리 블레이드들로서 서로 연결되고, 상기 제1 메모리 홀딩 부재 및 상기 N개의 제2 메모리 홀딩 부재에 장착되는 복수의 메모리 디바이스들이 상기 유연성 있는 커넥터들을 통해 서로 직렬로 연결되는, 메모리 모듈.
  36. 청구항 34에 있어서,
    상기 제1 메모리 홀딩 부재 및 각각의 상기 N개의 제2 메모리 홀딩 부재가 스택(stack)을 형성하도록 서로의 위로 접힐 수 있는, 메모리 모듈.
  37. 청구항 36에 있어서,
    상기 제1 메모리 홀딩 부재 및 각각의 상기 N개의 제2 메모리 홀딩 부재가 접책 접기(accordion fold) 구성으로 접힐 수 있는, 메모리 모듈.
  38. 청구항 33에 있어서,
    상기 N개의 제2 메모리 홀딩 부재들 중 하나의 제2 메모리 홀딩 부재는, 다른 제1 메모리 홀딩 부재를 수용하도록 구성되는 적어도 하나의 소켓을 갖는 메모리 익스텐더(memory extender)를 포함하는, 메모리 모듈.
KR1020147014780A 2011-11-02 2012-11-01 플래시 메모리 모듈 및 메모리 서브시스템 KR101871545B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US201161554757P 2011-11-02 2011-11-02
US61/554,757 2011-11-02
PCT/CA2012/001009 WO2013063687A1 (en) 2011-11-02 2012-11-01 Flash memory module and memory subsystem

Publications (2)

Publication Number Publication Date
KR20140097270A true KR20140097270A (ko) 2014-08-06
KR101871545B1 KR101871545B1 (ko) 2018-08-02

Family

ID=48172206

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020147014780A KR101871545B1 (ko) 2011-11-02 2012-11-01 플래시 메모리 모듈 및 메모리 서브시스템

Country Status (8)

Country Link
US (1) US9159374B2 (ko)
EP (1) EP2774150A4 (ko)
JP (1) JP2015501490A (ko)
KR (1) KR101871545B1 (ko)
CN (1) CN103959386A (ko)
CA (1) CA2854118A1 (ko)
TW (1) TWI581267B (ko)
WO (1) WO2013063687A1 (ko)

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9128662B2 (en) * 2011-12-23 2015-09-08 Novachips Canada Inc. Solid state drive memory system
US20150161038A1 (en) * 2013-12-10 2015-06-11 Conversant Intellectual Property Management Inc. System and Method of Operation for High Capacity Solid-State Drive
US9722335B2 (en) 2014-05-05 2017-08-01 Qualcomm Incorporated Dual in line memory module (DIMM) connector
US9603280B2 (en) 2014-05-30 2017-03-21 EMC IP Holding Company LLC Flash module
US9398720B1 (en) 2014-05-30 2016-07-19 Emc Corporation Chassis with airflow and thermal management
CN104363448A (zh) * 2014-12-01 2015-02-18 重庆洪深现代视声技术有限公司 电视信号发生器
US9679854B2 (en) * 2015-02-10 2017-06-13 Intel Corporation Reconfigurable repeater system
JP6527054B2 (ja) 2015-08-28 2019-06-05 東芝メモリ株式会社 メモリシステム
US10080300B1 (en) 2015-12-29 2018-09-18 EMC IP Holding Company LLC Mechanical latch module
US10714148B2 (en) * 2015-12-30 2020-07-14 Shenzhen Longsys Electronics Co., Ltd. SSD storage module, SSD component, and SSD
CN105843337A (zh) * 2016-03-18 2016-08-10 湖南源科创新科技有限公司 加固型固态存储板卡设计方法及其存储装置
US10573354B2 (en) 2016-09-22 2020-02-25 Smart Modular Technologies, Inc. High density memory module system
KR20180099266A (ko) * 2017-02-28 2018-09-05 삼성전자주식회사 데이터 저장 장치, 그의 동작 방법 및 그를 포함하는 전자 시스템
US11263508B2 (en) * 2017-09-22 2022-03-01 Samsung Electronics Co., Ltd. Modular NGSFF module to meet different density and length requirements
TWI645623B (zh) 2017-09-30 2018-12-21 慧榮科技股份有限公司 記憶裝置
US11636014B2 (en) 2017-10-31 2023-04-25 SK Hynix Inc. Memory system and data processing system including the same
KR102387181B1 (ko) * 2017-10-31 2022-04-19 에스케이하이닉스 주식회사 컴퓨팅 디바이스 및 그것의 동작방법
KR20200088634A (ko) 2019-01-15 2020-07-23 에스케이하이닉스 주식회사 메모리 시스템, 데이터 처리 시스템 및 데이터 처리 시스템의 동작방법
KR102394695B1 (ko) 2017-11-08 2022-05-10 에스케이하이닉스 주식회사 메모리 시스템 및 그것의 동작방법
KR102455880B1 (ko) 2018-01-12 2022-10-19 에스케이하이닉스 주식회사 메모리 시스템 및 메모리 시스템의 동작 방법
CN108154891A (zh) * 2018-02-06 2018-06-12 国蓉科技有限公司 一种基于vpx单槽结构的存储模块
CN108874711B (zh) * 2018-05-30 2021-08-06 郑州云海信息技术有限公司 一种优化散热的硬盘背板系统
US11399434B2 (en) * 2018-10-11 2022-07-26 Intel Corporation Electronic package and method of forming an electronic package
CN114266335A (zh) * 2021-12-27 2022-04-01 至誉科技（武汉）有限公司 一种固态存储卡

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100296256A1 (en) * 2009-05-22 2010-11-25 Mosaid Technologies Incorporated Configurable module and memory subsystem
KR20110081809A (ko) * 2008-09-18 2011-07-14 모사이드 테크놀로지스 인코퍼레이티드 비휘발성 메모리 모듈을 갖는 대용량 데이터 저장 시스템

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5430859A (en) * 1991-07-26 1995-07-04 Sundisk Corporation Solid state memory system including plural memory chips and a serialized bus
US6678747B2 (en) * 1999-08-23 2004-01-13 Honeywell International Inc. Scalable data collection and computing apparatus
US7252240B1 (en) * 2000-07-06 2007-08-07 Onspec Electronics, Inc. Memory module which includes a form factor connector
KR100340285B1 (ko) * 2000-10-24 2002-06-15 윤종용 복수의 인쇄회로기판이 상호 직렬 접속된 메모리 모듈
AU2002314343A1 (en) * 2001-06-27 2003-03-03 Incorporated Technologies (Holdings) Limited Interface for removable storage devices
US7065651B2 (en) * 2002-01-16 2006-06-20 Microsoft Corporation Secure video card methods and systems
US6762932B2 (en) * 2002-09-17 2004-07-13 Dell Products L.P. Method and system for mounting an information handling system storage device
US6661671B1 (en) * 2002-11-27 2003-12-09 International Business Machines Corporation Apparatus, method and article of manufacture for determining power permission for a blade spanning power back planes
KR100560645B1 (ko) * 2002-12-17 2006-03-16 삼성전자주식회사 메모리 사용 정보를 표시하는 유에스비 플래시 메모리 장치
JP4886162B2 (ja) * 2003-06-18 2012-02-29 キヤノン株式会社 撮像装置付き表示装置
KR100505697B1 (ko) * 2003-07-23 2005-08-02 삼성전자주식회사 메모리 카드 및 ｕｓｂ 연결을 위한 커넥터 및 연결 시스템
EP1977635A2 (en) * 2006-01-13 2008-10-08 Sun Microsystems, Inc. Modular blade server
US7800919B2 (en) * 2006-03-24 2010-09-21 Rockwell Automation Technologies, Inc. Programmable routing module
TWI437577B (zh) 2006-08-22 2014-05-11 Mosaid Technologies Inc 可縮放記憶體系統
WO2008051940A2 (en) * 2006-10-23 2008-05-02 Virident Systems, Inc. Methods and apparatus of dual inline memory modules for flash memory
US7952882B2 (en) * 2006-10-30 2011-05-31 International Business Machines Corporation On demand storage array
CN101617371B (zh) 2007-02-16 2014-03-26 莫塞德技术公司 具有多个外部电源的非易失性半导体存储器
ITMI20070933A1 (it) * 2007-05-08 2008-11-09 St Microelectronics Srl Sistema elettronico multi piastrina
US20110235260A1 (en) * 2008-04-09 2011-09-29 Apacer Technology Inc. Dram module with solid state disk
KR20090120205A (ko) * 2008-05-19 2009-11-24 삼성전자주식회사 플래시 메모리 장치 및 그것의 동작 방법
JP2010079445A (ja) * 2008-09-24 2010-04-08 Toshiba Corp Ｓｓｄ装置
US7957173B2 (en) 2008-10-14 2011-06-07 Mosaid Technologies Incorporated Composite memory having a bridging device for connecting discrete memory devices to a system
US8472199B2 (en) * 2008-11-13 2013-06-25 Mosaid Technologies Incorporated System including a plurality of encapsulated semiconductor chips
US8359418B2 (en) * 2009-02-26 2013-01-22 Sandisk Il Ltd. Host device with USB interface
US8199515B2 (en) * 2009-12-22 2012-06-12 International Business Machines Corporation DIMM riser card with an angled DIMM socket and a straddled mount DIMM socket
TWI451256B (zh) * 2010-04-01 2014-09-01 Cpumate Inc 可自動啓閉之散熱座、散熱座系統及其散熱方法
US8615616B2 (en) * 2010-10-28 2013-12-24 Marvell World Trade Ltd. Programming target devices via traces that traverse a structurally compromised region of a printed circuit board (pcb)
US8605424B2 (en) * 2011-03-16 2013-12-10 Lenovo (Singapore) Pte. Ltd. Media drive unseating mechanism
US8582296B2 (en) * 2011-11-03 2013-11-12 Cheng Yu Huang Laptop cooling pad with heat-dissipating fan adjustable in position

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110081809A (ko) * 2008-09-18 2011-07-14 모사이드 테크놀로지스 인코퍼레이티드 비휘발성 메모리 모듈을 갖는 대용량 데이터 저장 시스템
US20100296256A1 (en) * 2009-05-22 2010-11-25 Mosaid Technologies Incorporated Configurable module and memory subsystem

Also Published As

Publication number Publication date
EP2774150A4 (en) 2016-04-27
TWI581267B (zh) 2017-05-01
JP2015501490A (ja) 2015-01-15
TW201342380A (zh) 2013-10-16
US9159374B2 (en) 2015-10-13
CN103959386A (zh) 2014-07-30
US20130107443A1 (en) 2013-05-02
CA2854118A1 (en) 2013-05-10
WO2013063687A1 (en) 2013-05-10
KR101871545B1 (ko) 2018-08-02
EP2774150A1 (en) 2014-09-10

Similar Documents

Publication Publication Date Title
KR101871545B1 (ko) 플래시 메모리 모듈 및 메모리 서브시스템
US11043258B2 (en) Memory system topologies including a memory die stack
KR101969375B1 (ko) 솔리드 스테이트 드라이브 메모리 시스템
US7729151B2 (en) System including a buffered memory module
KR20100052394A (ko) 적층 메모리 어레이
US20230410890A1 (en) Memory System Topologies Including A Memory Die Stack

Legal Events

Date Code Title Description
N231 Notification of change of applicant
A201 Request for examination
A302 Request for accelerated examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant