KR20110081809A - 비휘발성 메모리 모듈을 갖는 대용량 데이터 저장 시스템 - Google Patents

비휘발성 메모리 모듈을 갖는 대용량 데이터 저장 시스템 Download PDF

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Abstract

메모리 동작을 수행하기 위한 신호를 발행하고 수신하기 위한 컨트롤러; 적어도 하나의 제 1 커넥터를 포함하고, 적어도 하나의 제 1 커넥터 각각을 통해서 컨트롤러로부터 그리고 다시 컨트롤러로 링을 확립하기 위한 신호 경로를 제공하는 마더보드; 및 비휘발성 메모리 디바이스들의 체인에 전기적으로 접속된 제 2 커넥터를 포함하는 적어도 하나의 비휘발성 메모리 모듈을 포함하는 대용량 데이터 저장 시스템으로서, 적어도 하나의 제 1 커넥터 중 소정의 제 1 커넥터와 제 2 커넥터의 결합 (mating) 은 비휘발성 메모리 디바이스들의 체인이 링에 삽입되게 함으로써 컨트롤러가 체인 내의 비휘발성 메모리 디바이스 상에서 메모리 동작들을 수행하는 것을 허용한다.

Description

비휘발성 메모리 모듈을 갖는 대용량 데이터 저장 시스템{MASS DATA STORAGE SYSTEM WITH NON-VOLATILE MEMORY MODULES}
일반적으로, 오늘날의 컴퓨팅 디바이스는 다수 유형의 메모리 시스템들을 이용한다. 일 유형의 메모리 시스템은, 매우 빠른 액세스 시간으로 판독할 수 있고 랜덤으로 기록될 수 있는 반도체 메모리 디바이스를 포함하는 소위 "메인 메모리" 이다. 이와 같이, 메인 메모리는 랜덤 액세스 메모리 (RAM) 로 통상 지칭된다.
반도체 메모리 디바이스가 비교적 고가이기 때문에, 메인 메모리를 보완하기 위해 다른 높은 밀도 및 낮은 비용의 메모리 시스템들이 종종 이용된다. 하나의 이러한 예는 자기 디스크 저장 시스템 ("하드 디스크" 로도 지칭) 이다. 자기 디스크 저장 시스템은 필요에 따라 순차적으로 메인 메모리에 판독될 수 있는 대량의 데이터를 저장하기 위해 이용된다. 그러나, 데이터가 RAM 보다 하드 디스크에 더욱 저렴하게 저장될 수 있지만, 액세스 시간은 RAM 에 대한 수백 나노초와 비교하여 대략 하드 디스크에 대해 수십 밀리초 정도 더 길다.
다른 유형의 메모리 시스템은 소위 고체 상태 디스크 (또한, "고체 상태 드라이브", 또는 "SSD" 로 지칭) 이다. SSD 는 종래의 하드 디스크에서 발견된 스피닝 플래터 (spinning platter) 대신에 데이터를 저장하기 위해 메모리 칩을 이용하는 데이터 저장 디바이스이다. SSD 는 상당히 다용도이고, 사실상, 용어 "SSD" 는 2 개의 상이한 종류의 제품을 지칭하도록 이용될 수 있다.
제 1 유형의 SSD 는, 예를 들어, SDRAM (Synchronous Dynamic Random Access Memory) 과 같은 빠른, 휘발성 메모리에 기초하고, 이에 따라 매우 빠른 데이터 액세스 시간으로 분류된다. 통상적으로, 이러한 SSD 가 휘발성 메모리를 이용하기 때문에, 데이터 지속성을 확보하기 위해 내부 배터리 및 백업 디스크 시스템을 통합한다. 따라서, 어떠한 이유로든 전원이 꺼지는 경우, 배터리는 SDRAM 에서 백업 하드 디스크로 모든 데이터를 카피하기에 충분히 길게 전력공급되는 유닛을 유지한다. 전원의 복귀시에, 백업 하드 디스크에서 SDRAM 으로 데이터가 다시 카피되며, SSD 는 노멀 동작을 재개한다. 이러한 유형의 SSD 는 디스크 드라이브의 고유한 레이턴시에 의해 홀드백 (hold back) 되는 어플리케이션을 가속화시키는데 특히 유용하다.
제 2 유형의 SSD 는 데이터를 저장하기 위해 비휘발성 메모리, 예를 들어, 플래시 EEPROM (Electrically Erasable Programmable Read Only Memory) 를 이용한다. 제 2 유형의 SSD 를 통합하는 제품은 종래의 대용량 저장 제품과 동일한 형태의 팩터를 가질 수 있고, 통상적으로는 하드 디스크에 대한 저전력의 러기드 (rugged) 대체물로서 이용된다. 일반적으로, 제 1 유형의 SSD 와의 혼동을 회피하기 위해, 제 2 유형의 SSD 는 "플래시" SSD 로서 지칭된다. 남은 본 개시물은 플래시 SSD 에 관한 것이다.
종래의 플래시 SSD 는 3.5", 2.5" 또는 1.8" 하드 디스크 드라이브 (HDD) 에 대응하는 폼 팩터 (form factor) 를 갖는 몇몇 비휘발성 NAND-유형 플래시 EEPROM 반도체 집적 회로로 이루어질 수 있다. 플래시 SSD 는 종래의 PATA 또는 SATA 인터페이스들을 통해서 호스트 컨트롤러에 접속되어 있고, HDD 에서와 같이, 대체되도록 설계되었다. 따라서, 플래시 SSD 는 컴퓨팅 디바이스 내의 이용가능한 수의 PATA 또는 SATA 커넥터들로 제한된다. 그 결과, 종래의 플래시 SSD 에 의해 제공된 메모리 용량은 현재의 그리고 미래의 컴퓨팅 어플리케이션들에 의해 야기된 대용량 데이터 저장장치에 대한 끊임없이 증가하는 필요성을 충족시키기에는 불충분할 수도 있다.
이러한 배경에 대해, 비휘발성 메모리를 이용하는 개선된 대용량 데이터 저장 시스템에 대한 산업에서의 필요성이 명백하게 존재한다.
제 1 양태에 따르면, 메모리 동작을 수행하기 위해 신호를 발생시키고 수신하기 위한 컨트롤러; 적어도 하나의 제 1 커넥터를 포함하고, 적어도 하나의 제 1 커넥터 각각을 통해서 컨트롤러로부터 그리고 다시 컨트롤러로의 링 (ring) 을 확립하기 위한 신호 경로를 제공하기 위한 마더보드; 및 비휘발성 메모리 디바이스들의 체인에 전기적으로 접속된 제 2 커넥터를 포함하는 적어도 하나의 비휘발성 메모리 모듈을 포함하는 대용량 데이터 저장 시스템이 제공되고, 여기서 적어도 하나의 제 1 커넥터들 중 소정의 제 1 커넥터와 제 2 커넥터의 결합 (mating) 은 비휘발성 메모리 디바이스의 체인을 링에 삽입되게 함으로써 컨트롤러가 체인 내의 비휘발성 메모리 디바이스 상에서 메모리 동작을 수행하는 것을 허용한다.
추가적인 양태에 따르면, 비휘발성 메모리 모듈을 제공하는데, 이 비휘발성 메모리 모듈은: 비휘발성 메모리 디바이스들의 체인; 이 모듈에서 수신된 입력 신호들을 운반하고 모듈로부터 릴리징되는 출력 신호들을 운반하기 위한 복수의 전기 도체 (여기서, 출력 신호들 중 적어도 몇몇은 체인에 의해 전파되는 입력 신호들 중 대응하는 신호들의 버전임); 및 전기 도체에 대한 외부 인터페이스를 제공하는 듀얼-면 커넥터 (여기서, 이 커넥터는, 체인 내의 비휘발성 메모리 디바이스들 상에서 메모리 동작을 수행하기 위한 컨트롤러와의 전기적 접촉을 제공하는 마더보드의 대응 커넥터와 해제가능하게 결합되도록 구성됨) 를 포함하고, 여기서 입력 신호를 운반하는 전기 도체는 커넥터의 제 1 면 위에 배치되고, 출력 신호들을 운반하는 전기 도체는 입력 신호들을 운반하는 전기 도체와 각각 정렬되어 있는 커넥터의 제 2 대향면 위에 배치된다.
다른 양태에 따르면, 입/출력 인터페이스; 명령들을 저장하는 메인 메모리; 메인 메모리에 저장된 명령들에 기초하여 컴퓨팅 동작을 실행하기 위한 적어도 하나의 프로세서; 및 적어도 하나의 프로세서에 전기적으로 접속된 대용량 데이터 저장 시스템을 포함하는 컴퓨팅 디바이스가 제공된다. 대용량 데이터 저장 시스템은: 적어도 하나의 프로세서로부터 수신된 신호들에 기초하여 메모리 동작들을 수행하기 위한 컨트롤러; 적어도 하나의 제 1 커넥터를 포함하고, 적어도 하나의 제 1 커넥터 각각을 통해서 컨트롤러로부터 그리고 다시 컨트롤러로의 링을 확립하기 위한 신호 경로를 제공하는 마더보드; 및 비휘발성 메모리 디바이스들의 체인에 전기적으로 접속된 제 2 커넥터를 포함하는 적어도 하나의 비휘발성 메모리 모듈을 포함하는 컴퓨팅 디바이스가 제공되고, 여기서 적어도 하나의 제 1 커넥터 중 소정의 제 1 커넥터와 제 2 커넥터의 결합은 비휘발성 메모리 디바이스들의 체인이 링에 삽입되게 함으로써, 컨트롤러가 체인 내의 비휘발성 메모리 디바이스들 상에서 메모리 동작들을 수행하는 것을 허용한다.
또 다른 양태에 따르면, 네트워크를 통해서 적어도 하나의 클라이언트와의 통신을 인에이블하기 위한 네트워크 인터페이스; 적어도 하나의 어플리케이션을 실행하고 상기 적어도 하나의 클라이언트로부터 수신된 요청을 서비스할 수 있는 처리부; 및 처리부에 전기적으로 접속된 대용량 데이터 저장 시스템을 포함하는 서버가 제공된다. 대용량 데이터 저장 시스템은: 처리부로부터 수신된 신호들에 기초하여 메모리 동작들을 수행하기 위한 컨트롤러; 적어도 하나의 제 1 커넥터를 포함하고, 적어도 하나의 제 1 커넥터 각각을 통해서 컨트롤러로부터의 그리고 다시 컨트롤러로의 링을 확립하기 위한 신호 경로를 제공하는 마더보드; 및 비휘발성 메모리 디바이스들의 체인에 전기적으로 접속된 제 2 커넥터를 포함하는 적어도 하나의 비휘발성 메모리 모듈을 포함하고, 여기서 적어도 하나의 제 1 커넥터 중 소정의 제 1 커넥터와 제 2 커넥터의 결합은 비휘발성 메모리 디바이스들의 체인이 링에 삽입되게 함으로써, 컨트롤러가 체인 내의 비휘발성 메모리 디바이스들 상에서 메모리 동작을 수행하는 것을 허용한다.
도 1 은 본 발명의 특정 비제한적 실시형태에 따른 대용량 데이터 저장 시스템이 탑재된 컴퓨팅 디바이스의 블록도이다.
도 2 는 본 발명의 특정 비제한적 실시형태에 따른 대용량 데이터 저장 시스템이 탑재된 서버의 블록도이다.
도 3 은, 컨트롤러, 복수의 소켓 커넥터 및 그 소켓 커넥터들로의 삽입을 위한 복수의 비휘발성 메모리 모듈을 포함하는, 본 발명의 특정 비제한적 실시형태에 따른 대용량 데이터 저장 시스템의 사시도이다.
도 4 는 도 3 의 대용량 데이터 저장 시스템의 블록도이다.
도 5 는 본 발명의 다른 특정 비제한적 실시형태에 따른 대용량 데이터 저장 시스템의 사시도이다.
도 6 은 도 5 의 대용량 데이터 저장 시스템의 블록도이다.
도 7 은 본 발명의 특정 비제한적 실시형태에 따른 비어 있는 (empty) 소켓 커넥터의 단면도이다.
도 8 은 본 발명의 특정 비제한적 실시형태에 따른 삽입된 비휘발성 메모리 모듈을 수용하는 소켓 커넥터의 단면도이다.
도 9 의 (a) 는, 멀티-드롭 (multi-drop) 클록이 제공된 본 발명의 특정 비제한적 실시형태에 따른 비휘발성 메모리 모듈의 전면상에 있는 비휘발성 메모리 디바이스의 레이아웃을 예시한다.
도 9 의 (b) 는, 전면이 도 9 의 (a) 에 예시된 동일한 비휘발성 메모리 모듈의 후면 위에 있는 비휘발성 메모리 디바이스의 레이아웃을 예시한다.
도 10 은 도 7 및 도 8 의 비휘발성 메모리 디바이스들의 블록도이다.
도 11 의 (a) 는, 전파된 클록이 제공되는 본 발명의 제 1 특정 비제한적 실시형태에 따른 비휘발성 메모리 모듈의 전면 위에 있는 비휘발성 메모리 디바이스의 레이아웃을 예시한다.
도 11 의 (b) 는, 전면이 도 11 의 (a) 에 예시된 동일한 비휘발성 메모리 모듈의 후면 위에 있는 비휘발성 메모리 디바이스의 레이아웃을 예시한다.
도 12 의 (a) 는, 전파된 클록이 제공되는 본 발명의 제 2 특정 비제한적 실시형태에 따른 비휘발성 메모리 모듈의 전면 위에 있는 비휘발성 메모리 디바이스의 레이아웃을 예시한다.
도 12 의 (b) 는, 전면이 도 12 의 (a) 에 예시된 동일한 비휘발성 메모리 모듈의 후면 위에 있는 비휘발성 메모리 디바이스의 레이아웃을 예시한다.
도 13 은 본 발명의 실시형태에 따라서 채용될 수 있는 제 1 유형의 비휘발성 메모리 디바이스의 블록도이다.
도 14 는 본 발명의 실시형태에 따라서 채용될 수 있는 제 1 유형의 비휘발성 메모리 디바이스의 블록도이다.
도 15 는, 확장 모듈이 제공된 본 발명의 또 다른 특정 비제한적 실시형태에 따른 대용량 데이터 저장 시스템의 사시도이다.
도 16 은 도 14 의 대용량 데이터 저장 시스템의 블록도이다.
본 발명의 실시형태들에 기초한 대용량 데이터 저장 시스템은, 몇몇 비제한적 가능성들을 예를 들면, 데스크탑 컴퓨터, 랩탑, 태블릿 PC, (웹 서버 및 메인프레임을 포함하는) 서버 및 이동 전자 통신 디바이스들을 포함하는 수많은 유형의 컴퓨팅 디바이스들에 통합될 수 있다.
특히, 예를 들어, 랩탑 또는 태블릿 PC 와 같은 컴퓨팅 디바이스 (10) 를 나타내는 도 1 에 대한 참조가 이루어진다. 휴대용 컴퓨팅 디바이스 (10) 는 데이터 신호를 처리하는 프로세서 (12) 를 포함한다. 프로세서 (12) 는 CISC (complex instruction set computer) 마이크로프로세서, RISC (reduced instruction set computing) 마이크로프로세서, VLIW (very long instruction word) 마이크로프로세서, 명령 세트들의 조합을 구현하는 프로세서, 또는 다른 프로세서 디바이스일 수도 있다. 프로세서 (12) 는 단일-코어 또는 멀티-코어 프로세서일 수 있다. 또한, 휴대용 컴퓨팅 디바이스 (10) 내의 프로세서 (12) 와 유사한 다수의 프로세서들이 존재한다는 가능성은 배제되지 않는다.
프로세서 (12) 는 메인 메모리 (16) 에 인터페이싱하는 메모리 컨트롤러 허브 (MCH) (14) 에 전기적으로 접속된다. 메인 메모리 (16) 는 DRAM (dynamic random access memory) 디바이스, SDRAM (synchronous dynamic random access memory) 디바이스, 또는 다른 고속 휘발성 메모리 디바이스일 수도 있다. 메인 메모리 (16) 는 프로세서 (12) 에 의해 실행가능한 명령 및 코드를 저장할 수도 있다.
또한, MCH (14) 는 I/O 컨트롤러 허브 (ICH) (18) 와 버스 (20) 에 전기적으로 접속된 다른 컴포넌트들 사이에서 데이터 신호를 송신하는 버스 (20) 에 전기적으로 접속된 I/O 컨트롤러 허브 (ICH) (18) 에 인터페이싱한다. 버스 (20) 는 단일 버스 또는 다수의 버스들의 조합일 수도 있다. 일 예로서, 버스 (20) 는 PCI (Peripheral Component Interconnect) 버스, PCI-익스프레스 버스, 시리얼 ATA 버스, PCMCIA (Personal Computer Memory Card International Association) 버스, 다른 버스 또는 그 조합을 포함할 수도 있다.
버스 (20) 는 휴대용 컴퓨팅 디바이스 (10) 내의 컴포넌트들 사이에서 통신 링크를 제공한다. 구체적으로, 디스플레이 디바이스 컨트롤러 (22) 는 버스 (20) 에 전기적으로 접속된다. 디스플레이 디바이스 컨트롤러 (22) 는 디스플레이 디바이스 (32) 의 이용을 허용하여 디스플레이 디바이스 (32) (또는 그 프레임 버퍼) 와 휴대용 컴퓨팅 디바이스 (10) 의 나머지 사이의 인터페이스로서 동작한다. 디스플레이 디바이스 컨트롤러 (22) 는 모노크롬 디스플레이 어댑터 (MDA) 카드, 컬러 그래픽스 어댑터 (CGA) 카드, 강화된 그래픽스 어댑터 (EGA) 카드, 확장된 그래픽스 어레이 (XGA) 카드 또는 다른 디스플레이 디바이스 컨트롤러일 수도 있다. 디스플레이 디바이스 (32) 는 휴대용 컴퓨팅 디바이스 (10) 에 통합될 수도 있지만, 외부 디바이스, 예를 들어, 포트 또는 케이블을 통해서 휴대용 컴퓨팅 디바이스 (10) 에 커플링된 텔레비전 세트, 컴퓨터 모니터, 평판 디스플레이 또는 다른 적절한 디스플레이 디바이스일 수도 있다. 디스플레이 디바이스 (32) 는 디스플레이 디바이스 컨트롤러 (22) 를 통해서 프로세서 (12) 로부터 데이터 신호를 수신하고, 휴대용 컴퓨팅 디바이스 (10) 의 사용자에게 표현된 비주얼 출력으로 데이터 신호를 변환시킨다.
또한, 추가적인 인터페이스 컨트롤러 (24) 가 버스 (20) 에 전기적으로 접속된다. 추가적인 인터페이스 컨트롤러 (24) 는 하나 이상의 추가적인 주변 디바이스(들) (34), 예를 들어, 키보드, 마우스, 네트워크 디바이스 또는 오디오 디바이스에 전기적으로 접속된다.
또한, 대용량 데이터 저장 시스템 (26) 이 버스 (20) 에 전기적으로 접속된다. 본 명세서에서 이하 더욱 상세하게 설명하는 바과 같이, 대용량 데이터 저장 시스템 (26) 은 고체 상태 드라이브 (SSD) 컨트롤러 (28) 및 비휘발성 메모리 모듈 시스템 (30) 을 포함한다. 대용량 저장 시스템 (26) 은 프로세서 (12) 에 의해 액세스될 수도 있는 대량의 데이터를 저장한다.
이제, 2 개의 비제한적인 가능성을 예를 들면, 웹 서버 또는 메인프레임과 같은 서버 (210) 를 나타내는 도 2 를 참조한다. 서버 (210) 는 하나 이상의 클라이언트 (214) 에 의해 네트워크 (212) 를 통해서 도달가능하다. 네트워크 (212) 는 인터넷, 근거리 네트워크 (LAN), 무선 네트워크, 또는 임의의 다른 가능한 네트워크 또는 네트워크들의 조합일 수 있다. 서버 (210) 는 네트워크 인터페이스 (218), 처리부 (216) 및 데이터 저장부 (220) 를 포함한다.
네트워크 인터페이스 (218) 는 하나 이상의 클라이언트 (214) 가 네트워크 (212) 를 통해서 서버 (210) 에 액세스하는 것을 허용한다. 예시된 네트워크 인터페이스 (218) 는 서버 (210) 내에 도시되지만, 대안적인 예시에서, 네트워크 인터페이스 (218) 는 서버 (210) 와 통신하는 시스템에 대해 내부에서 또는 별개의 디바이스로서 구현될 수도 있다.
처리부 (216) 는 하나 이상의 프로세서 (미도시) 및 메인 메모리 시스템 (미도시) 을 포함한다. 처리부 (216) 는 하나 이상의 어플리케이션, 예를 들어, 탐색 엔진, 호스팅된 데이터 처리 어플리케이션, e-커머스 어플리케이션, 예약/부킹 어플리케이션 등을 실행하는 중에 하나 이상의 클라이언트 (214) 로부터의 요청을 서비스한다.
데이터 저장부 (220) 는 처리부 (216) 와 통합될 수 있다. 대안적으로, 데이터 저장부 (220) 는 데이터 링크 또는 네트워크를 통해서 처리부 (216) 에 전기적으로 접속될 수 있다. 비제한적 예시적인 실시형태에서, 데이터 저장부 (220) 는 SAN (storage area network) 를 포함할 수도 있다. 데이터 저장부 (220) 는 여기에서 이하 더욱 상세하게 설명될 전술한 SSD 컨트롤러 (28) 및 비휘발성 메모리 모듈 시스템 (30) 을 포함하는 대용량 데이터 저장 시스템일 수 있다. 대용량 데이터 저장 시스템은 처리부 (216) 및/또는 하나 이상의 클라이언트 (214) 에 의해 액세스될 수도 있는 대량의 데이터를 저장할 수 있다.
이제, 전술한 SSD 컨트롤러 (28) 및 비휘발성 메모리 모듈 시스템 (30) 을 포함하는 대용량 저장 시스템을 나타내는 도 3 및 도 4 를 참조한다. 비휘발성 메모리 모듈 시스템 (30) 은 하나 이상의 소켓 커넥터 (312-A, 312-B, 312-C, 312-D, 312-E) 및 하나 이상의 비휘발성 메모리 모듈 (314-A, 314-B, 314-C) 를 포함한다. 소켓 커텍터 (312-A, 312-B, 312-C, 312-D, 312-E) 는 마더보드 (310) 상에 탑재되고 링 (320) 내에 배열된 물리적인 커넥터이다. 링 (320) 은 SSD 컨트롤러 (28) 로부터 그리고 다시 SSD 컨트롤러 (28) 로의 폐쇄 전기 회로를 형성한다. 도 4 에서 알 수 있는 바와 같이, 링 (320) 은 병렬로 이동하는 복수의 개별적으로 절연된 신호 경로 (3501, 3502,...350N) 를 포함한다는 것에 유의해야만 한다. 다양한 신호 경로 (3501, 3502,...350N) 의 중요성은 SSD 컨트롤러 (28) 및 비휘발성 메모리 모듈 시스템 (30) 의 아키텍쳐에 의존한다.
예시된 실시형태에서, 본 발명이 임의의 특정 수의 소켓 커넥터들에 한정되지 않는다는 것에 유의해야하지만, 5 개의 소켓 커넥터 (312-A, 312-B, 312-C, 312-D, 312-E) 가 도시되어 있다. 3 개의 소켓 커넥터 (312-A, 312-B, 312-C)에서 지원되는 것은 대응하는 비휘발성 메모리 모듈 (314-A, 314-B, 314-C) 이다. 다른 2 개의 소켓 커넥터 (312-D, 312-E) 는 각각의 메모리 모듈을 지원하지 않는 것으로서 도시되고, 즉, 이들은 "비어" 있다. 그럼에도 불구하고, 본 명세서에서 이하 더욱 상세하게 설명될 특수한 소켓 커넥터 설계로 인해 전기 연속성이 제공되기 때문에, 링 (320) 은 도 3 및 도 4 에서 비어있는 소켓 (312-D, 312-E) 을 가로지르는 것으로서 나타난다 (특히, 도 3 에서 340 으로 마킹된 영역 참조). 물론, 이러한 소켓 점유 배열이 단지 예시적인 목적을 위해서이고 다른 배열도 가능하다는 것을 이해해야만 한다.
비휘발성 메모리 모듈 (314-A) 은 그 상부에 탑재된 비휘발성 메모리 디바이스 (318) 의 체인을 갖는 인쇄 회로 기판 (PCB; printed circuit board) (316) 을포함한다. PCB (316) 는 마더보드 (310) 의 소켓 커넥터 (312-A, 312-B, 312-C, 312-D, 312-E) 중 어느 하나와 해제가능하게 결합될 수 있는 "도터 카드 (daughter card)" 로서 동작한다. 유사한 설명이 비휘발성 메모리 모듈 (314-B 및 314-C) 에 적용된다.
SSD 컨트롤러 (28) 는 물리적 인터페이스 (322), 호스트 인터페이스 (324) 및 제어 모듈 (326) 을 포함한다. 물리적 인터페이스 (322) 는 SSD 컨트롤러 (28) 가 링 (320) 을 통해서 비휘발성 메모리 모듈 (314-A, 314-B, 314-C) 의 비휘발성 메모리 디바이스 (318) 와 통신할 수 있게 하고, 또한, 비휘발성 메모리 모듈 (314-A, 314-B, 314-C) 의 비휘발성 메모리 디바이스 (318) 가 링 (320) 을 통해서 SSD 컨트롤러 (28) 와 통신할 수 있게 한다. 호스트 인터페이스 (324) 는 SSD 컨트롤러 (28) 가 호스트 시스템 (330) 과 통신할 수 있게 하고, 또한 호스트 시스템 (330) 이 SSD 컨트롤러 (28) 와 통신할 수 있게 한다. 도 1 의 실시형태에서, 호스트 시스템 (330) 은 MCH (14), ICH (18) 및 버스 (20) 를 통해서 통신하는 휴대용 컴퓨팅 디바이스 (10) 의 프로세서 (12) 를 포함할 수 있고, 도 2 의 실시형태에서, 호스트 시스템 (330) 은 서버 (210) 의 처리부 (216) 를 포함할 수 있다.
예시된 호스트 인터페이스 (324) 는 SSD 컨트롤러 (28) 내에 도시되고; 그러나, 대안적인 예시에서, 호스트 인터페이스 (324) 는 별개의 디바이스로서 구현될 수도 있거나, 호스트 인터페이스 (324) 는 SSD 컨트롤러 (28) 와 통신하는 시스템 내부에 있을 수도 있다. 또한, SSD 컨트롤러 (28) 가 마더보드 (310) 상에 탑재된 별개의 컴포넌트로서 예시되지만, 당업자는 SSD 컨트롤러 (28) 가 예를 들어, 호스트 시스템 (330) 내에 내장된 것과 같은 마더보드로부터 분리되어 탑재될 수도 있다는 것을 이해할 것이다.
제어 모듈 (326) 은 파일/메모리 관리 서브모듈 (미도시) 을 포함한다. 다른 가능한 기능들 중에서, 파일/메모리 관리 서브모듈은 물리적 어드레스 (physical address) 에 대한 논리적 어드레스 (logical address) 의 매핑을 제공하여, 요청된 데이터의 물리적 어드레스가 결정될 수 있다. 이러한 매핑을 확립하기 위해, 파일/메모리 관리 서브모듈은, 소위 "웨어-레벨링 (wear-leveling)" 을 수행하고/하거나 "불량" 메모리 셀들에 대응하는 물리적 어드레스들이 호스트 시스템 (330) 에 대해 이용가능해지지 않거나 또는 호스트 시스템 (330) 에 의해 이용되지 않는다는 것을 보증하기 위해, 비휘발성 메모리 모듈 (314-A, 314-B, 314-C) 상의 비휘발성 메모리 디바이스 (318) 에 의해 저장된 데이터를 분배하고/하거나 재분배하는 알고리즘을 실행할 수도 있다. 이러한 후자의 매핑 양태는, "매핑 아웃 (mapping out)" 으로서 통상적으로 지칭되고, 이것은 예시적인 실시형태의 맥락에서, 매핑 아웃되는 불량 메모리 셀들에 제한되지 않다.
SSD 컨트롤러 (28) 의 적어도 몇몇 예에서, 제어 모듈 (326) 은 아래의 서브모듈들을 포함할 수도 있고, 이 서브모듈들 중 적어도 몇몇은 파일/메모리 관리 서브모듈의 컴포넌트들: 할당기, 클리너 (cleaner) 및 스태틱 웨어 레벨러 (static wear-leveler) 로 관찰될 것이다. 할당기는, 예를 들어, NAND 플래시 변환 계층 (NFTL) 과 같은 당업자에 의해 이해되는 공지의 변환 메커니즘 중 임의의 하나의 메커니즘을 따라서 논리적 어드레스의 물리적 어드레스로의 변환을 처리한다. 클리너에 관해서는, 당업자에 의해 이해되는 방식으로 무효 데이터의 페이지들을 재생하기 위해 가비지 컬렉션 (garbage collection) 을 처리한다. 스태틱 웨어-레벨러에 관해서는, 메모리의 각각의 블록에 대해 이레이저 (eraser) 의 수를 균등하게 분배하기 위한 목적과 일치하는 방식으로 수행된 데이터 재분배에 의해 특징화된 웨어-레벨링을 처리한다. 웨어-레벨링은 메모리의 개별적인 블록의 이레이저의 수에 대한 플래시 메모리 디바이스의 고유 제한으로 인해 필수적이다. 스태틱 웨어-레벨링의 동기 (motivation) 는 임의의 "콜드" 데이터가 너무 긴 주기 동안 임의의 블록에 머무는 것을 방지하기 위한 것이다. 이는, 플래시 메모리의 수명이 연장될 수도 있도록, 임의의 2 개의 블록들의 최대 이레이저-카운트 차이를 최소화함으로써 달성될 수 있다.
도 3 및 도 4 의 대용량 저장 시스템은 SSD 컨트롤러 (28) 로부터 그리고 다시 SSD 컨트롤러 (28) 로 각각의 폐쇄된 전기 회로들을 형성하는 오직 1 개만이 아닌 복수의 링들을 제공하도록 구성될 수도 있다. 예를 들어, 도 5 및 도 6 에서, 5 개의 링들 (520-A, 520-B, 520-C, 520-D 및 520-E) 이 제공되고, 각각의 링은 각각의 비휘발성 메모리 모듈 (314-A, 314-B, 314-C, 314-D, 314-E) 에 삽입된 한개의 개별적인 소켓 커넥터 (312-A, 312-B, 312-C, 312-D, 312-E) 를 포함한다. 이는, 비휘발성 메모리 모듈 (314-A, 314-B, 314-C, 314-D, 314-E) 이 도 3 및 도 4 의 실시형태의 단일 링 (320) 을 갖는 경우에서와 같이 직렬 대신 병렬로 프로세싱을 수행하는 것을 허용한다. 물론, 본 발명의 실시형태에 따른 대용량 저장 시스템이 특정 수의 링들 또는 링 당 특정 수의 메모리 모듈들 또는 특정 메모리 모듈의 전체 수로 제한되지 않는다는 것을 이해해야만 한다.
몇몇 예시에서, 각각의 링 (520-A, 520-B, 520-C, 520-D 및 520-E) 에는 SSD 컨트롤러 (28) 에 기록된 고유 구동 문자 (이 경우, 각각 "C:", "D:", "E:", "F:" 및 "G:") 가 할당될 수도 있다는 것에 유의한다. 더욱 구체적으로, 특정 논리적 어드레스가 전술한 파일/메모리 관리 서브모듈에 의해 이용되어 소정의 링에서 비휘발성 메모리 모듈들 중 특정 모듈 상의 비휘발성 메모리 디바이스 중 특정 디바이스상의 특정 메모리 위치를 나타낸다. 상이한 링들 중에서 구별하기 위해, 특정 논리적 어드레스는 전술한 구동 문자들 중 하나를 포함할 수 있다. 따라서, 구동 문자 할당의 전술한 예를 들면, 호스트 시스템 (330) 이 드라이브 "F:" 상에서 논리적 어드레스 XYZ 에 액세스하는 것이 필요하다고 특정하는 경우, 파일/메모리 관리 서브모듈은 다른 링들 중에서 임의의 링이 아닌 링 (520-D) 상에서 기존의 메모리 모듈 아키텍쳐 내의 물리적 어드레스로 논리적 어드레스 XYZ 를 변환시키는 것으로 알고 있다.
도 7 및 도 8 을 참조하여, 소켓 커넥터 (312-A) 의 단면도가 입면으로 도시된다. 소켓 커넥터 (312-A) 는 예로서 이용되지만, 후술되는 상세한 설명은 다른 소켓 커넥터 (312-B, 312-C, 312-D, 312-E) 에 적용된다는 것을 이해할 것이다. 소켓 커넥터 (312-A) 는 2 개의 상태 중 하나를 획득할 수 있다. 도 7 에 도시된 제 1 상태에서, 소켓 커넥터 (312-A) 는 비어있고, 도 8 에 도시된 제 2 상태에서, 소켓 커넥터 (312-A) 는 사용중이다. 구체적으로, 소켓 커넥터 (312-A) 가 사용중이면, 메모리 모듈들 중 특정 메모리 모듈, 이 경우, 비휘발성 메모리 모듈 (314-A) 은 소켓 커넥터 (312-A) 로 삽입 (플러그) 될 것이다.
앞서 언급된 바와 같이, 소켓 커넥터 (312-A) 는 비어있더라도 전기적 연속성이 유지되는 것을 허용하는 특수 구조를 갖는다. 이러한 목적을 위해, 소켓 커넥터 (312-A) 는 복수의 제 1 전기 도체 또는 "핀" (단지 핀 (702) 만이 도 7 및 도 8 에 도시됨) 및 복수의 제 2 핀 (단지 핀 (704) 만이 도 7 및 도 8 에 도시됨) 을 포함한다. 제 2 핀은 제 1 핀에 개별적으로 대응한다. 2 개의 이러한 대응 핀들, 즉, 핀 (702 및 704) 을 고려하면, 이들은 예를 들어, 얇은 금속판과 같은 전기적 전도성 및 탄성 재료로 이루어져 있다. 핀 (702 및 704) 은 마더보드 (310) 에서 각각의 신호 트레이스 (720, 722) 와 전기적으로 접촉되어 있다. 신호 트레이스 (720) 는 소켓 커넥터 (312-A) 와 SSD 컨트롤러 (28) 사이의 링 (320) 의 섹션을 형성하는 개별적으로 절연된 신호의 일 예이다. 유사하게, 신호 트레이스 (722) 는 소켓 커넥터 (312-A) 와 소켓 커넥터 (312-B) 사이의 링 (320) 의 다른 섹션을 형성하는 개별적으로 절연된 신호의 일 예이다.
도 7 에서와 같이, 소켓 커넥터 (312-A) 가 비어있을 때, 핀 (702 및 704) 은 얇은 금속판들의 기계적 스프링 동작에 의해 서로 접촉하게 된다. 이 방식으로, 마더보드 (310) 에서 2 개의 신호 트레이스들 (720, 722) 사이의 전기적 접촉이 달성된다. 이러한 효과는 소켓 커넥터 (312-A) 로부터 그리고 소켓 커넥터 (312-A) 로 유도하는 다른 신호 트레이스 (미도시) 에 대해서도 유사하게 달성된다. 전반적으로, 소켓 커넥터 (312-A) 가 비어있을 때조차도, 이것은 소켓 커넥터 (312-A) 를 통과하는 링이 전기적 연속성을 유지하는 것을 허용한다.
또한, 도 8 에 도시된 바와 같이, 핀 (702 및 704) 은 그들 사이에서 비휘발성 메모리 모듈 (이 경우, 비휘발성 메모리 디바이스 (314-A)) 를 웨지 (wedging) 함으로써 물리적으로 분리될 수 있다. 이러한 동작을 용이하게 하기 위해, 소켓 커넥터 (312-A) 가 비어있을 때 서로 전기적 접촉을 유지하고, 비휘발성 메모리 모듈 (314-A) 이 그 안에 삽입될 때 물리적으로 분리되는 내향 벌지 (inwardly facing bulge) 로 외향으로 커브될 수 있다.
사실상, 도 8 에서와 같이, 비휘발성 메모리 모듈 (314-A) 이 핀 (702 및 704) 사이에서 웨지될 때, 핀 (702) 은 비휘발성 메모리 모듈 (314-A) 의 전면 (902F) 상의 대응 입력 핀 (730) 과 접촉하게 되고, 핀 (704) 은 비휘발성 메모리 모듈 (314-A) 의 후면 (902B) 상의 대응 출력 핀 (732) 과 접촉하게 된다. 이러한 효과는 소켓 커넥터 (312-A) 의 대응하는 제 1 및 제 2 핀의 쌍에 대해 유사하게 달성된다. 따라서, 소켓 커넥터 (312-A) 가 사용중인 경우, 링 (320) 상에서 이동하는 전기적 신호는 비휘발성 메모리 모듈 (314-A) 의 회로를 통과하도록 강제될 것이다.
따라서, 임의의 비휘발성 메모리 모듈 (예를 들어, 비휘발성 메모리 모듈 (314-A, 314-B, 314-C, 314-D, 314-E)) 이 임의의 소켓 커넥터로 플러그되는지의 여부에 관계없이, 도 7 및 도 8 에 도시된 유형의 소켓 커넥터들의 이용은 하나 이상의 소켓 커넥터 (예를 들어, 소켓 커넥터 (312-A, 312-B, 312-C, 312-D, 312-E)) 를 통해서 SSD 컨트롤러 (28) 로부터 시작하여 다시 SSD 컨트롤러 (28) 로의 링 (예를 들어, 링 (320)) 의 형성을 허용한다는 것을 이해해야 한다.
몇몇 예시에서, 비휘발성 메모리 모듈 (314-A) 은 대략 4 내지 8 개의 칩 패키지들을 그것의 2 개의 면 (902F, 902B) 각각에 수용할 수 있도록, 표준 5.25 인치 길이와 1 내지 1.5 인치의 폭을 가질 수 있다. 물론, 다른 구성도 가능하다. 비휘발성 메모리 모듈 (314-A) 은, 단일의 라인으로 배열된 부품들로 구성될 때, "인-라인 (in-line)" 메모리 모듈로서 지칭될 수 있다. 또한, 비휘발성 메모리 모듈 (314-A) 이 플래시 메모리를 포함할 때, 플래시 인-라인 메모리 모듈 ("FIMM") 로서 지칭할 수 있다.
도 8 을 계속해서 참조하고 도 10 의 기능 블록도를 추가적으로 참조하면, 비휘발성 메모리 모듈 (314-A) 에는 듀얼-면 커넥터 (806) 가 제공된다. 커넥터 (806) 는, 결합되는 소켓 커넥터와 조합될 때 비휘발성 메모리 모듈 (314-A) 에 대한 단단한 지지체를 제공하는 물리적 커넥터이다. 커넥터 (806) 는 (전술한 입력 핀 (730) 을 포함하는) 입력 핀 (802) 의 세트 및 (전술한 출력 핀 (732) 을 포함하는) 출력 핀 (804) 의 세트에 대한 외부 인터페이스를 제공한다. 입력 핀 (802) 의 세트에서의 입력 핀들은 비휘발성 메모리 디바이스 (314-A) 의 전면 (902F) 상에 배치될 수 있고, 출력 핀 (804) 의 세트에서의 출력 핀들은 비휘발성 메모리 디바이스 (314-A) 의 후면 (902B) 상에 배치될 수도 있다.
입력 핀 (802) 및 출력 핀 (804) 각각은 서로 대응한다. 이는, 입력 핀 (802) 각각이 출력 핀 (804) 의 특정 하나와 대응한다는 것을 의미할 수 있다. 또한, 입력 핀 (802) 및 출력 핀 (804) 중 대응하는 것들은 비휘발성 메모리 모듈 (314-A) 의 어느 면상에나 정렬될 수도 있다. 상세히 설명하기 위해, 비휘발성 메모리 모듈 (314-A) 의 전면 (902F) 및 후면 (902B) 이 각각 x-y 평면을 정의하고, 따라서 z 좌표가 PCB (316) 내의 깊이를 지칭하는 x-y-z 좌표계의 경우를 고려한다. "정렬된" 2 개의 대응 핀들에 의해, 2 개의 대응 핀들이 동일한 x 및 y 좌표와 상이한 z 좌표를 점유하는 것을 의미할 수 있다. 물론, 예를 들어, 2 개의 대응 핀들에 의해 점유된 x 및 y 좌표들의 서브세트만이 동일하게 되는 것이 충분할 수도 있기 때문에, 완전한 정렬은 요구되지 않을 수도 있다. 또한, 당업자의 지식 내에 있는 다른 적절한 배열이 고찰된다. 또한, 비휘발성 메모리 모듈 (304-A) 의 2 개의 대응 핀들 사이의 "정렬" 을 구성하는 변화는, 소켓 커넥터들이 비어있을 때에도 링 (302) 의 전기적 연속성이 유지되도록 소켓 커넥터의 설계의 변화를 요구할 수도 있다는 것을 이해해야만 한다.
비휘발성 메모리 모듈 (314-A) 이 소켓 커넥터 (312-A) 와 결합될 때 (예를 들어 삽입에 의해), 입력 핀 (802) 은 소켓 커넥터 (312-A) 의 일측 상에서 (핀 (702) 을 포함하는) 각각의 핀들과의 전기적 접촉을 확립한다. 유사하게, 출력 핀 (804) 은 소켓 커텍터 (312-A) 의 다른 측 상에서 (핀 (704) 을 포함하는) 각각의 핀과의 전기적 접촉을 확립한다. 특히, 도 8 에 도시된 바와 같이, 입력 핀 (730) 및 출력 핀 (732) 은 소켓 커넥터 (312-A) 에 속하는 핀 (702 및 704) 각각과의 전기적 접촉을 확립한다. 따라서, 소켓 커넥터 (312-A) 가 사용중인 경우, 링 (320) 상에서 이동하는 전기 신호는 비휘발성 메모리 모듈 (314-A) 의 회로를 통과하도록 강제될 것이다.
앞서 언급된 바와 같이, 도 10 을 참조하면, 비휘발성 메모리 모듈 (314-A) 의 회로는 비휘발성 메모리 디바이스 (318) 의 체인을 포함한다. 예시된 실시형태에서, 체인에서 308-1 내지 308-16 으로 표시되고, 제 1 로부터 최종 (즉, 제 16) 까지 각각 순서화된 16 개의 비휘발성 메모리 디바이스가 존재한다. 그러나, 본 발명은 특정 비휘발성 메모리 모듈 상에 탑재되고 상호접속될 수 있는 비휘발성 메모리 디바이스들의 수에 대해서는 어떠한 특정 제한도 부과하지 않는다.
기능적인 관점에서, 도 10 의 특정한 비제한적 실시형태에서 도해적으로 도시된 입력 핀 (802) 들의 세트는 비휘발성 메모리 디바이스 (308-1,..., 308-16) 에 의한 전파를 위해 (예를 들어, 비아들 또는 매립된 트레이스 신호들을 이용하여) PCB (316) 을 통해서 입력 신호를 운반하는 입력 핀들 (1112) 의 제 1 서브세트뿐만 아니라 멀티-드롭 방식으로 비휘발성 메모리 디바이스 (308-1,..., 308-16) 중에서 분배를 위해 PCB (316) 를 통해서 입력 신호들을 운반하는 입력 핀들 (1122) 의 제 2 서브세트로 서브분할될 수 있다. 입력 핀들 (1112) 의 제 1 서브세트 및 입력 핀들 (1122) 의 제 2 서브세트 모두에서의 입력 핀들은 PCB (316) 의 전면 (902F) 을 통해서 액세스가능하다.
도 10 의 특정한 비제한적인 실시형태를 여전히 참조하면, 출력 핀들 (804) 의 세트는 입력 핀들 (1112) 의 제 1 서브세트에서의 입력 핀들 중 각각의 핀들에 대한 입력 신호들의 각각의 신호들에 대응하는 최종 비휘발성 메모리 디바이스 (308-16) 로부터의 출력 신호를 운반하는 출력 핀들 (1114) 의 제 1 서브세트를 포함한다. 출력 핀들 (1114) 의 제 1 서브세트에서의 출력 핀들은 입력 핀들 (1112) 의 제 1 서브세트에서의 각각의 입력 핀들과 정렬된다. 또한, 출력 핀들 (804) 의 세트는 입력 핀들 (1122) 의 제 2 서브세트에서의 입력 핀들 중 각각의 핀들과 정렬되어 있을 뿐만 아니라 이들에 전기적으로 접속된 출력 핀들 (1124) 의 제 2 서브세트를 포함한다. 출력 핀들 (1114) 의 제 1 서브세트 및 출력 핀들 (1124) 의 제 2 서브세트 모두의 출력 핀들은 PCB (316) 의 후면 (902B) 을 통해서 액세스가능하다.
이제, 도 10 의 실시형태의 비휘발성 메모리 디바이스 (308-1 내지 308-16) 의 체인을 살펴보면, 커넥터 (806) 의 입력 핀들 (1112) 의 제 1 서브세트에서의 입력 핀들 (즉, 체인 내의 비휘발성 메모리 디바이스에 따라서 전파되는 입력 신호들을 운반하는 것들) 은 제 1 비휘발성 메모리 디바이스 (308-1) 의 입력 핀들 (905-1) 의 제 1 세트에서 대응하는 입력 핀들에 (예를 들어, 도 3 의 PCB (316) 를 통한 경로를 이용하여) 전기적으로 접속된다. 또한, 커넥터 (806) 의 입력 핀들 (1122) 의 제 2 세트에서의 입력 핀들 (즉, 체인 내의 비휘발성 메모리 디바이스들 모두에 분배되는 공통 입력 신호들을 운반하는 것들) 은, (i) 제 1 비휘발성 메모리 디바이스 (308-1) 의 입력 핀들 (952-1) 의 제 2 서브세트에서의 대응하는 입력 핀들; (ii) 다른 비휘발성 메모리 디바이스들 (308-2,...,308-16) 각각에 대한 입력 핀들 (952-2, ..., 952-16) 의 유사한 세트에서의 대응하는 입력 핀들; 및 (iii) 커넥터 (806) 의 출력 핀들 (1124) 의 제 2 세트에서의 대응하는 출력 핀들에 병렬로 전기적으로 접속된다.
도 10 의 특정한 비제한적인 실시형태를 여전히 참조하면, 제 1 비휘발성 메모리 디바이스 (308-1) 는 제 1 비휘발성 메모리 디바이스 (308-1) 에 의해 제공된 출력 신호를 운반하는 출력 핀들 (954-1) 의 세트를 갖는다. 이러한 출력 신호들 중 몇몇 신호는 출력 핀들 (950-1) 의 제 1 세트에서의 입력 핀들에 의해 운반된 입력 신호의 전파된 버전이다. 그러나, 다른 출력 신호들은 제 1 비휘발성 메모리 (308-1) 로부터 유래하고, 입력 핀들 (950-1, 952-1) 의 제 1 및 제 2 서브세트에서의 입력 핀들을 통해서 수신된 자극 (stimuli) 에 반응하여 발생된다.
예시된 실시형태의 제 1 비휘발성 메모리 디바이스 (308-1) 를 여전히 참조하면, 출력 핀들 (954-1) 의 세트에서의 출력 핀들은 제 2 비휘발성 메모리 디바이스 (308-2) 의 입력 핀들 (950-2) 의 제 1 서브세트에서의 대응하는 입력 핀들에 전기적으로 접속된다. 유사하게, 최종 비휘발성 메모리 디바이스 (308-16) 가 그 입력 핀들 (950-16) 의 제 1 서브세트를 통해서 도달될 때까지, 제 2 비휘발성 메모리 디바이스 (308-2) 는 제 3 비휘발성 메모리 디바이스 (308-3) 의 대응하는 입력 핀들 (미도시) 에 전기적으로 접속된 대응하는 출력 핀들 (954-2) 의 세트를 갖는다. 최종 비휘발성 메모리 디바이스 (308-16) 는 커넥터 (806) 의 출력 핀들 (1114) 의 제 1 서브세트에 각각 전기적으로 접속된 출력 핀들 (954-16) 의 세트를 갖는다.
체인 내의 비휘발성 메모리 디바이스 (308-1, ...,308-16) 의 입력 핀들 및 출력 핀들의 특정한 기능은 본 발명의 범위를 벗어나지 않고 채택될 수 있는 각종 디바이스 아키텍쳐들의 결과로서 하나의 실시형태에서 다음 실시형태로 변경할 수 있다는 것에 유의해야만 한다.
예를 들어, 도 13 은 본 발명의 실시형태에 이용될 수 있는 비휘발성 메모리 디바이스 (308-j) 에 대한 제 1 유형의 아키텍쳐의 블록도이다. 비휘발성 메모리 디바이스 (308-j) 의 구조 및 동작에 대한 추가적인 세부사항은, "System Having One or More Memory Devices" 로 명명되고, 2008년 8월 21일자로 미국 특허 출원 공개 2008/0201548 로 발행되었으며 본 명세서에 참조로서 통합된 미국 특허 출원 일련 번호 제12/033,577호에서 발견될 수 있다.
비휘발성 메모리 디바이스 (308-j) 는 컨트롤러 (1306), 메모리 어레이 (1308), 및 복수의 입력 핀들 및 출력 핀들을 포함하는 인터페이스를 포함한다. 컨트롤러 (1306) 는 비휘발성 메모리 디바이스 (308-j) 의 입력 핀들을 통해서 도착하는 신호에 응답하여 메모리 어레이 (1308) 로의 액세스를 통해서 각종 제어 및 처리 기능들을 수행하고, 비휘발성 메모리 디바이스 (308-j) 의 출력 핀들을 통해서 연속적인 디바이스들에 신호를 제공한다. 비휘발성 메모리 디바이스 (308-j) 에 대한 연속적인 디바이스는, 비휘발성 메모리 디바이스 (318) 의 체인 내에 있는 비휘발성 메모리 디바이스 (308-j) 의 상대적인 포지션에 의존하여, 비휘발성 메모리 디바이스 (308-(j+1)) 또는 SSD 컨트롤러 (28) 이다.
특히, 비휘발성 메모리 디바이스 (308-j) 의 인터페이스는 하나 이상의 직렬 입력 핀들 (이하, "D[0:N-1] 핀들") 및 하나 이상의 직렬 출력 핀들 (이하, "Q[0:N-1] 핀들") 을 포함한다. 1, 2, 4, 8, 또는 임의의 다른 수일 수 있는 D[0:N-1] 핀들은 특히 무엇보다도, 비휘발성 메모리 디바이스 (308-j) 로 입력 정보 신호 SD [0:N-1] 에 의해 운반되며, 정보 (예를 들어, 주소, 커맨드 및 데이터 정보) 를 전송하는데 이용되고, 이러한 정보들 중 몇몇 정보는 컨트롤러 (1306) 에 대해서 예정되어 있고, 다른 몇몇 정보는 메모리 어레이 (1308) 에 대해서 예정되어 있다. D[0:N-1] 핀들과 동일한 수의 Q[0:N-1] 핀들은 비휘발성 메모리 디바이스 (308-j) 외부로 정보 (예를 들어, 어드레스, 커맨드 및 데이터 정보) 를 운반하는 출력 정보 신호 SQ [0:N-1] 를 제공하며, 이러한 정보들 중 몇몇 정보는 메모리 어레이 (1308) 로부터 발신된다.
또한, 비휘발성 메모리 디바이스 (308-j) 의 인터페이스는 커맨드 스트로브 입력 핀 (이하, "CSI 핀") 및 커맨드 스트로브 에코 출력 핀 (이하, "CSO 핀") 을 포함한다. CSI 핀은 커맨드 스트로브 신호 SCSI 를 수신한다. 커맨드 스트로브 신호 SCSI 는 D[0:N-1] 핀들을 인에이블하기 위해 비휘발성 메모리 디바이스 (308-j 에 의해 이용되어 커맨드 스트로브 신호 SCSI 가 활성화될 때 컨트롤러 (1306) 에 의한 프로세싱을 위해 D[0:N-1] 핀들을 통해서 비휘발성 메모리 디바이스 (308-j) 로의 데이터의 직렬 입력을 허용한다. 또한, 커맨드 스트로브 신호 SCSI 는, 에코 신호 SCSO 가 다음의 디바이스에 제공되는 비휘발성 메모리 디바이스 (308-j) 의 CSO 핀으로 컨트롤러 (1306) 를 통해서 전파된다.
또한, 비휘발성 메모리 디바이스 (308-j) 의 인터페이스는 데이터 스트로브 입력 핀 (이하, "DSI 핀") 및 데이터 스트로브 에코 출력 핀 (이하, "DSO 핀") 을 포함한다. DSI 핀은 데이터 스트로브 신호 SDSI 를 수신한다. 데이터 스트로브 신호 SDSI 는 Q[0:N-1] 핀들을 인에이블하기 위해 비휘발성 메모리 디바이스 (308-j) 에 의해 이용되어, 데이터 스트로브 신호 SDSI 가 활성화될 때 Q[0:N:1] 핀들을 통해서 비휘발성 메모리 디바이스 (308-j) 에 의해 전송되도록 기대되는 데이터의 직렬 출력을 허용한다. 또한, 데이터 스트로브 신호 SDSI 는 에코 신호 SDSO 가 다음의 디바이스, 즉, 308-(j+1) 에 제공되는 비휘발성 메모리 디바이스 (308-j) 의 DSO 핀으로 컨트롤러 (1306) 를 통해 전파된다.
또한, 비휘발성 메모리 디바이스 (308-j) 의 인터페이스는 클록 입력 핀 (이하, "CK 핀") 을 포함한다. CK 핀은, 비휘발성 메모리 디바이스 308-j 에 대한 내부의 레지스터 (미도시) 로의 D[0:N-1] 핀에 존재하는 신호의 래칭 뿐만 아니라 비휘발성 메모리 디바이스 308-j 에 대한 내부의 레지스터로부터의 Q[0:N-1] 핀 상의 신호의 래칭을 제어하기 위해 이용된 SSD 컨트롤러 (28) 로부터의 입력 클록 신호 SCK 를 수신한다. 또한, 입력 클록 신호 SCK 는 비휘발성 메모리 디바이스 (308-j) 에 대한 내부의 레지스터로의 CSI 및 DSI 핀들에 존재하는 신호 그후 CSO 및 DSO 핀들 각각 상의 신호의 래칭을 제어하도록 이용된다.
또한, 비휘발성 메모리 디바이스 (308-j) 의 인터페이스는 비휘발성 메모리 디바이스 (308-j) 및 다른 비휘발성 메모리 디바이스들의 동작을 동시에 인에이블하는 SSD 컨트롤러 (28) 로부터의 칩 선택 신호를 수신하는 칩 선택 핀 CE# 을 포함한다. 또한, 비휘발성 메모리 디바이스 (308-j) 의 하나 이상의 기능들을 리셋하기 위한 SSD 컨트롤러 (28) 로부터 리셋 신호를 운반하기 위한 목적으로, 리셋 핀 RST# 이 제공될 수도 있다.
전술한 설명의 관점에서, D[0:N-1], CSI 및 DSI 핀들은 커넥터 (806) 의 입력핀들 (1112) 의 입력 핀들의 제 1 서브세트에 대응하는 비휘발성 메모리 디바이스 (308-j) 의 입력 핀들 (950-j) 의 제 1 서브세트에 속하고, 0 개 이상의 이전 비휘발성 메모리 디바이스들을 통해서 수신된다는 것이 명백할 것이다. 또한, CK, CE# 및 RST# 핀들은, 입력 핀들 (1122) 의 제 2 서브세트에서의 입력 핀들 및 커넥터 (806) 의 출력 핀들 (1124) 의 제 2 서브세트에서의 출력 핀들에 대해 병렬로 전기적으로 접속된 비휘발성 메모리 디바이스 (308-j) 의 입력 핀들 (952-j) 의 제 2 서브세트에 속한다. (또한, 전력 및 접지 핀들은 간략화를 위해 예시되지 않은 이러한 카테고리내에 있다.) 최종적으로, Q[0:N-1], CSO 및 DSO 핀들은 0 개 이상의 다음의 비휘발성 메모리 디바이스들을 통해서 커넥터 (806) 의 출력 핀들 (1114) 의 제 1 세트에서의 출력 핀들에 도달하는 비휘발성 메모리 디바이스 (308-j) 의 출력 핀들 (954-j) 의 세트를 함께 형성한다는 것이 명백하다.
또한, 당업자는, 클록 레이트 유형 (예를 들어, 단일 데이터 레이트 대 더블 데이터 레이트), 클록 응답 유형 (예를 들어, 에지-정렬 대 중앙-정렬) 및 비휘발성 메모리 디바이스 (308-j) 의 기능의 각종 다른 양태에 의존하여, 예를 들어, 버퍼, 위상 시프터, 다른 로직 서브-회로 등과 같은 각종 추가적인 컴포넌트들이 본 발명의 범위를 벗어나지 않는 비휘발성 메모리 디바이스 (308-j) 에 제공될 수도 있다.
상기 언급한 바와 같이, 에코 신호 SCSO 및 SDSO 는 커맨드 스트로브 신호 SCSI 및 데이터 스트로브 신호 SDSI 각각의 보급된 버전이고, 이와 같이, 입력-출력 레이턴시 (또는 "플로우-쓰루 (flow through)" 레이턴시) 로서 본 명세서에서 지칭되고 TIOL-j 로 나타난 딜레이를 경험할 것이다. 수많은 클록 사이클의 관점으로 표현될 수 있는 TIOL -j 는 비휘발성 메모리 디바이스 (308-j) 의 설계, 더욱 상세하게는 컨트롤러 (1306) 를 특징으로 한다. TIOL -j 는 상이한 유형 및 사양의 디바이스들에 비해 다를 수도 있다. 일 실시형태에서, TIOL -j 는 공칭 클록 레이트에 대해서는 가능한 한 낮게 되도록 설계되고, 컨트롤러 (106) 는 D[0:N-1] 에서 입력 정보 신호 SD [0:N-1] 에 의해 운반되는 정보 및 데이터를 처리하고 메모리 어레이 (1308) 와의 임의의 필수적인 상호작용을 완성하는데 충분한 시간을 갖도록 보증한다.
커맨드 스트로브 신호 SCSI 의 활성시에, 입력 정보 신호 SD [0:N-1] 에 의해 운반된 데이터는 TIOL -j 클록 사이클의 딜레이 이후에 비휘발성 메모리 디바이스 (308-j) 에 의해 처리된다. 따라서, 입력 정보 신호 SD [0:N-1] 가 비휘발성 메모리 디바이스 (308-j) 에 의해 처리될 데이터를 운반하는 동안, 타임 윈도우를 확립하는 것으로서 커맨드 스트로브 신호 SCSI 의 상태를 관찰할 수 있다. 한편, 커맨드 스트로브 신호 SCSI, 데이터 스트로브 신호 SDSI 및 입력 정보 신호 SD [0:N-1] 의 현재 상태들은 에코 신호 SCSO, 에코 신호 SDSO 및 출력 정보 신호 SQ [0:N-1] 각각으로 전송되어, 이들은 TIOL -j 클록 사이클의 앞서 언급된 딜레이 이후에 나타나게 된다. 따라서, 입력 정보 신호 SD [0:N-1], 커맨드 스트로브 신호 SCSI 및 데이터 스트로브 신호 SDSI 사이에서 존재할 수도 있는 동기화의 관점에서 임의의 관계는 다음의 디바이스, 즉, 308-(j+1) 를 위해 유지된다.
데이터 스트로브 신호 SDSI 의 활성의 영향은 약간 상이하다. 한편, 비휘발성 메모리 디바이스 (308-j) 는 이전에 수신된 명령 (예를 들어, 이하 후술되는 바와 같은 "판독" 커맨드) 에 기초하여 데이터를 전송하는 것으로 기대할 수도 있다. 여기서, 데이터 스트로브 신호 SDSI 의 활성은 이러한 데이터가 TIOL -j 클록 사이클의 딜레이 이후에 출력 정보 신호 SQ [0:N-1] 에서 나타나기 시작하게 한다. 한편, 커맨드 스트로브 신호 SCSI 및 데이터 스트로브 신호 SDSI 의 현재 상태들은 에코 신호 SCSO 및 SDSO 각각으로 전송되어, TIOL -j 클록 사이클의 앞서 언급된 딜레이 이후에 나타나게 된다. 따라서, 비휘발성 메모리 디바이스 (308-j) 가 정보를 전송하는 것이 기대하는 곳에서는, 출력 정보 신호 SQ [0:N-1] 가 비휘발성 메모리 디바이스 (308-j) 에 의해 출력된 데이터를 유효하게 운반하는 동안 타임 윈도우를 확립하는 것으로서 에코 신호 SDSO 의 상태를 관찰할 수 있다.
한편, 비휘발성 메모리 디바이스 (308-j) 가 이전 수신된 명령에 기초하여 (또는 이러한 명령의 부재시에) 정보를 전송하는 것이 기대되지 않는 곳에서는, 데이터 스트로브 신호 SDSI 의 활성은 비휘발성-메모리 디바이스 (308-j) 에 대해 무의미하다. 이러한 경우, 커맨드 스트로브 신호 SCSI, 데이터 스트로브 신호 SDSI 및 입력 정보 신호 SD [0:N-1] 의 현재 상태들이 에코 신호 SCSO, 에코 신호 SDSO 및 출력 정보 신호 SQ [0:N-1] 각각으로 간단하게 전송되어, TIOL -j 클록 사이클의 앞서 언급된 딜레이 이후에 나타나게 된다. 따라서, 입력 정보 신호 SD [0:N-1], 커맨드 스트로브 신호 SCSI 및 데이터 스트로브 신호 SDSI 사이에서 존재할 수도 있는 동기화의 관점에서 임의의 관계는 다음의 디바이스를 위해 유지된다.
전술한 시간 윈도우 동안 (즉, 커맨드 스트로브 신호 SCSI 가 활성화되어 유지되는 동안) 입력 정보 신호 SD [0:N-1] 에 의해 운반된 데이터 몇몇은 SSD 컨트롤러 (28) 로부터의 커맨드를 디지털로 인코딩할 수도 있다. 이러한 커맨드는 컨트롤러 (1306) 에 의해 해석되고, 메모리 어레이 (1308) 의 각종 엘리먼트들 및 비휘발성 메모리 디바이스 (308-j) 의 다른 회로 (미도시) 에 공급되는 제어 신호로 변환된다. 커맨드의 예는 다른 가능성들 중에서 "기록" 커맨드 및 판독 커맨드를 포함한다. 본 발명의 실시형태에서, 커맨드는 SSD 컨트롤러 (28) 와 비휘발성 메모리 디바이스 (308-j) 사이에서 통신의 더 높은 계층의 프로토콜을 형성하는 패킷의 형태이다.
이하, 본 발명의 실시형태에 이용될 수 있는 비휘발성 메모리 디바이스 (308-j) 에 대한 제 2 유형의 아키텍쳐의 블록도인 도 14 에 대해 참조한다. 이전과 같이, j=1 이 아니라면, 입력 클록 신호 SCK 가 SSD 컨트롤러 (28) 로부터 직접 수신되지 않는 경우를 제외하고는, 비휘발성 메모리 디바이스 (308-j) 는 입력 클록 신호 SCK 를 수신하는 전술한 CK 핀을 포함한다. 또한, 비휘발성 메모리 디바이스 (308-j) 는 다음의 디바이스에 입력 클록 신호의 처리된 버전 (이하, 출력 클록 신호 SCKO) 를 공급하기 위한 클록 출력 핀 (이하, "CKO 핀") 을 포함한다. 동작시에, 출력 정보 신호 SQ [0:N-1] 에 의해 운반된 정보는, 유효한 출력 데이터에 대한 윈도우의 "시작" 및 "종료" 를 제어하는, 전술한 데이터 스트로브 신호 SDSI 에 기초하여, 출력 클록 신호 SCKO 와 동기하여 출력된다.
전술한 설명의 관점에서, D[0:N-1] 핀들, CSI 핀들 및 DSI 핀들뿐만 아니라 CK 핀도 커넥터 (806) 의 입력 핀들 (1112) 의 제 1 서브세트에서의 입력 핀들에 대응하고 0 개 이상의 이전 비휘발성 메모리 디바이스들을 통해서 수신된 비휘발성 메모리 디바이스 (308-j) 의 입력 핀들 (950-j) 의 제 1 서브세트에 속한다. 한편, CE# 핀 및 RST# 핀 만이, 입력 핀들 (1122) 의 제 2 서브세트에서의 입력 핀들 및 커넥터 (806) 의 출력 핀들 (1124) 의 제 2 서브세트에 대해 병렬로 전기적으로 접속된 비휘발성 메모리 디바이스 (308-j) 의 입력 핀들 (952-j) 의 제 2 서브세트에 속한다는 것이 명백할 것이다. 최종적으로, Q[0:N-1] 핀들, CSO 핀 및 DSO 핀, 이제 CKO 핀들까지 함께, 0 개 이상의 다음의 비휘발성 메모리 디바이스들을 통해서 커넥터 (806) 의 출력 핀들 (1114) 의 제 1 세트에서의 출력 핀들에 도달하는 비휘발성 메모리 디바이스 (308-j) 의 출력 핀들 (954-j) 의 세트를 형성한다는 것이 명백하다.
또한, 비휘발성 메모리 디바이스 (308-j) 는 다양한 비제한적 실시형태들에서 SDR (Single Data Rate), DDR (Double Data Rate) 또는 QDR (Quadruple Data Rate) 동작을 제공할 수 있다는 것을 이해해야 한다. 이는, 1/2 클록 사이클 또는 1/4 클록 사이클과 같이 작은 플로우-쓰루 레이턴시를 형성할 수 있다. 또한, 비휘발성 메모리 디바이스 (308-j) 는 고속 어플리케이션에서 더욱 정확한 클록 사이클 타이밍에 도달하기 위해 상이한 클록 신호를 이용하여 구현될 수 있다. 동일한 방식으로, DSI 핀, CSI 핀, D[0:N-1] 핀, DSO 핀, CSO 핀 및 Q[0:N-1] 핀상의 신호들은 원하는 경우 또는 유용한 경우 차동 신호일 수 있다.
따라서, 전술한 설명의 특정 부분은 본 발명의 실시형태에 이용될 수 있는 비휘발성 메모리 디바이스 (308-j) 에 대해 다양한 아키텍쳐로 지칭한다. 그러나, 이러한 실시형태는 제한적이지 않으며, 특히, 본 발명의 실시형태에서 이용될 수 있는 비휘발성 메모리 디바이스의 유형은 전술한 핀 구성 및 기능에 의해 어떠한 방식으로도 제한되지 않는다는 것을 이해해야만 한다. 사실상, 다른 유형의 비휘발성 메모리 디바이스는 포인트-투-포인트 데이터 플로우를 제공하는데 적절할 수도 있고, 이러한 다른 유형의 비휘발성 메모리 디바이스는 본 발명의 범위로부터 벗어나지 않고 이용될 수 있다. 구체적으로, 몇몇 비제한적인 가능성을 예를 들면, 어드레스 래치 인에이블 핀, 어드레스 래치 인에이블 에코 핀, 커맨드 래치 인에이블 핀 및 커맨드 래치 인에이블 에코 핀과 같은 (대응하는 전기 신호들을 운반하는) 다른 핀들이 장착되지만, 비제한적이고 대안적인 비휘발성 메모리 디바이스는 커맨드 스트로브 및 데이터 스트로브 핀들 (예를 들어, CSI, CSO, DSI 및 DSO 핀들) 중 하나 이상이 부족할 수도 있다. 몇몇 실시형태에 이용될 수도 있는 추가적인 핀들의 다른 예시는 판독/기록 인에이블 핀, 레디/비지 (ready/busy) 핀 및 기록 보호 핀을 포함하고, 이들 각각은 대응하는 전기 신호를 운반한다.
또한, 이하 후술되는 바와 같이, 소정의 비휘발성 메모리 모듈의 PCB (316) 상에 커넥터 (806) 및 비휘발성 메모리 디바이스 (308-1, ...,308-16) 를 물리적으로 정렬하는 다양한 방법이 존재한다는 것에 유의해야만 한다. 도 10 의 상위-레벨의 블록도에 대한 연속적인 참조가 이루어질 것이다.
도 9 의 (a) 및 도 9 의 (b) 에서 더욱 정밀하게 도시된 비휘발성 메모리 모듈의 일 실시형태에서, 커넥터 (806) 는 PCB (316) 의 에지 (910) 의 중심 영역을 향해서 위치되고, 제 1 비휘발성 메모리 디바이스 (308-1) 는 PCB (316) 의 전면 (902F) 의 중심을 향해서 위치되어, 제 1 비휘발성 메모리 디바이스 (308-1) 는 커넥터 (806) 의 입력 핀 (802) 에 임의의 비휘발성 메모리 디바이스 (308-2, ... 308-15) 보다 더 가깝게 위치된다. 이하 설명되는 이유로, 제 16 비휘발성 메모리 디바이스 (308-16) 만이 커넥터 (806) 에 (따라서, SSD 컨트롤러 (28) 에) 가깝게 위치되도록 허용된다.
다음으로, 제 2, 제 3 및 제 4 비휘발성 메모리 디바이스 (308-2, 308-3, 308-4) 는 PCB (316) 의 전면 (902F) 을 따라서 순차적으로 배치되고, PCB (316) 의 에지 (912) 를 향해서 점차적으로 이동한다. 그후, 제 5 비휘발성 메모리 디바이스 (308-5) 는 PCB (316) 의 에지 (912) 에 가까운 PCB (316) 의 후면 (902B) 상에 나타난다. 여기서부터, 제 5 비휘발성 메모리 디바이스 (308-5) 는 제 6, 제 7, 그리고 제 12 비휘발성 메모리 디바이스 (308-12) 까지 직렬로 전기적으로 접속되고, 제 12 비휘발성 메모리 디바이스 (308-12) 는 PCB (316) 의 다른 에지 (914) 에서 나타나지만 여전히 후면 (902B) 상에 존재한다. 다음으로, 제 13 비휘발성 메모리 디바이스 (308-13) 는 PCB (316) 의 에지 (914) 에 가까운 PCB (316) 의 전면 (902F) 상에 나타난다. 여기서부터, 제 13 비휘발성 메모리 디바이스 (308-13) 는 제 14, 제 15 및 제 16 비휘발성 메모리 디바이스 (308-14, 308-15, 308-16) 에 직렬로 전기적으로 접속된다. 다음으로, 제 16 비휘발성 메모리 디바이스 (308-16) 는 제 1 비휘발성 메모리 디바이스 (308-1) 다음에 나타나며, 이에 따라, 일반적으로 커넥터 (806) 에 가까이에 특히 출력 핀 (804) 가까이에 존재한다.
도 9 의 (a) 및 (b) 에서, 배선 (950) 은 PCB (316) 을 따라서 세로로 길게 이어지고 커넥터 (806) 의 입력 핀들 (1114) 의 제 2 서브세트에 의해 운반된 클록 신호 및 다른 신호들을 분배하는 도체의 부분들을 나타내도록 이용된다. 신호 배선 (951) 은 커넥터 (806) 의 입력 핀들 (802) 과 세로형 도체 사이의 작은 거리를 나타낸다. 단자 저항기 (920) 는 단자 전력 (VTT) 소스의 세로형 도체의 단부를 종결하고 각각의 배선 (950) 의 특징 임피던스 또는 유효 특징 임피던스에 각각 대응하는 저항값을 갖는다.
비휘발성 메모리 디바이스 (308-1, ..., 308-16) 의 전술한 배열은 인접하는 비휘발성 메모리 디바이스의 임의의 쌍 사이의 최대 거리를 제한하는 것에 유의해야만 한다. 또한, PCB (316) 의 에지 (910) 의 중심부 가까이에 커넥터 (806) 를 위치시키고 PCB (316) 의 중심부 가까이에 제 1 비휘발성 메모리 디바이스 (308-1) 를 위치시킴으로써, 전술한 배열은 분배된 (멀티-드롭) 클로킹 구성으로 균형잡힌 클록 분배 및 입력 로딩을 달성한다. 그 결과, 높은 클록 속도 (예를들어, 클록 스큐) 에서의 원치않는 효과가 경감될 수 있고, 유효 데이터 윈도우의 크기가 증가된다.
전파된 클록 구성에서, 비휘발성 메모리 디바이스 (308-1, ..., 308-16) 의 다른 물리적 배열에서와 같이, 도 9 의 (a) 및 (b) 의 물리적 배열이 이용될 수 있다. 예를 들어, 도 11 의 (a) 및 (b) 뿐만 아니라 도 12 의 (a) 및 (b) 를 참조하여, 비휘발성 메모리 모듈 (314-A) 의 2 개의 다른 가능한 물리적 배열이 도시된다. 이러한 실시형태들은, 비휘발성 메모리 디바이스 (308-1, ..., 308-16) 각각에 의해 이용된 클록 신호가 멀티-드롭 방식으로 분배되는 것이 아닌 체인 내의 이전 디바이스로부터 수신된 전파된 버전인 경우, 선택될 수 있는 옵션을 나타낸다. 여기서, (클록을 포함하는) 모든 전파된 입력 및 출력 신호는 PCB (316) 의 하나의 에지를 향해서 함께 그루핑되고 위치되며, 공통으로 전기적으로 접속된 (즉, 멀티-드롭) 신호들은 함께 그루핑되지만, PCB (316) 의 대향 에지를 향해서 위치된다.
따라서, 비제한적인 실시형태에서, 비휘발성 메모리 모듈 (314-A) 의 입력 핀 (802) 및 출력 핀 (804) 은 제 1 듀얼-면 커넥터 (1110) 및 제 2 듀얼-면 커넥터 (1120) (이들 모두는 물리적 커넥터임) 중에서 분배된다. 구체적으로, 입력 핀들 (1112) 의 제 1 서브세트에서의 입력 핀들은 제 1 커넥터 (1110) 상에 배치되고, 입력 핀들 (1122) 의 제 2 서브세트에서의 입력 핀들은 제 2 커넥터 (1120) 상에 배치된다. 입력 핀들 (1112) 의 제 1 서브세트 및 입력 핀들 (1122) 의 제 2 서브세트 모두에서의 입력 핀들은 PCB (316) 의 전면 (902F) 을 통해서 액세스가능하다.
이 부분에 대해, 출력 핀들 (1114) 의 제 1 서브세트에서의 출력 핀들은 입력 핀들 (1112) 의 제 1 서브세트에서의 각각의 입력 핀들과 정렬된다. 또한, 출력 핀들 (1124) 의 제 2 서브세트에서의 출력 핀들은 입력 핀들 (1122) 의 제 2 서브세트에서의 입력 핀들의 각각의 핀들과 함께 정렬될 뿐만 아니라 전기적으로 접속된다. 출력 핀들 (1114) 의 제 1 서브세트 및 출력 핀들 (1124) 의 제 2 서브세트에서의 출력 핀들은 PCB (316) 의 후면 (902B) 을 통해서 액세스가능하다.
도 11 의 (a) 및 (b) 의 실시형태에서, 제 1 커넥터 (1110) 및 제 2 커넥터 (1112) 는 PCB (316) 의 에지 (910) 의 대향 단부에, 즉, 에지 (914 및 912) 각각에 인접하여 위치되어 있다. 반대로, 도 12 의 (a) 및 도 12 의 (b) 의 실시형태에서, 제 1 및 제 2 커넥터 (1110, 1112) 는 PCB (316) 의 상이한 에지들, 즉, 에지 (914 및 910) 각각에 위치된다. 이들 실시형태에 공통인 것은, 제 1 비휘발성 메모리 디바이스 (308-1) 가 제 1 커넥터 (1110) 에 인접하는 PCB (316) 의 전면 (902F) 상에 위치되어, 제 1 비휘발성 메모리 디바이스 (303-1) 는 커넥터 (1110) 에 어떠한 비휘발성 메모리 디바이스 (308-2, ..., 308-15) 보다 더 가까이에 있다는 것이다. 제 16 비휘발성 메모리 디바이스 (308-16) 만이, 후술하는 이유로, 제 1 비휘발성 메모리 디바이스 (308-1) 와 같이 커넥터 (따라서, SSD 컨트롤러 (28)) 에 가까이에 있도록 허용된다.
도 12 의 (a) 및 (b) 의 설명을 통해서 계속되듯이, 제 2, 제 3 그리고 제 8 비휘발성 메모리 디바이스 (308-8) 까지는 PCB (316) 의 전면 (902F) 을 따라서 순차적으로 배치되고, PCB (316) 의 에지 (912) 를 향해서 점차적으로 이동한다. 그후, 제 9 비휘발성 메모리 디바이스 (308-9) 가 PCB (316) 의 에지 (912) 에 가까이에서 PCB (316) 의 후면 (902B) 상에 나타난다. 여기서부터, 제 9 비휘발성 메모리 디바이스 (308-9) 는 제 10, 제 11 그리고 제 16 비휘발성 메모리 디바이스 (308-16) 까지 직렬로 전기적으로 접속되고, 제 16 비휘발성 메모리 디바이스 (308-16) 는 제 1 비휘발성 메모리 디바이스 (308-1) 반대측의 PCB (316) 의 에지 (914) 에 다시 나타난다. 따라서, 제 16 비휘발성 메모리 디바이스 (308-16) 는 제 1 메모리 디바이스 (308-1) 와 같이 제 1 커넥터 (1110) 에 가까이 존재한다.
도 11 의 (a), 도 11 의 (b), 도 12 의 (a) 및 도 12 의 (b) 의 비휘발성 메모리 디바이스 (308-1, ..., 308-16) 의 배열이 인접하는 메모리 디바이스들의 임의의 쌍들 사이에서 최대 거리를 제한한다는 것에 유의해야만 한다. 한편, 입력 핀들 (1112) 의 제 1 서브세트에서의 입력 핀들과 제 1 비휘발성 메모리 디바이스 (308-1) 사이의 거리뿐만 아니라, 최종 비휘발성 메모리 디바이스 (308-16) 와 출력 핀들 (1122) 의 제 1 서브세트에서의 출력 핀들 사이의 거리가 제한되어, 이에 따라, 전반적인 레이턴시를 낮게 유지시킨다.
PCB (316) 의 일면 (예를 들어, 전면 (902F)) 만을 이용함으로써 그리고 전면 (902F) 상의 다른 메모리 디바이스들 상부 또는 하부의 제 2 (또는, 제 3 등) 로우상의 후면 (902B) (즉, 도 9 의 (a) 및 도 9 의 (b) 의 비휘발성 메모리 디바이스 (308-5 내지 308-12) 뿐만 아니라 도 11 의 (a), 도 11 의 (b), 도 12 의 (a) 및 도 12 의 (b) 의 비휘발성 메모리 디바이스 (308-9 내지 308-16)) 상에 이전에 메모리 디바이스들 모두를 위치시킴으로써, 전술한 효과들과 유사한 효과들이 달성될 수 있다. 따라서, 후면 (902B) 상의 특정 비휘발성 메모리 디바이스에 전기적으로 접속하는 것 대신에, 전기적 접속은 PCB (316) 의 상이한 로우에 확립될 것이다.
본 발명의 대안적인 실시형태에 따라서 대용량 데이터 저장 시스템을 나타내는 도 15 에 대한 참조가 이하 이루어진다. 이 실시형태에서, 비휘발성 메모리 모듈 (314-A, 314-B, 314-C, 314-D) 은 소켓 커넥터 (312-A, 312-B, 312-C, 312-D) 에 각각 플러그된다. 또한, 확장 모듈 (1510) 은 소켓 (312-E) 에 플러그된다. 확장 모듈 (1510) 은 특별한 모듈이고, 확장부 (1550) 에 부착가능하고 확장부 (1550) 로부터 분리가능한 메모리부 (1560) 뿐만 아니라 접속부 (1550) 를 포함한다. 접속부 (1550) 는 카드의 형태이고, 소켓 커넥터 (312-E) 에 플러그된 커넥터 (806) 와 유사한 물리적 커넥터 (미도시) 를 포함한다. 또한, 접속부 (1550) 는 소켓 커넥터 (312-A, 312-B, 312-C, 312-D, 312-E) 와 동일할 수 있는 복수의 소켓 커넥터 (1520) 를 포함한다. 소켓 커넥터 (1520) 각각은, 물리적으로 접속될 때, 마더보드 (310) 에 평행하고 비휘발성 메모리 모듈 (314-A, 314-B, 314-C, 314-D) 에 수직일 각각의 비휘발성 메모리 서브-모듈과 개별적으로 결합될 수 있다.
확장 모듈 (1510) 의 메모리부 (1560) 는 하나 이상의 비휘발성 메모리 서브-모듈 (1530-A, 1530-B, 1530-C, 1530-D) 를 통해서 분배될 수 있는 비휘발성 메모리 디바이스의 직렬 상호접속을 포함한다. 특정 비제한적 실시형태에서, 임의의 하나 (또는 모두) 의 각종 비휘발성 메모리 서브-모듈 (1530-A, 1530-B, 1530-C, 1530-D) 은 임의의 비휘발성 메모리 모듈 (314-A, 314-B, 314-C, 314-D, 314-E) 와 동일할 수 있다. 따라서, 임의의 하나 (또는 모두) 의 비휘발성 메모리 서브-모듈 (1530-A, 1530-B, 1530-C, 1530-D) 은 비휘발성 메모리 디바이스 (318) 의 체인을 포함할 수 있다.
도 16 의 블록도에서 관찰되는 것과 같은 전기 통신의 관점으로부터, 확장 모듈 (1510) 이 적소에 있을 경우, 링 (320) 은 SSD 컨트롤러 (28) 에서 시작하고, 비휘발성 메모리 모듈 (314-A, 314-B, 314-C, 314-D) 및 비휘발성 메모리 서브-모듈 (1530-A, 1530-B, 1530-C, 1530-D) 을 통해서 이동한 후, SSD 컨트롤러 (28) 에 다시 복귀한다. 이러한 방식으로, 확장 모듈 (1510) 의 삽입은 대용량 데이터 저장 시스템의 저장 밀도를 추가적으로 증가하도록 허용한다. 소켓 커넥터 (1520) 가 소켓 커넥터 (312-A, 312-B, 312-C, 312-D, 312-E) 와 동일한 경우, 얼마나 많은 비휘발성 메모리 서브-보듈 (1530-A, 1530-B, 1530-C, 1530-D) 이 접속부 (1550) 의 각각의 소켓 커넥터들에 실질적으로 플러그되는지에 관계없이, 링 (320) 은 폐쇄 전기 회로를 여전히 형성할 것이다.
확장 모듈 (1510) 의 접속부 (1550) 상의 수많은 소켓 커넥터 (1520) 가 특별히 제한되지 않는다는 사실을 당업자는 이해할 것이다. 또한, 인접 소켓 커넥터들 중 하나의 커넥터가 하나 이상의 비휘발성 메모리 서브-모듈로 로딩된 확장 모듈 (1510) 을 수신할 때, 마더보드 (310) 의 인접 소켓 커넥터들 사이에서 충분한 공간이 존재하는 한, 확장 모듈 (1510) 이 마더보드 (310) 의 다른 소켓 커넥터 (312-A, 312-B, 312-C, 312-D) 중 임의의 하나의 커넥터에 삽입되었을 것이라는 것에 유의해야만 한다. 또한, (전부를 포함하는) 임의의 수의 소켓 커넥터 (312-A, 312-B, 312-C, 312-D, 312-E) 는 확장 모듈 (1510) 과 유사한 각각의 확장 모듈을 수신할 수 있다는 것에 유의해야만 한다. 또한, 확장 모듈의 이용은 도 5 및 도 6 에서와 같이 멀티-링 실시형태에 적용될 수 있고, 이에 따라, 임의의 특정 드라이브 또는 드라이브들의 메모리 용량 증가를 허용할 수 있다.
따라서, 본 발명의 실시형태에 따른 비휘발성 고체 상태 대용량 저장 솔루션은 저장 밀도와 관련한 플렉서블한 확장성을 제공할 뿐만 아니라, 기존의 마더보드 내부에서 그리고 기존의 마더보드 외부에서 모듈들을 교환할 수 있는 것과 관련한 용이성도 제공한다. 이러한 대용량 저장 솔루션은 종래의 대용량 저장 시스템을 대체할 수 있거나 또는 공동-존재할 수 있다.
몇몇 실시형태에서, 본 발명의 실시형태에 따른 대용량 데이터 저장 시스템의 전부 또는 일부는 컴퓨팅 디바이스상에서 구동되는 로직 설계 툴 (logic synthesis tool) 을 이용하여 획득된 하위-레벨 하드웨어 상세에 기초하여 제조될 수 있다. 로직 설계 툴은, 대용량 데이터 저장 시스템의 기능적인 상세를 포함하는 소스 코드 (예를 들어, 약간의 비제한적 가능성을 예를 들면, HDL, VHDL, 또는 Verilog 와 같은 언어의 형태) 를 판독하고, 대응 기능성을 구현하기에 적절한 회로의 물리적 구현의 정의를 출력한다.
설명된 실시형태의 특정 응용 및 변형이 이루어질 수 있다. 따라서, 전술한 실시형태들은 제한적인 것이 아닌 예시적인 것으로 고려된다.

Claims (48)

  1. 대용량 데이터 저장 시스템으로서,
    - 메모리 동작들을 수행하기 위한 신호들을 발행하고 (issue) 수신하기 위한 컨트롤러;
    - 적어도 하나의 제 1 커넥터를 포함하고, 상기 적어도 하나의 제 1 커넥터 각각을 통해서 상기 컨트롤러로부터 그리고 다시 상기 컨트롤러로의 링을 확립하기 위한 신호 경로들을 제공하는 마더보드; 및
    - 비휘발성 메모리 디바이스들의 체인에 전기적으로 접속된 제 2 커넥터를 포함하는 적어도 하나의 비휘발성 메모리 모듈을 포함하고,
    상기 적어도 하나의 제 1 커넥터 중 소정의 제 1 커넥터와 상기 제 2 커넥터의 결합 (mating) 은, 상기 비휘발성 메모리 디바이스들의 체인이 상기 링에 삽입되게 함으로써, 상기 컨트롤러가 상기 체인 내의 상기 비휘발성 메모리 디바이스들 상에서 상기 메모리 동작들을 수행하는 것을 허용하는, 대용량 메모리 저장 시스템.
  2. 제 1 항에 있어서,
    상기 적어도 하나의 제 1 커넥터는, 복수의 제 1 커넥터들을 포함하고,
    상기 적어도 하나의 비휘발성 메모리 모듈은, 복수의 비휘발성 메모리 모듈들을 포함하는, 대용량 메모리 저장 시스템.
  3. 제 1 항에 있어서,
    상기 마더보드는, 적어도 하나의 제 3 커넥터를 포함하고, 상기 적어도 하나의 제 3 커넥터 각각을 통해서 상기 컨트롤러로부터 그리고 다시 상기 컨트롤러로의 제 2 링을 확립하기 위한 신호 경로들을 제공하는, 대용량 메모리 저장 시스템.
  4. 제 3 항에 있어서,
    상기 적어도 하나의 제 3 커넥터 중 소정의 제 3 커넥터와 상기 제 2 커넥터의 결합은, 상기 비휘발성 메모리 디바이스들의 체인이 상기 제 2 링에 삽입되게 함으로써, 상기 컨트롤러가 상기 체인 내의 상기 비휘발성 메모리 디바이스들 상에서 상기 메모리 동작들을 수행하는 것을 허용하는, 대용량 메모리 저장 시스템.
  5. 제 3 항에 있어서,
    상기 적어도 하나의 제 1 커넥터는, 복수의 제 1 커넥터들을 포함하고,
    상기 적어도 하나의 비휘발성 메모리 모듈은, 복수의 비휘발성 메모리 모듈들을 포함하는, 대용량 메모리 저장 시스템.
  6. 제 1 항에 있어서,
    상기 적어도 하나의 비휘발성 메모리 모듈 중 특정 비휘발성 메모리 모듈은, 접속부 및 상기 접속부에 부착가능하고 상기 접속부로부터 분리가능한 메모리부를 포함하는 확장 모듈이고,
    상기 메모리부는, 상기 적어도 하나의 비휘발성 메모리 모듈 중 상기 특정 비휘발성 메모리 모듈의 상기 비휘발성 메모리 디바이스들의 체인을 포함하고,
    상기 접속부는 상기 적어도 하나의 비휘발성 메모리 모듈 중 상기 특정 비휘발성 메모리 모듈의 상기 제 2 커넥터를 포함하는, 대용량 메모리 저장 시스템.
  7. 제 6 항에 있어서,
    상기 메모리부는, 적어도 하나의 메모리 서브-모듈을 포함하고,
    상기 적어도 하나의 비휘발성 메모리 모듈 중 상기 특정 비휘발성 메모리 모듈의 상기 비휘발성 메모리 디바이스들의 체인은, 상기 적어도 하나의 메모리 서브-모듈을 통해서 분배되는, 대용량 메모리 저장 시스템.
  8. 제 7 항에 있어서,
    상기 적어도 하나의 메모리 서브-모듈은, 복수의 메모리 서브-모듈들을 포함하는, 대용량 메모리 저장 시스템.
  9. 제 8 항에 있어서,
    상기 메모리 서브 모듈들 각각은 확장부와 독립적으로 결합가능한, 대용량 메모리 저장 시스템.
  10. 제 1 항에 있어서,
    상기 제 2 커넥터 및 상기 적어도 하나의 제 1 커넥터 중 상기 소정의 제 1 커넥터는, 상기 결합이 발생할 때, 상기 비휘발성 메모리 모듈에 대한 단단한 지지체를 제공하도록 구성된, 대용량 메모리 저장 시스템.
  11. 제 1 항에 있어서,
    상기 컨트롤러는 처리 유닛과 인터페이스하는 메모리 제어 허브로부터 수신된 명령들에 기초하여 상기 메모리 동작들을 수행하도록 구성된, 대용량 메모리 저장 시스템.
  12. 제 1 항에 있어서,
    상기 컨트롤러는 상기 마더보드상에 탑재되는, 대용량 메모리 저장 시스템.
  13. 비휘발성 메모리 모듈로서,
    - 비휘발성 메모리 디바이스들의 체인;
    - 상기 비휘발성 메모리 모듈에서 수신된 입력 신호들을 상기 체인으로 운반하고 상기 비휘발성 메모리 모듈로부터 릴리즈 (released) 될 출력 신호들을 운반하기 위한 복수의 전기 도체로서, 상기 출력 신호들 중 적어도 몇몇은 상기 체인에 의해 전파된 상기 입력 신호들 중 대응하는 입력 신호들의 버전인, 상기 복수의 전기 도체; 및
    - 상기 전기 도체들에 대한 외부 인터페이스를 제공하는 듀얼-면 (dual-faced) 커넥터로서, 상기 듀얼-면 커넥터는 상기 체인 내의 상기 비휘발성 메모리 디바이스들 상에서 메모리 동작들을 수행하는 컨트롤러와의 전기적 접촉을 제공하는 마더보드의 대응하는 커넥터와 릴리즈가능하게 (releasably) 결합하도록 구성되는, 상기 듀얼-면 커넥터를 포함하고,
    - 상기 입력 신호들을 운반하는 상기 전기 도체들은 상기 듀얼-면 커넥터의 제 1 면상에 배치되고, 상기 출력 신호들을 운반하는 상기 전기 도체들은 상기 입력 신호들을 운반하는 상기 전기 도체들과 각각 일직선이 되어 있는 상기 커넥터의 제 2 대향면상에 배치되는, 비휘발성 메모리 모듈.
  14. 제 13 항에 있어서,
    상기 비휘발성 메모리 모듈은 인-라인 (in-line) 메모리 모듈인, 비휘발성 메모리 모듈.
  15. 제 13 항에 있어서,
    상기 비휘발성 메모리 모듈은, 상기 비휘발성 메모리 디바이스들이 탑재된 인쇄 회로 기판을 포함하는, 비휘발성 메모리 모듈.
  16. 제 15 항에 있어서,
    상기 인쇄 회로 기판은 제 1 면 및 제 2 대향면을 둘러싸는 적어도 3 개의 에지들을 갖고,
    상기 커넥터는 상기 에지들 중 하나의 에지의 중심부를 실질적으로 따라서 배치되는, 비휘발성 메모리 모듈.
  17. 제 16 항에 있어서,
    상기 체인은, 모두 직렬로 상호접속된 제 1 비휘발성 메모리 디바이스, 최종 비휘발성 메모리 디바이스 및 적어도 하나의 중간 비휘발성 메모리 디바이스를 포함하고,
    상기 제 1 비휘발성 메모리 디바이스 및 상기 최종 비휘발성 메모리 디바이스는, 임의의 상기 중간 비휘발성 메모리 디바이스들 보다 상기 인쇄 회로 기판의 중심에 더 가깝게 배치되는, 비휘발성 메모리 모듈.
  18. 제 16 항에 있어서,
    상기 에지들 중 상기 하나의 에지의 상기 중심부는, 상기 비휘발성 메모리 모듈의 상기 커넥터가 상기 마더보드의 상기 대응하는 커넥터와 결합될 때 상기 비휘발성 메모리 모듈에 대한 단단한 지지체를 제공하는, 비휘발성 메모리 모듈.
  19. 제 13 항에 있어서,
    상기 체인은, 모두 직렬로 상호접속된 제 1 비휘발성 메모리 디바이스, 최종 비휘발성 메모리 디바이스 및 적어도 하나의 중간 비휘발성 메모리 디바이스를 포함하고,
    상기 제 1 비휘발성 메모리 디바이스 및 상기 최종 비휘발성 메모리 디바이스는, 임의의 상기 중간 비휘발성 메모리 디바이스들 보다 상기 커넥터에 더 가깝게 배치되는, 비휘발성 메모리 모듈.
  20. 제 19 항에 있어서,
    상기 출력 신호들 중 상기 적어도 몇몇은, 상기 최종 비휘발성 메모리 디바이스에 의해 공급되고,
    상기 입력 신호들 중 상기 대응하는 입력 신호들은, 상기 제 1 비휘발성 메모리 디바이스에 공급되는, 비휘발성 메모리 모듈.
  21. 제 20 항에 있어서,
    상기 입력 신호들 중 상기 대응하는 입력 신호들은, 커맨드 스트로브 신호 및 데이터 스트로브 신호를 포함하는, 비휘발성 메모리 모듈.
  22. 제 21 항에 있어서,
    상기 입력 신호들 중 상기 대응하는 입력 신호들은, 상기 체인 내의 상기 비휘발성 메모리 디바이스들의 동작을 제어하기 위한 클록 신호를 더 포함하는, 비휘발성 메모리 모듈.
  23. 제 20 항에 있어서,
    상기 입력 신호들은, 상기 체인 내의 상기 제 1 비휘발성 메모리 디바이스를 통해서 상기 체인 내의 타겟 비휘발성 메모리 디바이스에 정보를 제공하기 위한 직렬 입력 신호를 더 포함하는, 비휘발성 메모리 모듈.
  24. 제 20 항에 있어서,
    상기 출력 신호들은, 상기 체인 내의 상기 최종 비휘발성 메모리 디바이스를 통해서 상기 체인 내의 타겟 비휘발성 메모리 디바이스로부터의 정보를 운반하는 직렬 출력 신호를 더 포함하는, 비휘발성 메모리 모듈.
  25. 제 20 항에 있어서,
    상기 입력 신호들은, 상기 체인 내의 상기 비휘발성 메모리 디바이스들에 대해 병렬로 분배된 제 1 신호들을 더 포함하는, 비휘발성 메모리 모듈.
  26. 제 25 항에 있어서,
    상기 제 1 신호들은, 상기 출력 신호들 중 대응하는 출력 신호들에 대해 병렬로 전기적으로 더 접속되는, 비휘발성 메모리 모듈.
  27. 제 26 항에 있어서,
    상기 제 1 신호들은, 상기 체인 내의 상기 비휘발성 메모리 디바이스들의 동작을 제어하기 위한 클록 신호를 포함하는, 비휘발성 메모리 모듈.
  28. 제 15 항에 있어서,
    상기 인쇄 회로 기판은 상기 제 1 면 및 제 2 대향면을 둘러싸는 적어도 3 개의 에지들을 갖고,
    상기 커넥터는 (i) 상기 에지들 중 제 2 에지에 근접하는 상기 에지들 중 제 1 에지를 따라서 배치된 제 1 부분 및 (ii) 상기 에지들 중 제 4 에지에 근접하는 상기 에지들 중 제 3 에지를 따라서 배치된 제 2 부분을 포함하고,
    상기 에지들 중 상기 제 1 에지는 상기 에지들 중 상기 제 3 에지 또는 상기 에지들 중 상기 제 4 에지와 동일하고, 상기 에지들의 모든 다른 에지들은 상이한, 비휘발성 메모리 모듈.
  29. 제 28 항에 있어서,
    상기 에지들 중 상기 제 1 에지는 상기 에지들 중 상기 제 3 에지와 동일한, 비휘발성 메모리 모듈.
  30. 제 28 항에 있어서,
    상기 에지들 중 상기 제 1 에지는 상기 에지들 중 상기 제 4 에지와 동일한, 비휘발성 메모리 모듈.
  31. 제 28 항에 있어서,
    상기 체인은, 모두 직렬로 상호접속된 제 1 비휘발성 메모리 디바이스, 최종 비휘발성 메모리 디바이스 및 적어도 하나의 중간 비휘발성 메모리 디바이스를 포함하고,
    상기 제 1 비휘발성 메모리 디바이스 및 상기 최종 비휘발성 메모리 디바이스는, 임의의 상기 중간 비휘발성 메모리 디바이스들 보다 상기 에지들 중 상기 제 2 에지에 더 가깝게 배치되는, 비휘발성 메모리 모듈.
  32. 제 28 항에 있어서,
    상기 커넥터의 상기 제 1 부분 및 상기 제 2 부분을 포함하는 상기 에지들 중 상기 제 1 에지의 영역들은, 상기 비휘발성 메모리 모듈의 상기 커넥터가 상기 마더보드의 상기 대응하는 커넥터와 결합될 때, 상기 비휘발성 메모리 모듈에 대한 단단한 지지체를 제공하는, 비휘발성 메모리 모듈.
  33. 제 28 항에 있어서,
    상기 체인은, 모두 직렬로 상호접속된 제 1 비휘발성 메모리 디바이스, 최종 비휘발성 메모리 디바이스 및 적어도 하나의 중간 비휘발성 메모리 디바이스를 포함하고,
    상기 제 1 비휘발성 메모리 디바이스 및 상기 최종 비휘발성 메모리 디바이스는, 임의의 상기 중간 비휘발성 메모리 디바이스들 보다 상기 커넥터의 상기 제 1 부분에 더 가깝게 배치되는, 비휘발성 메모리 모듈.
  34. 제 28 항에 있어서,
    상기 전기 도체들 중 제 1 도체가, 상기 커넥터의 상기 제 1 부분상에 배치되고,
    상기 전기 도체들 중 제 2 도체가, 상기 커넥터의 상기 제 2 부분상에 배치되는, 비휘발성 메모리 모듈.
  35. 제 34 항에 있어서,
    상기 출력 신호들 중 상기 적어도 몇몇은, 상기 최종 비휘발성 메모리 디바이스에 의해 공급되고,
    상기 입력 신호들 중 상기 대응하는 입력 신호들은, 상기 제 1 비휘발성 메모리 디바이스에 공급되는, 비휘발성 메모리 모듈.
  36. 제 35 항에 있어서,
    상기 출력 신호들 중 상기 적어도 몇몇 및 상기 입력 신호들 중 상기 대응하는 입력 신호들은, 상기 전기 도체들 중 상기 제 1 도체들에 의해 운반되는, 비휘발성 메모리 모듈.
  37. 제 36 항에 있어서,
    상기 입력 신호들 중 상기 대응하는 입력 신호들은, 커맨드 스트로브 신호 및 데이터 스트로브 신호를 포함하는, 비휘발성 메모리 모듈.
  38. 제 37 항에 있어서,
    상기 입력 신호들 중 상기 대응하는 입력 신호들은, 상기 체인 내의 상기 비휘발성 메모리 디바이스들의 동작을 제어하기 위한 클록 신호를 더 포함하는, 비휘발성 메모리 모듈.
  39. 제 35 항에 있어서,
    상기 입력 신호들은, 상기 체인 내의 상기 제 1 비휘발성 메모리 디바이스를 통해서 상기 체인 내의 타겟 비휘발성 메모리 디바이스에 정보를 제공하기 위한 직렬 입력 신호를 더 포함하는, 비휘발성 메모리 모듈.
  40. 제 35 항에 있어서,
    상기 출력 신호들은, 상기 체인 내의 상기 최종 비휘발성 메모리 디바이스를 통해서 상기 체인 내의 타겟 비휘발성 메모리 디바이스로부터의 정보를 운반하는 직렬 출력 신호를 더 포함하는, 비휘발성 메모리 모듈.
  41. 제 35 항에 있어서,
    상기 입력 신호들은, 상기 체인 내의 상기 비휘발성 메모리 디바이스들에 병렬로 분배된 제 1 신호들을 더 포함하는, 비휘발성 메모리 모듈.
  42. 제 41 항에 있어서,
    상기 제 1 신호들은, 상기 출력 신호들 중 대응하는 출력 신호들에 병렬로 전기적으로 더 접속되는, 비휘발성 메모리 모듈.
  43. 제 42 항에 있어서,
    상기 제 1 신호들 및 상기 출력 신호들 중 상기 대응하는 출력 신호들은, 상기 전기 도체들 중 상기 제 2 도체들에 의해 운반되는, 비휘발성 메모리 모듈.
  44. 제 43 항에 있어서,
    상기 제 1 신호들은, 상기 체인 내의 상기 비휘발성 메모리 디바이스들의 동작을 제어하기 위한 클록 신호를 포함하는, 비휘발성 메모리 모듈.
  45. 제 13 항에 있어서,
    상기 비휘발성 메모리 디바이스들의 체인은, 상기 제 1 면상에 탑재된 비휘발성 메모리 디바이스들의 제 1 세트 및 상기 제 2 면상에 탑재된 비휘발성 메모리 디바이스들의 제 2 세트를 포함하는, 비휘발성 메모리 모듈.
  46. 제 13 항에 있어서,
    상기 비휘발성 메모리 디바이스들의 체인은, 상기 제 1 면상에 탑재된 비휘발성 메모리 디바이스들의 제 1 로우 및 상기 제 1 면상에 탑재된 비휘발성 메모리 디바이스들의 제 2 로우를 포함하고,
    상기 제 1 로우 및 상기 제 2 로우는 서로 병렬인, 비휘발성 메모리 모듈.
  47. 컴퓨팅 디바이스로서,
    - 입/출력 인터페이스;
    - 명령들을 저장하는 메인 메모리;
    - 상기 메인 메모리에 저장된 명령들에 기초하여 컴퓨팅 동작들을 실행하기 위한 적어도 하나의 프로세서; 및
    - 상기 적어도 하나의 프로세서에 전기적으로 접속된 대용량 데이터 저장 시스템을 포함하고,
    상기 대용량 데이터 저장 시스템은:
    - 상기 적어도 하나의 프로세서로부터 수신된 신호들에 기초하여 메모리 동작들을 수행하기 위한 컨트롤러;
    - 적어도 하나의 제 1 커넥터를 포함하고, 상기 적어도 하나의 제 1 커넥터 각각을 통해서 상기 컨트롤러로부터 그리고 다시 상기 컨트롤러로의 링을 확립하기 위한 신호 경로들을 제공하는 마더보드; 및
    - 비휘발성 메모리 디바이스들의 체인에 전기적으로 접속된 제 2 커넥터를 포함하는 적어도 하나의 비휘발성 메모리 모듈을 포함하고,
    상기 적어도 하나의 제 1 커넥터 중 소정의 제 1 커넥터와 상기 제 2 커넥터의 결합은 상기 비휘발성 메모리 디바이스들의 상기 체인이 상기 링에 삽입되게 함으로써, 상기 컨트롤러가 상기 체인 내의 상기 비휘발성 메모리 디바이스들상에서 상기 메모리 동작들을 수행하는 것을 허용하는, 컴퓨팅 디바이스.
  48. 서버로서,
    - 네트워크를 통해서 적어도 하나의 클라이언트와의 통신을 인에이블하기 위한 네트워크 인터페이스;
    - 적어도 하나의 어플리케이션을 실행하고, 상기 적어도 하나의 클라이언트로부터 수신된 요청들을 서비스할 수 있는 처리부; 및
    - 상기 처리부에 전기적으로 접속된 대용량 데이터 저장 시스템을 포함하고,
    상기 대용량 데이터 저장 시스템은:
    - 상기 처리부로부터 수신된 신호들에 기초하여 메모리 동작들을 수행하기 위한 컨트롤러;
    - 적어도 하나의 제 1 커넥터를 포함하고, 상기 적어도 하나의 제 1 커넥터 각각을 통해서 상기 컨트롤러로부터 그리고 다시 상기 컨트롤러로의 링을 확립하기 위한 신호 경로들을 제공하는 마더보드; 및
    - 비휘발성 메모리 디바이스들의 체인에 전기적으로 접속된 제 2 커넥터를 포함하는 적어도 하나의 비휘발성 메모리 모듈을 포함하고,
    상기 적어도 하나의 제 1 커넥터 중 소정의 제 1 커넥터와 상기 제 2 커넥터의 결합은 상기 비휘발성 메모리 디바이스들의 상기 체인이 상기 링에 삽입되게 함으로써, 상기 컨트롤러가 상기 체인 내의 상기 비휘발성 메모리 디바이스들상에서 상기 메모리 동작들을 수행하는 것을 허용하는, 서버.
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