JP5249926B2 - 低減されたアクセス粒度を備えたメモリモジュール - Google Patents

低減されたアクセス粒度を備えたメモリモジュール Download PDF

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Description

技術分野
本発明は、データ記憶方法およびシステムに関する。
背景
信号速度の向上は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）におけるコアアクセス時間の改善を上回り続け、ピークデータ転送速度に応じるために、アクセスごとにますます多量のデータを出力するメモリ装置およびサブシステムに至っている。多くの場合に、データ出力の増加は、出力バーストの長さ、すなわちメモリコア内の所与の位置から受信されたデータを出力するために連続して実行されるデータ送信の数の単純な拡張を通して達成される。図１Ａ−１Ｃは、メモリコントローラ１０１およびメモリモジュール１０３によって形成された先行技術のメモリシステム１００内において、このアプローチを示す。メモリモジュール１０３には、メモリ装置Ａおよびメモリ装置Ｂとして、グループ化された形態で示される２セットのメモリ装置が含まれるが、全てのメモリ装置は、共有コマンド／アドレス経路（ＣＡ）、共有クロック線（ＣＬＫ）および共有チップ選択線（ＣＳ）に結合され、メモリ装置Ａは、データ線の第１のセットＤＱ−Ａに結合され、メモリ装置Ｂは、データ線の第２のセットＤＱ−Ｂに結合される。図１Ｂを参照すると、メモリコントローラは、クロック信号（Ｃｌｋ）の連続サイクル０および１の間に、行活性化コマンド（ＡＣＴ）および列アクセスコマンド（ＲＤ）、ならびに関連する行および列アドレス値をコマンド／アドレス経路に出力して、両方のクロックサイクル中にチップ選択信号をアサートする（すなわちＣＳ＝１）ことによって、メモリアクセスを開始する。全てのメモリ装置（すなわち、メモリ装置Ａおよびメモリ装置Ｂ）は、クロックサイクル０および１の間にコマンド／アドレス経路をサンプリングして行活性化コマンドおよび列アクセスコマンド（本明細書では、メモリアクセスコマンドとして一括して呼ばれる）を受信することによって、チップ選択信号のアサーションに応答する。その後、ＡおよびＢメモリ装置のそれぞれは、メモリコア内のアドレス指定された行を活性化し、次に活性化された行内のアドレス指定された列から読み出しデータを検索することによって、クロックサイクル０および１の間に受信されたメモリアクセスコマンドに応答する。したがって、メモリアクセスコマンドの受信から多少の時間ＴＲＤ後に、ＡおよびＢメモリ装置のそれぞれの内部で検索された読み出しデータ値は、クロックサイクル４および５の間に、並列データバーストシーケンス（すなわち、バーストシーケンス内の各送信が、０−３の番号を連続的に付けられる）でデータ線ＤＱ−ＡおよびＤＱ−Ｂに出力される。この動作によって、メモリアクセストランザクションは、パイプライン化され、所与のトランザクション用のメモリアクセスコマンドが、前に送信されたメモリアクセスコマンド用のデータ送信と同時に送信されるようにしてもよい。データバーストの長さ（時には「プリフェッチ」と呼ばれる）が、メモリアクセスコマンド長さと一致するので、コマンド／アドレスおよびデータ経路リソースは、ピークデータ転送の期間中に完全に利用することが可能である。
図１Ｃは、データおよびコマンド信号速度が、コアアクセス時間に対して２倍にされたときに生じる可能性があるタイミング構成を示す。図示のように、メモリコアから検索されるデータ量は、データインタフェースの帯域幅の増加に応じるために２倍にされ、それによって、データ線ＤＱ−ＡおよびＤＱ−Ｂにおいて、追加的な２つのクロックサイクル分だけデータバーストの長さを拡張し（すなわち、クロックサイクル６および７の間の送信４−７によって示されるように）、メモリアクセスの粒度を２倍にする。バーストの長さの拡張および結果としてのアクセス粒度の増加は、２つの潜在的に望ましくない影響をもたらす。第１に、多くのデータ処理アプリケーションにおける傾向が、より細かい粒度のメモリアクセスに向かっているので、データバーストの長さの増加は、かなりの量の不必要なデータの検索および送信、電力の浪費、ならびにメモリ装置内における熱負荷の増加に帰着する可能性がある。さらに、バーストの長さの拡張のために、メモリアクセスコマンドは、連続して（すなわち、クロックサイクルの連続的ペアにおいて）送信されるのを妨げられ、かくして、コマンド／アドレス経路の不使用の期間が結果としてもたらされるので、コマンド／アドレスおよびデータ経路リソースの利用は、バランスを失う。
本発明は、添付の図面の図において、限定するものとしてではなくあくまでも例として示され、これらの図面において、同様の参照数字は、同様の要素を指す。
詳細な説明
信号リソースのより効率的な利用およびメモリアクセス粒度の低減を可能にするメモリシステムおよびメモリモジュールが、様々な実施形態で開示される。一実施形態において、メモリモジュールに配置され、かつデータ経路のそれぞれの部分に結合された２セット以上のメモリ装置が、共有コマンド／アドレス経路を介して独立してアクセスされ、かくして、データ経路のそれぞれの部分で転送される各トランザクション用のデータを用いて、２つ以上の低減された粒度のメモリトランザクションを並列に実行できるようにする。特定の実施形態において、データ経路のそれぞれの部分に結合されたメモリ装置セットへの独立したアクセスが、各メモリ装置セット用に別個のチップ選択線を設けることによって達成される。異なる時間に別個のチップ選択線でチップ選択信号をアサートすることによって、メモリ装置の対応するセットが、異なる時間に共有コマンド／アドレス経路を介して転送されるコマンドおよびアドレス値をサンプリングすることが可能になり、実際上は、共有コマンド／アドレス経路を時間多重化して、異なるメモリ装置セットが別個のコマンドおよび対応アドレスを受信できようにする。したがって、各メモリ装置に送信されるコマンドをずらすことによって、多数の独立したメモリアクセス動作が、メモリモジュール内で並列に（すなわち、時間において少なくとも部分的に重複して）開始および実行可能であり、各メモリアクセスにおいてメモリモジュールへまたはそこから転送されるデータは、完全なデータ経路に結合された全てのメモリ装置に向けられた単一のメモリアクセストランザクションの粒度に比べて、低減された粒度を有する。さらに、出力データバーストレートが増加される（すなわち信号速度が増加する）と、当然、追加的な帯域幅が、コマンド／アドレス経路で利用可能になる可能性があるので、増加したコマンド／アドレス帯域幅を、メモリ装置の各追加的な独立してアクセス可能なセットに供給される追加コマンド／アドレスを伝達するために適用し、それによって、信号リソースの完全かつ効率的な利用を可能にしてもよい。メモリモジュールデータ経路のそれぞれの部分に結合されたメモリ装置セット内における独立したメモリアクセス動作を可能にするための代替技術には、限定ではなく例として、共有チップ選択線の活性化に関連してメモリ装置の異なるセット内で異なるコマンド／アドレスサンプリング時刻を確立することと、メモリ装置の異なるセット内で、異なるチップ選択アサーション極性を確立することと、コマンド／アドレス値内にかまたはそれに関連して、チップ識別子の値を含むことと、が含まれる。これらおよび他の特徴および技術は、以下でさらに詳細に開示する。
図２Ａは、一実施形態に従って、メモリコントローラ２０１および低減された粒度のメモリモジュール２０３を有するメモリシステム２００を示す。メモリコントローラ２０１およびメモリモジュール２０３は、コマンド／アドレス経路（ＣＡ）、１つまたは複数のクロック線（ＣＬＫ）、チップ選択線（ＣＳ−ＡおよびＣＳ−Ｂ）、ならびに図示のようにコンポーネントデータ経路ＤＱ−ＡおよびＤＱ−Ｂを含むデータ経路（ＤＱ）を介して、互いに結合される。メモリモジュール２０３は、２セットのメモリ装置ＡおよびＢ（２０５および２０７）（本明細書ではメモリセットと呼ばれる）を含み、各メモリセットが、コンポーネントデータ経路ＤＱ−ＡおよびＤＱ−Ｂのそれぞれの１つに結合され、両方のメモリセットが、コマンド／アドレス経路（本明細書ではまた、制御経路と呼ばれる）および１つまたは複数のクロック線に共通に結合され、かくして、メモリモジュール２０３における全てのメモリ装置用の共有リソースとして、コマンド／アドレス経路およびクロック線を確立する。図示の特定の実施形態において、メモリセット２０５および２０７のそれぞれは、２つのチップ選択線ＣＳ−ＡおよびＣＳ−Ｂのそれぞれの１つに追加的に結合され、それによって、以下でより詳細に説明するように、各メモリセットに独立してアクセスできるようにする。コマンドおよびアドレス値は、コマンド／アドレス経路（本明細書ではまた、コマンド経路もしくは制御経路と呼ばれる）を介して時間多重方式で転送してもよく、または代替として、コマンド／アドレス経路は、コマンドおよび関連するアドレス値を並列に伝達できるほど十分に広くてもよい。
一実施形態において、詳細図２０９に示すように、メモリモジュール２０３は、プリント回路基板２１１によって実現されるが、この基板２１１は、信号線を自身に配置し、かつ自身のエッジまたは他のインタフェースにおけるコンタクト２１２からメモリ装置「Ｍｅｍ」に延伸させ、かくして、コマンド／アドレス経路（ＣＡ）、コンポーネントデータ経路（ＤＱ−ＡおよびＤＱ−Ｂ）、チップ選択線（ＣＳ−ＡおよびＣＳ−Ｂ）ならびにクロック線（ＣＬＫ）のオンボード部分を形成する。図示のように、所与のメモリセット２０５および２０７内の各メモリ装置は、コンポーネントデータ経路ＤＱ−ＡまたはＤＱ−Ｂ（コンポーネントデータ経路自体は、システム２００に示すように、全体的なモジュールデータ経路ＤＱを形成する信号線のサブセットによって形成される）内における信号線のそれぞれのサブセットに結合されるが、メモリセット用のチップ選択線ＣＳ−ＡまたはＣＳ−Ｂには共通に結合される。対照的に、クロック線およびコマンド／アドレス経路は、メモリモジュールの全てのメモリ装置に共通に結合される（すなわち、共有される）。用語の問題として、完全なデータ経路ＤＱを構成するデータ線に並列に結合されるメモリ装置の集合的グループは、本明細書ではメモリ装置ランクまたはメモリランクと呼ばれ、他方で、データ線のそれぞれのサブセットに結合されるメモリ装置の独立して選択可能なセットは、本明細書ではメモリ装置サブランクまたはメモリサブランクと呼ばれる。したがって、図２Ａにおいて、メモリセット２０５および２０７内のメモリ装置は、集合的にメモリランク（すなわち、データ経路ＤＱの全てのデータ線に結合される）を構成し、他方で、メモリセット２０５内のメモリ装置は、ＤＱ−Ａ信号線に結合された第１のメモリサブランクを構成し、メモリセット２０７内のメモリ装置は、ＤＱ−Ｂ信号線に結合された第２のメモリサブランクを構成する。２サブランクの実施形態が、図２Ａに示され、下記の他の例示的な実施形態に繰り越されるが、かかる全ての場合に、メモリランクを、それぞれ、２つを超えるメモリサブランクに分解して、メモリアクセス粒度のさらなる低減および／または信号リソースのより効率的な利用を可能にしてもよい。また、メモリモジュール２０３は、システム２００および詳細図２０９において、単一のメモリランクを有するように示されているが、代替実施形態では、モジュールごとに２つ以上のメモリランクを設けて、各メモリランクを、独立してアクセスできる２つ以上のサブランクに別々に分割してもよい。
図２Ｂは、図２Ａのメモリシステム内で実行可能なメモリトランザクションのパイプライン化されたシーケンスを示す。クロックサイクル０でスタートし、メモリコントローラは、チップ選択線ＣＳ−Ａを活性化すること（すなわち、クロックサイクル０の間における、ＣＳ−Ａの論理「１」状態によって示されたように）、および行活性化コマンド（ＡＣＴ）を共有コマンド／アドレス経路ＣＡに出力することによって、サブランクＡ（すなわち、図２Ａのメモリ装置セット２０５）におけるメモリアクセスを開始する。メモリコントローラはまた、クロックサイクル０の間に、チップ選択線ＣＳ−Ｂを非活性化して（すなわち、そのチップ選択線におけるチップ選択信号をデアサートして）、サブランクＢのメモリ装置２０７ではなくサブランクＡのメモリ装置２０５が、行活性化コマンドおよび関連する行アドレスを受信できるようにする（すなわち、サブランクＡのメモリ装置は、クロックサイクル０の間に、コマンド／アドレス経路における信号をサンプリングできるようにされる）。したがって、サブランクＡにおけるメモリ装置のそれぞれは、行活性化動作を実行すること（すなわち、記憶セルのアドレス指定された行の内容をセンス増幅器バンクに転送すること）によって、サイクル−０の活性化コマンドに応答し、かくして、１つまたは複数の連続的な列アクセス動作においてデータを読み出し、書き込むことが可能な活性化された行を確立する。
クロックサイクル１において、メモリコントローラは、チップ選択線ＣＳ−Ａを活性化状態（ＣＳ−Ａ＝「１」）に維持し、チップ選択線ＣＳ−Ｂを非活性化状態（ＣＳ−Ｂ＝「０」）に維持し、コマンド／アドレス経路を介して、列アクセスコマンドおよび関連するアドレス値を出力する。この動作によって、列アクセスコマンド、すなわちこの特定の例では列読み出しコマンド（ＲＤ）が、メモリ内サブランクＡにおいて受信および実行されるが、メモリサブランクＢでは受信も実行もされない。したがって、列読み出しコマンドの受信から所定の時間（すなわち、この例では、２つのクロックサイクルとして示されたＴＲＤ）後に、サイクル−１列読み出しコマンドに応じて、サブランクＡメモリ装置２０５内で検索されたデータが、コンポーネントデータ経路ＤＱ−Ａに出力される。図示の例において、出力バーストの長さには、クロック信号（Ｃｌｋ）の連続的な立ち上がりおよび立ち下がりエッジと同期された８つの送信（０−７の番号を付けられた）が含まれて、サイクル−１列読み出しコマンドに応じた全体的な読み出しデータ送信が、４−７の番号付けられた４つのクロックサイクルにわたって延びるようにする。代替実施形態では、クロックサイクル当たり、より多数または少数のデータ送信があってもよい。また、図示の例において、行活性化コマンドおよび列読み出しコマンドは、連続的なクロックサイクルで受信されるように示されている。代替実施形態では、行活性化コマンドの受信と列アクセスコマンドの受信との間に、１つまたは複数の介在するクロックサイクルまたはクロックサイクルの断片があってもよい。
クロックサイクル２および３の間に、チップ選択線ＣＳ−Ａが非活性化され、チップ選択線ＣＳ−Ｂが活性化されて、サブランクＡメモリ装置ではなくサブランクＢメモリ装置が、活性化コマンドおよび列読み出しコマンドを受信できるようにする。この動作によって、行活性化および列アクセスを含む独立したメモリアクセス動作が、サブランクＡメモリ装置内で前に開始されたメモリアクセス動作が進行している間に、サブランクＢメモリ装置内で開始される。サイクル２−３メモリアクセスコマンド（すなわち、クロックサイクル２および３の間にそれぞれ送信される行活性化コマンドおよび列読み出しコマンド）が、サブランクＡ内におけるサイクル０−１のメモリアクセスコマンドの受信に対して２クロックサイクルの待ち時間で、サブランクＢメモリ装置２０７内で受信されるので、メモリサブランクＢ内の全体的なメモリアクセスは、サブランクＡ内のメモリアクセスに対して時間をずらされ（すなわち、時間遅延され）、サイクル−３列読み出しコマンドに応じてサブランクＢメモリ装置内で検索されたデータは、データ経路ＤＱ−Ｂに出力されるが、クロックサイクル６でスタートしてクロックサイクル９まで延びる。したがって、クロックサイクル６および７の間に、メモリサブランクＡおよびＢ内における２つの独立したメモリアクセスからのデータが、メモリコントローラ２０１とメモリモジュール２０３との間における全体的なデータ経路ＤＱのそれぞれの部分に並列に出力される。メモリサブランクＡ内における新しいメモリアクセスを可能にするのに十分な時間が通過した後で、クロックサイクル４および５の間に、チップ選択線ＣＳ−Ａが再活性化され、かつチップ選択線ＣＳ−Ｂが非活性化され、メモリコントローラによってコマンド／アドレス経路に駆動された活性化および列読み出しコマンドならびに関連アドレスに応じて、メモリサブランクＡ内だけで新しいメモリアクセス動作を開始する。したがって、サイクル−５列読み出しコマンドの受信からＴＲＤ期間後にあたる、クロックサイクル８において、出力データバーストが、サイクル−５列読み出しコマンドに応じてＤＱ−Ａにおいて開始され、このバーストは、クロックサイクル８からクロックサイクル１１まで延び、かくして、クロックサイクル８−９では、前のサブランクＢメモリアクセスの最終４送信と並列に延伸する。ＴＲＤは、図２Ｂおよび下記の他の図において、２クロックサイクルの期間として示されているが、ＴＲＤは、代替実施形態では、かかる全ての場合に、２クロックサイクルより長くてもよい。メモリサブランクＢ内における新しいメモリアクセスを可能にするのに十分な時間が通過した後で、クロックサイクル６および７の間に、チップ選択線ＣＳ−Ｂが再活性化され、かつチップ選択線ＣＳ−Ａが非活性化され、メモリコントローラによってコマンド／アドレス経路に駆動された活性化および列読み出しコマンドならびに関連アドレスに応じて、メモリサブランクＢ内だけで新しいメモリアクセス動作を開始し、それによって、クロックサイクル１０でスタートしクロックサイクル１３まで延びる出力データバーストを、かくしてクロックサイクル１０−１１では前のサブランクＡメモリアクセスの最終４送信と並列に生成する。異なるメモリサブランクへの交互アクセスを、続くクロックサイクルの任意の数の間繰り返して、メモリサブランクＡおよびＢに対する、時間インターリーブされ独立したアクセスの安定的なストリームを達成してもよい。図２Ｂに示すように、かかる動作は、利用可能なコマンド／アドレス帯域幅およびデータ経路帯域幅の完全な利用に帰着する（すなわち、ピーク需要の期間中に、コマンド送信またはデータ送信に隙間がない）。さらに、メモリサブランクに向けられたメモリアクセスが独立して実行される（すなわち、各サブランク内では、独立した行および／または列アドレスが適用される）ので、メモリアクセスごとに返される合計データ量は、メモリランクの全てのメモリ装置内で各メモリアクセスコマンドおよび関連するアドレス値を適用する実施形態によって返されるデータ量と比べて、半分にされる。
図３Ａは、列アクセスコマンドの受信とデータ出力との間に所望の遅延（本明細書において出力待ち時間と呼ばれる期間）を確立するために、したがって、別個のメモリサブランク（ＡおよびＢ）を構成するメモリ装置２５１および２５３に向けられた独立したメモリアクセスのデータ出力時間が、図２Ｂに示されるようにずらされるのではなく、同時にスタートおよび終了するためにプログラム可能なメモリ装置を有するメモリモジュール２５０の実施形態を示す。例えば、図３Ａの実施形態において、サブランクＢのメモリ装置２５３内のそれぞれの制御レジスタは、「ｘ」（例えば、「ｘ」は、ゼロを含む、クロックサイクルの整数または分数の遅延を示す）の出力待ち時間を確立するようにプログラムされ、他方で、サブランクＡのメモリ装置２５１内の制御レジスタは、「ｘ＋２」の出力待ち時間を確立するようにプログラムされる。この構成によって、クロックサイクル０−１の間に受信されたメモリアクセスコマンドに応じた、メモリサブランクＡからの出力データバーストは、図３Ｂに示すように、２つのクロックサイクルだけ追加的に遅延され、（クロックサイクル０−１および２−３の間にそれぞれ出力されるチップ選択信号ＣＳ−ＡおよびＣＳ−Ｂならびにメモリアクセスコマンドの２つのセットのずらされたアサーションによって可能にされるような）メモリサブランクＡおよびＢ内の独立したメモリアクセス動作用の出力データバーストが、同時にスタートおよび終了して、クロックサイクル６からクロックサイクル９まで延びるようにする。このアプローチは、サブランクＡメモリアクセスに追加待ち時間（すなわち、別の状況では適用されるであろうＴＲＤを超える２つのクロックサイクル）を加えるが、ＡおよびＢサブランクに向けられた２つのメモリトランザクション用の完全に重複したデータ転送によって、メモリコントローラまたは他のシステムコンポーネント内のデータ転送のタイミングを単純化することが可能である。
図３Ｃは、選択された出力待ち時間を確立するために個別メモリ装置内に設けることができる待ち時間制御回路２７０の実施形態を示す。図示のように、所与のメモリ装置内の出力データ経路２７６は、クロック信号ｄｃｌｋによってクロックされる「ｎ」デイジーチェーンフリップフロップ段２８１１−２８１ｎ（他の記憶素子を用いてもよい）のシーケンスに提供される。この動作によって、各フリップフロップ段の出力は、前の段の出力に比べて１ｄｃｌｋサイクル遅延され、したがって、ゼロから「ｎ」ｄｃｌｋサイクルのそれぞれの待ち時間を有するｎ＋１データ出力経路２７８が得られる。データ出力経路２７８は、マルチプレクサ２８３、またはデータ出力経路の１つを選択する他の選択回路に提供されるが、これは、レジスタ２７５内でプログラムされた（または外部ピンか、もしくは例えば内部ヒューズ、アンチヒューズ、不揮発性記憶素子等によって実現された設定回路によって確立された）出力待ち時間値２７７（ＯＬ）に従って提供され、データの選択されたデータ出力経路を、メモリ装置出力ドライバ２８５のバンクに伝達し、今度はこの出力ドライバ２８５が、インタフェース２８６を介してデータを外部データ経路に出力する。ｄｃｌｋは、メモリコントローラによって供給されるシステムクロック信号（Ｃｌｋ）（すなわち、図２Ａ−２Ｂに関連して説明したような）より高い周波数のクロック信号であってもよく、それによって、システムクロック信号サイクルの一部の出力待ち時間を可能にしてもよい。
ＡおよびＢメモリサブランク内の並行で独立したメモリアクセス動作の例を、メモリ読み出し動作の点からこれまで説明したが、並行で独立したメモリ書き込み動作もまた、ＡおよびＢメモリサブランクにおいて実行可能であり、動作用の書き込みデータは、時間をずらす方式（例えば図２Ｂのような）か、または図３Ｃのように完全に整列されて、メモリコントローラによって送信され、ＡおよびＢメモリサブランク内で並列に受信される。また、メモリ読み出し動作は、別のメモリサブランク内のメモリ書き込み動作と並列に、あるメモリサブランク内で実行可能である。図４を参照すると、例えば、メモリ書き込みコマンドシーケンス（例えば、行活性化コマンドＡＣＴの後に列書き込みコマンドＷＲが続く）が、メモリサブランクＡへのメモリ読み出しコマンドシーケンス（ＡＣＴ、ＲＤ）の直後に、メモリサブランクＢに発行される。図示の特定の例において、書き込みデータ（書き込みデータ）は、列書き込みコマンドの受信直後に（すなわち、クロックサイクル５でスタートする）、サブランクＢのメモリ装置に送信され、かくして、サブランクＡのメモリ装置による読み出しデータ（読み出しデータ）の送信と並列に、サブランクＢのメモリ装置において受信される。代替実施形態では、読み出しおよび書き込みデータの送信間に、異なるタイミング関係を確立してもよい。
図５Ａは、図２Ａに示す分割選択線アプローチの代わりに、共有チップ選択線ＣＳを用いて、メモリサブランク３０１および３０３への独立したアクセスをサポートするメモリモジュール３００の実施形態を示す。図示のように、メモリサブランクＡおよびＢ（３０１および３０３）は、図２Ａにおけるような共有コマンド／アドレスおよびクロック線（ＣＡおよびＣＬＫ）ならびにそれぞれのデータ経路ＤＱ−ＡおよびＤＱ−Ｂに結合されるが、単一のチップ選択線ＣＳが、ランク内の全てのメモリ装置（すなわち、メモリサブランクＡおよびメモリサブランクＢ内の全てのメモリ装置）に結合される。独立したメモリコマンドをＡおよびＢメモリサブランク内で受信できるようにするために、チップ選択線活性化とコマンド／アドレス経路のサンプリングとの間の遅延期間（本明細書ではサンプリング待ち時間と呼ばれる期間）が、サブランクＢのメモリ装置３０３内で確立され、その結果、コマンド経路のサンプリングは、メモリサブランクＢ内では、メモリサブランクＡ内よりも遅れて生じる。より具体的には、サブランクＢの各メモリ装置３０３内にサンプリング待ち時間を設定して、共有コマンド／アドレス経路において別個のメモリアクセスコマンドシーケンスの送信間のタイミングオフセットを調和させることによって、共有チップ選択線は、第１のコマンド期間中にサブランクＡのメモリ装置３０１内におけるコマンド／アドレス経路のサンプリングをトリガし、かつ続くコマンド期間中にサブランクＢのメモリ装置３０３内におけるコマンド／アドレス経路のサンプリングをトリガし、かくして、ＡおよびＢメモリサブランクへの、別個のメモリアクセスコマンドの時間多重化された転送を可能にするように、活性化することができる。
図５Ｂは、制御コマンド／アドレスサンプリング待ち時間を制御し、かくして、異なるサンプリング待ち時間を異なるメモリサブランク内で確立できるようにするために、個別メモリ装置内に含むことが可能なサンプリング待ち時間制御回路３１５の実施形態を示す。図示のように、サンプリング待ち時間値３１８（ＳＬ）が、設定レジスタ３１７内でプログラムされるか、または１つか複数の外部ピンをストラップするかもしくは設定回路（例えば、内部ヒューズ、アンチヒューズ、不揮発性記憶素子等によって実現される）をプログラムすることによって確立されて、着信チップ選択信号３１６またはチップ選択信号３２０の２サイクル遅延されたインスタンス（例えば、デイジーチェーンフリップフロップのペア３１９１−３１９２もしくは他のクロックされた記憶回路を通して着信チップ選択信号３１６を伝播させることによって生成される）のどちらかを選択して、サンプルイネーブル信号（ＳＥ）としてマルチプレクサ３２１から出力してもよい。今度は、サンプルイネーブル信号を適用して、メモリ装置内の信号受信回路が、コマンド／アドレス経路に存在するコマンドおよびアドレス信号をサンプリングできるようにする。したがって、ゼロクロックサイクルおよび２クロックサイクルのサンプリング待ち時間を、図５Ａのメモリ装置３０１および３０３それぞれの内部でプログラムして、図５Ｅに示すように、クロックサイクル０および１の間における共有チップ選択線（ＣＳ）の活性化が、クロックサイクル０および１の間にサブランクＡのメモリ装置内におけるサンプルイネーブル信号ＳＥ（Ａ）のアサーションに、ならびにクロックサイクル２および３の間にサブランクＢのメモリ装置内におけるサンプルイネーブル信号ＳＥ（Ｂ）のアサーションに帰着するようにしてもよい。この動作によって、クロックサイクル０および１の間にメモリコントローラによって送信される行活性化および列アクセスコマンド（例えばＡＣＴ、ＲＤ）は、サブランクＡメモリ装置３０１内だけで受信および実行され、クロックサイクル２および３の間に送信される行活性化および列アクセスコマンドは、サブランクＢメモリ装置内だけで受信および実行され、かくして、図５Ｅに示す並列で時間をずらされた出力データバーストを用いて、並列で独立したメモリアクセスが、メモリサブランクＡおよびＢ内で実行可能になる。
図５Ｃは、メモリ装置内でコマンド／アドレスサンプリング待ち時間を制御するための回路３３０の代替実施形態を示す。図５Ｂにおけるようにサンプリング待ち時間のプログラム可能な選択を提供する代わりに、別個のチップ選択入力部ＣＳ１およびＣＳ２が、各メモリ装置用に設けられるが、チップ選択入力部ＣＳ１は、介在する待ち時間論理なしに、ＯＲゲート３３１の第１の入力部に結合され、チップ選択入力部ＣＳ２は、デイジーチェーンフリップフロップ３１９１および３１９２（両方のチップ選択入力部が、入力増幅器および／またはラッチによってバッファされてもよく、静電放電（ＥＳＤ）または他の入力保護回路を含んでもよいことに留意されたい）を介して、ＯＲゲート３３１の第２の入力部に結合される。この構成によって、ＯＲゲート３３１により出力されるサンプルイネーブル信号（ＳＥ）は、チップ選択線が２つのチップ選択入力部（ＣＳ１、ＣＳ２）のどちらに結合されるかに従って、チップ選択線の活性化に対して異なる時間にアサートされることが可能である。すなわち、チップ選択入力部ＣＳ１に結合されたチップ選択線ＣＳの活性化は、無視できる遅延（ＳＬ＝０）を伴ってサンプルイネーブル信号のアサーションに帰着し、他方で、チップ選択入力部ＣＳ２に結合されたチップ選択線の活性化は、２クロックサイクルの遅延（ＳＬ＝２）後の、サンプルイネーブル信号のアサーションに帰着する。チップ選択入力経路のどちらかもしくは両方に（またはＯＲゲート３３１の出力部に）追加的な同期素子を設けて、サンプルイネーブル信号アサーションを、所望のコマンド／アドレスサンプリング時刻と同期させてもよいことに留意されたい。未使用のチップ選択入力部は、サンプルイネーブル信号のグリッチを防ぐために接地してもよい。さらに別の実施形態において、２つのデイジーチェーン遅延フリップフロップは、サブランクＡのメモリ装置に対する接続点と、サブランクＢのメモリ装置に対する接続点との間で、メモリモジュールにおけるチップ選択信号経路に配置してもよい。その機能的挙動は、これらの２つのフリップフロップが、メモリ装置のそれぞれに加えられるのではなく、代わりに、別個の装置（単数または複数）としてメモリモジュールに加えられることを除いて、図５Ｃに関連して論じた実施形態の機能的挙動と類似している。
図５Ｄは、図５Ｃにおけるような二重チップ選択メモリ装置（Ｍｅｍ）と、メモリ装置（Ｍｅｍ）への共有チップ選択線（ＣＳ）の例示的な接続部とを有してメモリサブランクＡおよびＢを確立するメモリモジュール３４５を示す。より具体的には、チップ選択線は、サブランクＡにおけるメモリ装置のＣＳ１入力部およびサブランクＢにおけるメモリ装置のＣＳ２入力部に結合され、それによって、図５Ｅに示すＡおよびＢサブランク内のずらされたコマンド／アドレスサンプリングを可能にする。各メモリ装置の未使用のチップ選択入力部（すなわち、サブランクＡメモリ装置のＣＳ２入力部およびサブランクＢメモリ装置のＣＳ１入力部）は、接地される。
ＡおよびＢメモリサブランク内に確立される異なるサンプリング待ち時間に起因するずらされたコマンド／アドレスサンプリングを考えると、チップ選択線の任意のアサーションが、異なる時間においてだが、両方のメモリサブランク内におけるコマンド／アドレスサンプリングに帰着することが分かる。したがって、所与の期間中に、メモリ動作が、メモリサブランクの一方の内で実行され、もう一方では実行されないことになる場合には、選択されなかったメモリサブランク用のコマンド期間中に、プレースホルダ「ノーオペレーション」コマンド（すなわちＮＯＰ）を送信してもよい。図５Ｅを参照すると、例えば、コマンド期間３６０の間にメモリサブランクＢ内で、メモリアクセスが開始されないことになる場合には、その期間中に、ＮＯＰコマンドを送信してもよく、その結果として、期間３６２の間にデータは送信されない。
図６Ａは、共有チップ選択線を用いた、メモリサブランクへの独立したアクセスをサポートするメモリモジュール３８０の代替実施形態を示す。図示のように、メモリ装置３８１および３８３（すなわち、メモリサブランクＡおよびＢ）は、図５Ａにおけるように、それぞれのデータ経路ＤＱ−ＡおよびＤＱ−Ｂに、ならびに共有コマンド／アドレス（ＣＡ）、クロック（ＣＬＫ）およびチップ選択線ＣＳに結合される。しかしながら、チップ選択信号アサーションに対する応答をずらす代わりに、異なるチップ選択アサート極性が、ＡおよびＢメモリサブランクのメモリ装置内に確立されて、論理ハイのチップ選択信号（アクティブハイＣＳ）が、サブランクＡのメモリ装置３８１内でチップ選択信号アサーションを構成し、論理ローのチップ選択信号（アクティブローＣＳ）が、サブランクＢのメモリ装置３８３内でチップ選択信号アサーションを構成するようにする。この構成によって、チップ選択信号がハイの場合には、メモリサブランクＡ内のメモリ装置３８１が、コマンド経路をサンプリングできるようにされ、チップ選択信号がローの場合には、メモリサブランクＢ内のメモリ装置３８３が、コマンド経路をサンプリングできるようにされ、かくして、共有チップ選択線を用いて、ＡおよびＢメモリサブランクへの別個のメモリアクセスコマンドの時間多重化された転送を可能にする。
図６Ｂは、チップ選択アサーション極性を制御するために図６Ａの個別メモリ装置３８１、３８３内に含んでもよいレベル制御回路３９０の実施形態を示す。図示のように、レベル選択値３９２（ＬＳ）が、設定レジスタ３９１内でプログラムされるか、または１つか複数の外部ピンをストラップするかもしくは設定回路（例えば、内部ヒューズ、アンチヒューズ、不揮発性記憶素子等によって実現される）をプログラムすることによって確立されて、排他的ＯＲゲート３９３の入力部に供給され、チップ選択信号（排他的ＯＲゲート３９３のもう一方の入力部に供給される）の論理ハイまたは論理ロー状態のどちらかがサンプルイネーブル信号ＳＥのアサーションをトリガできるようにする。すなわち、レベル選択値３９２がロー（すなわち、排他的ＯＲゲート３９３への論理ロー入力に帰着する）の場合には、アクティブハイチップ選択が選択されて、論理ハイチップ選択信号が、排他的ＯＲゲート３９３の出力部においてサンプルイネーブル信号のアサーションに帰着するようにする。一方、レベル選択値３９２がハイ（「１」）の場合には、アクティブローチップ選択が選択されて、論理ローチップ選択信号が、排他的ＯＲゲート３９３の出力部においてサンプルイネーブル信号のアサーションに帰着するようにする。図５Ｂおよび５Ｃの実施形態におけるように、サンプルイネーブル信号を用いて、メモリ装置内の信号受信回路が、コマンド／アドレス経路に存在するコマンドおよびアドレス信号をサンプリングできるようにしてもよい。したがって、アクティブハイおよびアクティブローのチップ選択信号に対応するレベル選択値を、サブランクＡおよびサブランクＢメモリ装置内でそれぞれプログラムして、交互的なハイおよびローチップ選択信号が、時間をずらされた期間に、サブランクＡおよびＢのメモリ装置内でサンプルイネーブル信号を立ち上げるために、かくして、図５Ｅに示すようにメモリサブランクＡおよびＢ内における並列で独立したメモリアクセスを達成するために出力されるようにしてもよい。また、図５Ａ−５Ｅに関連して説明した実施形態におけるように、未使用のコマンド期間中には、ノーオペレーションコマンドを送信してもよい。
図６Ｃは、メモリ装置においてチップ選択アサーション極性を制御するための回路４００の代替実施形態を示す。図６Ｂにおけるようにプログラム可能な極性選択を提供する代わりに、別個のチップ選択入力部ＣＳ＋およびＣＳ−が設けられるが、チップ選択入力部ＣＳ＋は、介在するレベル変更論理なしに、論理ＯＲゲート４０３の第１の入力部に結合され、チップ選択入力部ＣＳ−は、インバータ４０１を介して、ＯＲゲート４０３の第２の入力部に結合される（両方の入力部ＣＳ＋およびＣＳ−が、入力増幅器および／またはラッチによってバッファされてもよく、静電放電（ＥＳＤ）または他の入力保護回路を含んでもよいことに留意されたい）。この構成によって、ＯＲゲート４０３により出力されるサンプルイネーブル信号（ＳＥ）は、チップ選択線ＣＳが２つのチップ選択入力部のどちらに結合されるかに従い、着信チップ選択信号の異なるレベルに応じて、アサートすることができる。すなわち、チップ選択入力部ＣＳ＋に結合されたチップ選択線を論理ハイレベルに駆動することが、サンプルイネーブル信号のアサーションに帰着し、他方で、チップ選択入力部ＣＳ−に結合されたチップ選択線を論理ローレベルに駆動することが、サンプルイネーブル信号のアサーションに帰着する。したがって、独立したメモリアクセスは、図５Ｄに一般的に示すような異なるサブランク内のメモリ装置を結合することによって、メモリモジュールのＡおよびＢサブランクに向けることが可能であり、ＣＳ１およびＣＳ２の指定は、ＣＳ＋およびＣＳ−に変更され、図６Ｃにおいて４０４で示すように、非結合ＣＳ−入力部はハイに結び付けられ、非結合ＣＳ＋入力部はローに結び付けられる。特定のサイクル中にサブランクが用いられないことになる場合には、ＮＯＰコマンドをコマンド／アドレス経路（ＣＡ）に発行してもよいことに留意されたい。また、さらに別の実施形態において、インバータが、サブランクＡのメモリ装置への接続点と、サブランクＢのメモリ装置への接続点との間で、メモリモジュールのチップ選択信号経路に配置される。その機能的挙動は、このインバータが、メモリ装置のそれぞれに加えられるのではなく、代わりに、別個の装置としてメモリモジュールに加えられることを除いて、図６Ｃに関連して論じた実施形態の機能的挙動と類似している。
図７Ａ−７Ｃは、メモリサブランクへの独立したアクセスを可能にするための代替アプローチを示す。別個のチップ選択線、異なるチップ選択応答サンプル待ち時間または異なるチップ選択アサーション極性を提供する代わりに、異なるメモリサブランクのメモリ装置は、着信コマンド内の対応物識別子と比較可能なサブランク別のデバイス識別子（ＩＤ）でプログラムまたは配線接続してもよい。したがって、図７Ａの例示的なメモリモジュール４２０に示すように、メモリサブランクＡにおけるメモリ装置のそれぞれには、デバイスＩＤ「Ａ」を割り当て、メモリサブランクＢにおけるメモリ装置のそれぞれには、デバイスＩＤ「Ｂ」を割り当てて、一方または他方のメモリサブランクと一致するデバイスＩＤ（すなわち「Ａ」または「Ｂ」）を有する着信コマンドが、所与のランク内の全てのメモリ装置において少なくとも部分的に受信される（すなわち、共有チップ選択線ＣＳによって）が、着信ＩＤと一致するデバイス識別子を有する、メモリ装置の特定のサブランクでのみ実行されるようにしてもよい。特別のデバイスＩＤコードまたはコマンドコードを用いて、サブランクＡおよびサブランクＢのメモリ装置の両方を選択し、命令された動作が、あるランクまたは多数のランクであっても、その全てのメモリ装置内で実行可能であるようにしてもよい。
図７Ｂは、デバイスＩＤ弁別回路４３０の実施形態を示すが、この回路４３０をメモリ装置内に含んで、着信コマンド内の関連するＩＤ値（すなわちコマンドＩＤ）が、メモリ装置用に確立されたデバイスＩＤと一致するかどうかを決定し、一致する場合には、コマンドの実行を可能にするイネーブル信号をアサートしてもよい。より具体的には、コマンド／アドレス経路ＣＡを介して受信されたコマンド／アドレス値が、チップ選択線ＣＳが活性化された場合に受信機４３１内でサンプリングされ、受信されたコマンド（および／または関連するアドレス値）が、コマンドバッファ４３３内に記憶される（チップ選択が省略され、全てのコマンドが受信され、デバイスＩＤに従って選択的に応答されてもよいことに留意されたい）。コマンドＩＤ（コマンドＩＤ）を形成する、コマンドの１つまたは複数のビットが、コマンドバッファ４３３から比較回路４３５に出力され、この比較回路４３５がまた、デバイスＩＤ（デバイスＩＤ）を受信する。デバイスＩＤ自体は、レジスタプログラミング（例えば、特定の装置もしくはメモリ装置のサブランクが一意のデバイス識別子を受信できるようにする信号プロトコルもしくは他の構成を用いて、初期化時にレジスタをプログラムすること）、製造時設定（例えば、メモリ装置の設定回路内で不揮発性ＩＤ割り当てを確立するために、ヒューズを飛ばすことかもしくは他の動作）またはストラッピング（すなわち、メモリ装置の選択された入力コンタクトまたはピンを特定の基準電圧に結合して、デバイスＩＤ設定を確立すること）を通して確立してもよい。どのように確立されようと、デバイスＩＤおよびコマンドＩＤは、コマンドＩＤおよびデバイスＩＤが一致すればイネーブル信号（ＥＮ）をアサートする比較回路４３５内で比較される（これは、例えば、コマンドＩＤの構成ビットをデバイスＩＤの対応するビットと比較する１つまたは複数の排他的ＮＯＲゲートによって実現してもよい）。比較回路４３５は、ランクＩＤコード（例えば、メモリサブランクを統合ランクとして動作させる場合には、メモリコントローラが発行してもよい）またはマルチランクＩＤ（例えば、メモリ装置の多数のランクにおいてコマンドの実行を可能にするための）を検出する論理をさらに含み、それに応じてイネーブル信号をアサートしてもよい。コマンド論理回路４３７が、コマンドバッファ４３３からコマンドを受信するように、および比較回路４３５のイネーブル出力部に結合され、かつコマンドを実行することによってイネーブル信号のアサーションに応答する。したがって、図７Ｃに示すように、サブランクＡメモリデバイスＩＤと一致するコマンドＩＤを有するメモリアクセスコマンド（例えば、活性化（ＡＣＴ）および列アクセスコマンド（ＲＤ、ＷＲ）を含む）は、サブランクＡメモリ装置内で実行され、他方で、サブランクＢメモリ装置と一致するＩＤを有するメモリアクセスコマンドは、サブランクＢメモリ装置内で実行される。４４５で示すように、所与のコマンド期間中にコマンドが伝達されない場合には、共有チップ選択信号はデアサートしてもよく（例えば、線ＣＳの論理「０」状態によって示すように）、その結果、コマンド経路はサンプリングされない（したがって、ドントケア記号「ＸＸ」によって示すように、任意の状態も有してもよい）。メモリランク当たり２つのメモリサブランクしか有しないメモリモジュールでは、単一ビットのデバイスＩＤ値および単一ビットのコマンドＩＤが、２つのメモリサブランクを識別するのに十分であることに留意されたい。したがって、メモリコントローラ間におけるコマンド経路の任意の信号線または他の信号線（例えば、クロックイネーブル線、行アドレスストローブ、列アドレスストローブ、データマスク線等）は、デバイスＩＤビットを伝達するためか、またはより一般的には、サブランク選択信号の役割をするように用いてもよい。
これまでメモリモジュールの実施形態を、単一のメモリランクを有するように説明したが、代替として、メモリモジュールが２つ以上のメモリランクを有し、各メモリランクまたはそれらの任意の１つが、別々にアクセス可能なメモリサブランクを含んでもよい。図８は、例えば、メモリ装置の２つのランク５１０および５２０を基板５０１の反対側に配置したメモリモジュール５００を示す。境界線５０２は、透視図５０９に示すように、基板の上端エッジに対応する。メモリランク５１０、５２０のそれぞれは、クロック線ＣＬＫおよびコマンド／アドレス経路ＣＡに共通に結合される（例えば、メモリモジュールの両側に配置されたクロックおよびコマンド線は、バイアを通してか、またはコネクタに挿入された場合には、共通の相互接続レセプタクルもしくは端子との接触によって、互いに結合される）が、チップ選択線ＣＳ−Ａ／ＣＳ−ＢおよびＣＳ−Ｃ／ＣＳ−Ｄの別個のペアに結合される。この構成によって、メモリランク５１０、５２０のどちらも、チップ選択線（すなわち、ＣＳ−Ａ／ＣＳ−ＢまたはＣＳ−Ｃ／ＣＳ−Ｄ）の対応するペアの活性化を通して、ランク全体のメモリアクセスに対して選択してもよく、または２つの独立した並列のメモリアクセスが、図２Ａ−２Ｂに関連して説明したように、構成サブランク用のチップ選択信号の時間をずらされたアサーションによって、どちらかのランクのメモリサブランク２０５／２０７もしくは５０５／５０７のペア内で開始可能である。また、上記のように、単一のサブランク内のメモリアクセスは、対応サブランク（例えば、２０５／５０７または５０５／２０７）へのアクセスなしで、実行してもよい。また、メモリランクごとに多数のチップ選択線を設けて独立したサブランクアクセスを可能にする代わりに、共有チップ選択線を用いて独立したサブランクアクセスを可能にするための上記の技術のいずれかを適用してもよい。
図９は、処理装置６０１（すなわち、１つもしくは複数のプロセッサおよび／または他のメモリアクセスリクエスタ）と、１つまたは複数のメモリモジュールにおけるメモリサブランクへの並列で独立したアクセスをサポートするメモリサブシステム６０５と、を有するデータ処理システム６００の実施形態を示す。図示のように、メモリサブシステム６０５には、メモリモジュール６２１ａ−６２１ｎに結合されたメモリコントローラ６０７が含まれ、各メモリモジュール６２１には、メモリサブランク６２３および６２５（すなわち、サブランクＡおよびＢ）内の１つまたは複数の別個のメモリ装置と、オプションとして、メモリモジュールおよび／またはメモリモジュールおけるメモリ装置のための特性情報を供給するシリアル・プレゼンス・ディテクト・メモリ６２７（ＳＰＤ）または他の不揮発性記憶装置と、が含まれる。一実施形態において、特性情報は、メモリモジュールが、サブランク粒度でメモリアクセスをサポートするかどうかということと、サポートする場合には、メモリ装置自体内の対応する能力（例えば、装置が、選択されたサポートチップ選択アサーション極性、サンプルイネーブル待ち時間、サブランクＩＤ値割り当て等をサポートするプログラム可能レジスタを含むかどうか）と、を示してもよい。特性情報には、限定ではなく例として、記憶容量、最大動作周波数および／または他のメモリ装置特性を始めとする、メモリ装置の動作に関連する様々な他の情報を含んでもよい。この構成によって、メモリコントローラ６０７は、各メモリモジュール６２１用のＳＰＤ６２７（またはメモリモジュール６２１１−６２１Ｎのセット用のＳＰＤもしくは同様の装置）から特性情報を読み出し、メモリサブランクへの独立したアクセスをサポートするものとして１つまたは複数のメモリモジュール６２１を識別してもよい。一実施形態において、メモリコントローラ６０７は、かかる装置を有すると識別されたメモリモジュール６２１のメモリ装置内で、サンプル待ち時間、チップ選択アサーション極性またはデバイスＩＤ値をプログラムすることによって、特性情報に応答してもよい。代替として、メモリコントローラ６０７は、特性情報を処理装置６０１に返してもよいが、この処理装置６０１自体は、選択されたメモリサブランクへの独立したアクセス用にメモリモジュール６２１を構成するために必要なプログラミングを実行する命令をメモリコントローラ６０７に発行するように（例えば、基本入出力サービス（ＢＩＯＳ）コードなど、所定の命令／データセットを通して）プログラムされてもよい。
所与のメモリモジュール６２１のメモリ装置内におけるサンプル待ち時間、チップ選択アサーション極性および／またはサブランクＩＤ選択に関連して、メモリコントローラ６０７は、例えば、微細粒度のメモリアクセス要求の閾値密度（すなわち、所与の期間内の、かかるアクセス要求の閾値数か、もしくは合計メモリアクセス要求の閾値パーセンテージとしての）の検出に応じてかまたは処理装置６０１からの明示的コマンドに応じて、メモリモジュール６２１またはそこにおけるサブランク６２３、６２５内のメモリ装置のいずれかを、様々なプログラム設定間で動的に遷移させて、特定のプログラム設定を確立してもよい。
メモリコントローラ６０７内に、並列トランザクションキュー６０９、６１１（ＴＱｕｅｕｅ）を設けて、選択されたメモリモジュール６２１のそれぞれのメモリサブランク６２３、６２５に向けられたメモリアクセスコマンド（ならびに関連する読み出しおよび書き込みデータ）をキューに入れる。したがって、一実施形態において、トランザクションキュー６０９は、データ経路ＤＱ−Ａを介して、メモリモジュール６２１のそれぞれの内のメモリサブランクＡ６２３に結合され、他方で、トランザクションキュー６１１は、データ経路ＤＱ−Ｂを介して、メモリモジュール６２１のそれぞれの内のメモリサブランクＢに結合される。モジュール別のメモリサブランクの選択を可能にするために、トランザクションキュー６０９および６１１のそれぞれは、それぞれのチップ選択線を介して、メモリモジュールのそれぞれに結合される。すなわち、一実施形態において、Ｎペアのチップ選択線があり、各ペアのチップ選択線は、メモリモジュール６２１１−６２１Ｎのそれぞれの１つにおける別個のメモリサブランクまで延びる。トランザクションキュー６０９、６１１のそれぞれは、内部コマンド経路６１０、６１１のそれぞれの１つにさらに結合され、今度は、これらのコマンド経路６１０、６１１が、コマンド経路マルチプレクサ６１５の入力部に結合される。コマンド経路マルチプレクサ６１５は、ソース選択値ＳＳｅｌに応じて、内部コマンド経路６１０または内部コマンド経路６１２のどちらかをコマンド経路ＣＡに結合し、かくして、トランザクションキュー６０９またはトランザクションキュー６１１のどちらかを選択して、所与のメモリトランザクション用のコマンドおよび関連するアドレス値を供給する。一実施形態において、メモリコントローラ６０７内のモード選択値（ＭＳｅｌ）を用いて、トランザクションキュー６０９、６１１が、サブランクアクセスモードまたは統合ランクアクセスモードで動作されるかどうかを制御する。サブランクアクセスモードでは、所与のトランザクションキューからの各コマンド出力シーケンスの後に、交替のトランザクションキューが、続くコマンド期間にコマンド経路ＣＡを駆動できるように、ソース選択値をトグルしてもよい（例えば、メモリコントローラ６０７またはトランザクションキュー６０９、６１１内の制御論理によって）。代替として、調停論理を設けて、２つのトランザクションキュー６０９、６１１からコマンド経路ＣＡへの調停されたアクセスを可能にしてもよい。統合ランクアクセスモードでは、コマンド経路は、一方または他方のトランザクションキューだけによって駆動してもよく、メモリサブランク（およびトランザクションキュー内か、さもなければメモリコントローラ６０７内のデータ入力／出力回路）用のチップ選択信号は、時間をずらされる代わりに、ロックステップで動作される。メモリアクセスコマンドおよび関連データに加えて、トランザクションキュー６０９、６１１の１つまたは両方は、例えば、モジュールのメモリ装置を構成し（サンプリング待ち時間、チップ選択アサーション極性、デバイスＩＤなどのサブランクアクセス機能をプログラムすることを含む）、ＳＰＤを読み出し、信号較正を実行し、動作をリフレッシュするなどの動作コマンドおよび関連データを、様々なメモリモジュール６２１に出力してもよい。かかるコマンドは、メモリコントローラ６０７内の制御論理の管理下（例えば、トランザクションキューの１つまたは両方において）か、またはホストインタフェース経路６０２（これには、図示のような別個のデータ（データ）および要求コンポーネント（要求）または時間多重化された経路を含んでもよい）を介して受信される、処理装置６０１からのアクセス要求に応じて、送信してもよい。
メモリモジュール６２１が図９のシステムに示されているが、各メモリランクを形成するメモリ装置６２５（およびオプションとして、関連または統合ＳＰＤ素子６２７）は、マザーボードに直接実装するか、またはメモリコントローラ６０７および／もしくは処理装置６０１と共にマルチチップモジュールに統合して、例えば、システムインパッケージ（ＳＩＰ）ＤＲＡＭシステムもしくは他のシステムオンチップ（ＳＯＣ）装置を形成してもよい。したがって、サブランクメモリアクセスは、メモリモジュール動作に制限されず、それどころかメモリ装置の任意のランク内で上記の原理に従って達成され、低減された粒度のメモリトランザクションが、データ経路のそれぞれの部分を通じたデータ転送を用いて、および共有コマンド経路を通じて送信されるコマンドを用いて実行されるようにすることができる。また、データ経路（ＤＱ−ＡおよびＤＱ−Ｂ）、コマンド／アドレス経路（ＣＡ）、およびメモリコントローラ６０７と様々なメモリモジュール６２１のメモリ装置との間に結合された他の信号経路線は、電子伝導経路（例えば、ワイヤもしくは電子導電性トレース）、光経路または無線信号チャネルを始めとする、事実上任意の信号チャネルを用いて実現してもよい。さらに、処理装置６０１、メモリコントローラ６０７、および／またはメモリモジュール６２１に存在するメモリ装置の１つもしくは複数は、代替実施形態では、単一の集積回路ダイに組み合わせてもよい。
本明細書に開示する様々な回路は、それらの挙動、レジスタ転送、論理コンポーネント、トランジスタ、レイアウト配置および／または他の特性に関して、コンピュータ支援設計ツールを用いて記載され、かつ様々なコンピュータ可読媒体に格納されるデータおよび／または命令として表現（または象徴）され得ることに留意されたい。かかる回路表現を実現可能なファイルおよび他のオブジェクトのフォーマットには、限定するわけではないが、Ｃ、ＶｅｒｉｌｏｇおよびＶＨＤＬなどの行動言語をサポートするフォーマット、ＲＴＬのようなレジスタレベルの記述言語をサポートするフォーマット、およびＧＤＳＩＩ、ＧＤＳＩＩＩ、ＧＤＳＩＶ、ＣＩＦ、ＭＥＢＥＳ言語などのジオメトリ記述言語をサポートするフォーマット、ならびに任意の他の適切なフォーマットおよび言語が含まれる。かかるフォーマットされたデータおよび／または命令を具体化できるコンピュータ可読媒体には、限定するわけではないが、様々な形態における不揮発性記憶媒体（例えば、光、磁気または半導体記憶媒体）と、無線、光、もしくは有線信号媒体またはそれらの任意の組み合わせを通して、かかるフォーマットされたデータおよび／または命令を転送するために利用できる搬送波と、が含まれる。搬送波による、かかるフォーマットされたデータおよび／または命令の転送例には、限定するわけではないが、１つまたは複数のデータ転送プロトコル（例えば、ＨＴＴＰ、ＦＴＰ、ＳＭＴＰ等）を介し、インターネットおよび／または他のコンピュータネットワークを通じた転送（アップロード、ダウンロード、電子メール等）が含まれる。
上記回路のかかるデータおよび／または命令ベース表現は、１つまたは複数のコンピュータ可読媒体を介してコンピュータシステム内で受信された場合に、限定するわけではないが、ネットリスト生成プログラム、配置配線（ｐｌａｃｅ ａｎｄ ｒｏｕｔｅ）プログラム等を始めとする１つまたは複数の他のコンピュータプログラムの実行と共にコンピュータシステム内の処理エンティティ（例えば、１つまたは複数のプロセッサ）によって処理して、かかる回路の物理的表示の表現またはイメージを生成してもよい。その後、かかる表現またはイメージは、例えば、装置組み立てプロセスにおいて回路の様々なコンポーネントを形成するために用いられる１つまたは複数のマスクの生成を可能にすることによって、装置組み立てにおいて用いてもよい。
前述の説明および添付の図面において、特定の用語および図面符号が、本発明の完全な理解を提供するために示された。いくつかの例において、用語および符号は、本発明を実行するためには必要でないほどの特定的に詳細な意味を含む場合がある。例えば、回路素子または回路ブロック間の相互接続は、多導体または単一導体信号線として図示または説明してもよい。多導体信号線のそれぞれは、代替として、単一導体信号線であってもよく、単一導体信号線のそれぞれは、代替として、多導体信号線であってもよい。シングルエンドとして図示または説明された信号および信号経路はまた、差動であってもよく、逆も同様である。同様に、アクティブハイまたはアクティブロー論理レベルを有するように説明または図示された信号は、代替実施形態では反対の論理レベルを有してもよい。別の例として、金属酸化膜半導体（ＭＯＳ）トランジスタを含むように説明または図示された回路は、代替として、バイポーラの技術、または論理素子を実現可能な任意の他の技術を用いて実現してもよい。用語に関して、信号がローもしくはハイ論理状態に駆動されて（またはハイ論理状態に充電されるかロー論理状態に放電されて）特定の状態を示すときに、信号は、「アサート」されると言われる。反対に、信号が、アサート状態（ハイもしくはロー論理状態、または信号駆動回路がオープンドレインもしくはオープンコレクタ状態などのハイインピーダンス状態に遷移された場合に生じる可能性があるフローテイング状態を含む）以外の状態に駆動されることを示すために、信号は、「デアサート」されると言われる。信号駆動回路が、信号駆動および信号受信回路間に結合された信号線において信号をアサート（または、文脈によって明示的に述べられるかまたは示された場合にはデアサート）する場合に、信号駆動回路は、信号を信号受信回路に「出力する」と言われる。信号線は、信号が信号線においてアサートされる場合に、「活性化」されると言われ、信号がデアサートされる場合に、「非活性化」されると言われる。さらに、信号名に付された接頭符号「／」は、信号がアクティブロー信号であることを示す（すなわち、アサート状態は論理ロー状態である）。信号名の上方の線（例えば、
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）もまた、アクティブロー信号を示すために用いられる。用語「結合される（された）」は、直接接続と同様に、１つまたは複数の介在する回路または構造を通した接続を表すために用いられる。集積回路装置の「プログラミング」には、限定ではなく例として、ホスト命令に応じて装置内のレジスタまたは他の記憶回路に制御値をロードし、かくして、装置の動作態様を制御することと、ワンタイムプログラミング動作（例えば、装置の製造中に設定回路内でヒューズを飛ばすこと）を通して装置構成を確立するかまたは装置の動作態様を制御することと、および／または装置の１つもしくは複数の選択されたピンもしくは他のコンタクト構造を基準電圧線に接続（ストラッピングとも呼ばれる）して、装置の特定の装置構成もしくは動作態様を確立することと、を含んでもよい。用語「例示的な」は、優位または要件ではなく、例を表すために用いられる。
本発明の特定の実施形態に関連して本発明を説明したが、本発明のより広範な趣旨および範囲から逸脱せずに、様々な修正および変更を本発明に対してなし得ることが明らかであろう。例えば、いずれかの実施形態の特徴または態様は、少なくとも実施可能な場合には、任意の他の実施形態と組み合わせてか、またはそれらの対応物の特徴または態様の代わりに適用してもよい。したがって、本明細書および図面は、限定するものとしてではなく、むしろ例示するものとして考えるべきである。
図面の簡単な説明
先行技術のメモリモジュールおよびそこにおけるメモリアクセス動作のタイミングをそこに示す。 一実施形態による、メモリコントローラおよび低減された粒度のメモリモジュールを有するメモリシステムを示す。 図２Ａのメモリシステム内で実行可能なメモリトランザクションのパイプライン化されたシーケンスを示す。 列アクセスコマンドの受信とデータ出力との間で所望の遅延を確立するようにプログラム可能なメモリ装置を有するメモリモジュールの実施形態を示す。 図３Ａのメモリモジュールにおいて実行可能なメモリトランザクションのパイプライン化されたシーケンスを示す。 選択された出力待ち時間を確立するために個別メモリ装置内に設けることができる待ち時間制御回路の実施形態を示す。 図３Ａのメモリモジュールを用いて、図２Ａおよび３Ａのメモリモジュールにおけるメモリサブランク内で同時に保持可能な並列読み出しおよび書き込みメモリアクセスを示す。 メモリサブランクへの独立したアクセスをサポートし、かつ共有チップ選択線を用いるメモリモジュールの実施形態を示す。 制御コマンド／アドレスサンプリング待ち時間を制御するために、図５Ａの個別メモリ装置内に含むことができるサンプリング待ち時間制御回路の実施形態を示す。 メモリ装置内でコマンド／アドレスサンプリング待ち時間を制御するための回路の代替実施形態を示す。 図５Ｃにおけるような二重チップ選択メモリ装置と、独立してアクセス可能なメモリサブランクを確立するための、メモリ装置への共有チップ選択線の例示的な接続部と、を有するメモリモジュールを示す。 図５Ａおよび５Ｄのメモリモジュールにおいて実行可能なメモリトランザクションのパイプライン化されたシーケンスを示す。 共有チップ選択線を用いて、メモリサブランクへの独立したアクセスをサポートするメモリモジュールの代替実施形態を示す。 チップ選択アサーション極性を制御するために、図６Ａの個別メモリ装置内に含むことができるレベル制御回路の実施形態を示す。 メモリ装置においてチップ選択アサーション極性を制御するための回路の代替実施形態を示す。 デバイス識別子を用いて、メモリサブランクへの独立したアクセスを可能にするための代替アプローチを示す。 多数のメモリランクであって、各メモリランクが、別々にアクセス可能なメモリサブランクを含む多数のメモリランクを有するメモリモジュールを示す。 １つまたは複数のメモリモジュールにおけるメモリサブランクへの並列で独立したアクセスをサポートするメモリサブシステムを有するデータ処理システムの実施形態を示す。

Claims (57)

  1. プリント回路基板と、
    メモリモジュールをコネクタの相手コンタクトに電気的に結合可能にする、前記プリント回路基板のエッジに配置されたコンタクトと、
    前記プリント回路基板に配置され、かつ前記コンタクトから延びて、制御経路ならびに第１および第２のデータ経路を形成する信号線と、
    前記制御経路に共通に結合され、かつ前記第１および第２のデータ経路にそれぞれ結合された第１および第２のメモリ装置であって、前記制御経路を介してそれぞれの異なる第１および第２のメモリアクセスコマンドを受信し、かつ前記第１および第２のメモリアクセスコマンドに応じて、それぞれ、前記第１および第２のデータ経路において時間的に並列にデータを転送する並列データ転送を行う制御回路を有する第１および第２のメモリ装置と、
    を含むメモリモジュール。
  2. 前記第１のメモリアクセスコマンドが、前記第１のメモリ装置内でアクセスされる記憶位置を示す第１のアドレス値を含み、前記第２のメモリアクセスコマンドが、前記第２のメモリ装置内でアクセスされる記憶位置を示す第２のアドレス値を含む、請求項１に記載のメモリモジュール。
  3. 前記第１のメモリ装置と一緒に、メモリ装置の第１のセットを構成する１つまたは複数のメモリ装置であって、前記第１のセットの前記メモリ装置のそれぞれが、前記第１のデータ経路のそれぞれの信号線に結合され、かつ前記制御経路に共通に結合される１つまたは複数のメモリ装置と、
    前記第２のメモリ装置と一緒に、メモリ装置の第２のセットを構成する１つまたは複数のメモリ装置であって、前記第２のセットの前記メモリ装置のそれぞれが、前記第２のデータ経路のそれぞれの信号線に結合され、かつ前記制御経路に共通に結合される１つまたは複数のメモリ装置と、
    をさらに含む、請求項１に記載のメモリモジュール。
  4. 前記第１および第２のデータ経路において並列データ転送を行う、前記第１および第２のメモリ装置内の前記制御回路が、第１の期間中に前記第１のデータ経路において読み出しデータを送信する、前記第１のメモリ装置内の送信回路と、第２の期間中に前記第２のデータ経路において読み出しデータを送信する、前記第２のメモリ装置内の送信回路と、
    を含み、前記第１および第２の期間が、時間的に少なくともいくらか重複する、請求項１に記載のメモリモジュール。
  5. 前記第１および第２のデータ経路において並列データ転送を行う、前記第１および第２のメモリ装置内の前記制御回路が、第１の期間中に前記第１のデータ経路を介して書き込みデータを受信する、前記第１のメモリ装置内の受信回路と、第２の期間中に前記第２のデータ経路を介して書き込みデータを受信する、前記第２のメモリ装置内の受信回路と、
    を含み、前記第１および第２の期間が、時間的に少なくともいくらか重複する、請求項１に記載のメモリモジュール。
  6. 前記第１および第２のデータ経路において並列データ転送を行う、前記第１および第２のメモリ装置内の前記制御回路が、第１の期間中に前記第１のデータ経路において読み出しデータを送信する、前記第１のメモリ装置内の送信回路と、第２の期間中に前記第２のデータ経路を介して書き込みデータを受信する、前記第２のメモリ装置内の受信回路と、
    を含み、前記第１および第２の期間が、時間的に少なくともいくらか重複する、請求項１に記載のメモリモジュール。
  7. 前記第１および第２のメモリ装置にそれぞれ結合されて、前記第１および第２のメモリ装置を独立して選択できるようにする第１および第２のチップ選択線をさらに含む、請求項１に記載のメモリモジュール。
  8. 前記第１のメモリ装置が、前記第１のチップ選択線を介して受信される第１のチップ選択信号に応じて、前記第１のメモリアクセスコマンドをサンプリングするサンプリング回路を含み、前記第２のメモリ装置が、前記第２のチップ選択線を介して受信される第２のチップ選択信号に応じて、前記第２のメモリアクセスコマンドをサンプリングするサンプリング回路を含む、請求項７に記載のメモリモジュール。
  9. 前記第１および第２のメモリ装置に共通に結合されるチップ選択線をさらに含み、前記第１のメモリ装置が、前記チップ選択線におけるチップ選択信号のアサーションに関連して、第１の時間に、前記制御経路に存在する信号をサンプリングして前記第１のメモリアクセスコマンドを受信するサンプリング回路を含み、前記第２のメモリ装置が、前記チップ選択信号のアサーションに関連して、第２の時間に、前記制御経路に存在する信号をサンプリングして前記第２のメモリアクセスコマンドを受信するサンプリング回路を含む、請求項１に記載のメモリモジュール。
  10. 前記第１および第２のメモリ装置のそれぞれの内の前記サンプリング回路が、前記チップ選択信号のアサーションと前記制御経路における信号のサンプリングとの間で生じる、クロック信号のサイクル数を示すそれぞれのサンプル待ち時間値を記憶する記憶レジスタを含む、請求項９に記載のメモリモジュール。
  11. 前記第１および第２のメモリ装置のそれぞれが、外部ソースから前記それぞれのサンプル待ち時間値および関連するレジスタ書き込みコマンドを受信し、かつ前記レジスタ書き込みコマンドに応じて前記サンプル待ち時間値を前記記憶レジスタにロードする制御回路を含む、請求項１０に記載のメモリモジュール。
  12. 前記第１および第２のメモリ装置のそれぞれが、第１および第２のチップ選択入力部ならびに論理回路を含み、前記チップ選択信号が前記第１または第２のチップ選択入力部で受信されるかどうかに従って、前記第１の時間または前記第２の時間のどちらかにサンプルイネーブル信号をアサートし、前記チップ選択線が、前記第１のメモリ装置の前記第１のチップ選択入力部および前記第２のメモリ装置の前記第２のチップ選択入力部に結合される、請求項９に記載のメモリモジュール。
  13. 前記第１および第２のメモリ装置に共通に結合されたチップ選択線をさらに含み、前記第１のメモリ装置が、前記チップ選択線の論理ハイ状態に応じて前記制御経路に存在する信号をサンプリングし、前記第１のメモリアクセスコマンドを受信するサンプリング回路を含み、前記第２のメモリ装置が、前記チップ選択線の論理ロー状態に応じて前記制御経路に存在する信号をサンプリングし、前記第２のメモリアクセスコマンドを受信するサンプリング回路を含む、請求項１に記載のメモリモジュール。
  14. 前記第１および第２のメモリ装置のそれぞれの内における前記サンプリング回路が、チップ選択線の論理ハイまたは論理ロー状態に応じて前記制御経路における信号がサンプリングされることになるかどうかを示すそれぞれのレベル選択値を記憶する記憶レジスタを含む、請求項１３に記載のメモリモジュール。
  15. 前記第１および第２のメモリ装置のそれぞれが、外部ソースから前記それぞれのレベル選択値および関連するレジスタ書き込みコマンドを受信し、かつ前記レジスタ書き込みコマンドに応じて前記レベル選択値を前記記憶レジスタにロードする制御回路を含む、請求項１４に記載のメモリモジュール。
  16. 前記第１および第２のメモリ装置のそれぞれが、第１および第２のチップ選択入力部ならびに論理回路を含み、前記チップ選択線が前記第１または第２のチップ選択入力部に結合されるかどうかに従い、前記チップ選択線の前記論理ハイ状態または前記論理ロー状態のどちらかに応じてサンプルイネーブル信号をアサートし、前記チップ選択線が、前記第１のメモリ装置の前記第１のチップ選択入力部および前記第２のメモリ装置の前記第２のチップ選択入力部に結合される、請求項１３に記載のメモリモジュール。
  17. 前記第１のメモリ装置が、第１の識別子の値を含むメモリアクセスコマンドの実行を可能にする識別回路を有し、前記第２のメモリ装置が、第２の識別子の値を含むメモリアクセスコマンドの実行を可能にする識別回路を有し、前記第１および第２のメモリアクセスコマンドが、前記第１および第２の識別子の値をそれぞれ含む、請求項１に記載のメモリモジュール。
  18. 前記第１のメモリ装置の前記識別回路が、外部装置からのレジスタ書き込み命令に応じて前記第１の識別子の値を記憶する記憶レジスタを含む、請求項１７に記載のメモリモジュール。
  19. 前記制御経路に共通に結合され、かつ前記第１および第２のデータ経路にそれぞれ結合される第３および第４のメモリ装置をさらに含み、前記第３および第４のメモリ装置が、前記制御経路を介してそれぞれの第３および第４のメモリアクセスコマンドを受信する制御回路であって、前記第１および第２のメモリ装置が前記第１および第２のデータ経路においてデータ転送をできないようにされる期間中に、前記第３および第４のメモリアクセスコマンドに応じて前記第１および第２のデータ経路において並列データ転送を行う制御回路を有する、請求項１に記載のメモリモジュール。
  20. 前記基板が、別個の第１および第２の面を有し、前記第１および第２のメモリ装置が、前記第１の面に配置され、前記第３および第４のメモリ装置が、前記第２の面に配置される、請求項１９に記載のメモリモジュール。
  21. チップ選択線の第１および第２セットをさらに含み、各セットが、１つまたは複数の構成チップ選択線を含み、チップ選択線の前記第１のセットが、前記第１および第２のメモリ装置に結合され、チップ選択線の前記第２のセットが、前記第３および第４のメモリ装置に結合されて、前記第１および第２のメモリ装置が、前記第３および第４のメモリ装置から独立して選択可能にされる、請求項２０に記載のメモリモジュール。
  22. 複数のメモリ装置を有し、かつコネクタの相手コンタクトに自身を電気的に結合可能にするエッジコンタクトを有するメモリモジュールにおいて、
    前記エッジコンタクトから延びる共有制御経路を介して、前記複数のメモリ装置における第１のメモリ装置内で第１のメモリアクセスコマンドを、前記複数のメモリ装置における第２のメモリ装置内で第２のメモリアクセスコマンドを受信することと、
    第１の期間にわたり、前記第１のメモリアクセスコマンドに応じて、前記エッジコンタクトから前記第１のメモリ装置に延びる１つまたは複数の信号線を含む第１のデータ経路と前記第１のメモリ装置との間で第１のデータを伝達することと、
    第２の期間にわたり、前記第２のメモリアクセスコマンドに応じて、前記エッジコンタクトから前記第２のメモリ装置に延びる１つまたは複数の信号線を含む第２のデータ経路と前記第２のメモリ装置との間で第２のデータを伝達することであって、前記第１および第２の期間が、時間的に少なくともいくらか重複することと、
    を含む方法。
  23. 第１および第２のメモリアクセスコマンドを受信することが、第１および第２のメモリ読み出しコマンドを受信することを含み、前記第１のメモリ装置と前記第１のデータ経路との間で前記第１のデータを伝達することが、前記第１のメモリ読み出しコマンドに応じて、前記第１のメモリ装置から前記第１のデータ経路へ第１の読み出しデータを出力することを含み、前記第２のメモリ装置と前記第２のデータ経路との間で前記第２のデータを伝達することが、前記第２のメモリ読み出しコマンドに応じて、前記第２のメモリ装置から前記第２のデータ経路へ第２の読み出しデータを出力することを含む、請求項２２に記載の方法。
  24. 第１および第２のメモリアクセスコマンドを受信することが、第１および第２のメモリ書き込みコマンドを受信することを含み、前記第１のメモリ装置と前記第１のデータ経路との間で前記第１のデータを伝達することが、前記第１のメモリ書き込みコマンドに応じて、前記第１のデータ経路から前記第１のメモリ装置へ第１の書き込みデータを受信することを含み、前記第２のメモリ装置と前記第２のデータ経路との間で前記第２のデータを伝達することが、前記第２のメモリ書き込みコマンドに応じて、前記第２のデータ経路から前記第２のメモリ装置へ第２の書き込みデータを受信することを含む、請求項２２に記載の方法。
  25. 第１および第２のメモリアクセスコマンドを受信することが、前記第１のメモリ装置内でメモリ読み出しコマンドを、および前記第２のメモリ装置内でメモリ書き込みコマンドを受信すること含み、前記第１のメモリ装置と前記第１のデータ経路との間で前記第１のデータを伝達することが、前記メモリ読み出しコマンドに応じて、前記第１のメモリ装置から前記第１のデータ経路へ読み出しデータを出力することを含み、前記第２のメモリ装置と前記第２のデータ経路との間で前記第２のデータを伝達することが、前記メモリ書き込みコマンドに応じて、前記第２のデータ経路から前記第２のメモリ装置へ書き込みデータを受信することを含む、請求項２２に記載の方法。
  26. 前記第１のメモリ装置内で前記第１のメモリアクセスコマンドを、および前記第２のメモリ装置内で前記第２のメモリアクセスコマンドを受信することが、前記第１および第２のメモリ装置内のそれぞれの受信回路が前記制御経路に存在する信号をそれぞれの非重複期間にサンプリングできるようにすることを含む、請求項２２に記載の方法。
  27. 前記第１および第２のメモリ装置内のそれぞれの受信回路が前記制御経路に存在する信号をそれぞれの非重複期間にサンプリングできるようにすることが、第１の時間に、前記第１のメモリ装置の入力部で第１のチップ選択信号のアサーションを検出することと、第２の時間に、前記第２のメモリ装置の入力部で第２のチップ選択信号のアサーションを検出することと、を含む、請求項２６に記載の方法。
  28. 前記第１および第２のチップ選択信号が、独立したチップ選択線を介して、前記第１および第２のメモリ装置に伝達される、請求項２７に記載の方法。
  29. 前記第１および第２のチップ選択信号が、共通チップ選択線を介して、前記第１および第２のメモリ装置に伝達され、前記第１のチップ選択信号のアサーションを検出することが、前記チップ選択線の論理ハイ状態を検出することを含み、前記第２のチップ選択信号のアサーションを検出することが、前記チップ選択線の論理ロー状態を検出することを含む、請求項２７に記載の方法。
  30. 前記第１のチップ選択信号のアサーションを検出することが、前記第１のメモリ装置内の設定レジスタに記憶されたレベル選択値に従って、前記チップ選択線の論理ハイ状態または前記チップ選択線の論理ロー状態のどちらかを検出することを含む、請求項２９に記載の方法。
  31. 前記第１および第２のメモリ装置内のそれぞれの受信回路が前記制御経路に存在する信号をそれぞれの非重複期間にサンプリングできるようにすることが、第１のチップ選択信号のアサーションに対して、第１の時間に前記第１のメモリ装置内のサンプリング回路をイネーブルにすることと、前記第１のチップ選択信号のアサーションに対して、第２の時間に前記第２のメモリ装置内のサンプリング回路をイネーブルにすることと、を含む、請
    求項２６に記載の方法。
  32. 前記第２のメモリ装置内の前記サンプリング回路をイネーブルにすることが、前記第２のメモリ装置内の設定レジスタに記憶されたサンプル待ち時間値によって示されたクロックサイクル数だけ前記第１の時間に対して遅延された時間に、前記第２のメモリ装置内の前記サンプリング回路が前記制御経路に存在する信号をサンプリングできるようにすることを含む、請求項３１に記載の方法。
  33. 前記第１のメモリ装置内で前記第１のメモリアクセスコマンドを、および前記第２のメモリ装置内で前記第２のメモリアクセスコマンドを受信することが、前記第１および前記第２のメモリアクセスコマンドに関連するデバイス識別子の値が前記第１および前記第２のメモリ装置に関連するデバイス識別子の値と一致するかどうかを決定することを含む、請求項２２に記載の方法。
  34. 制御経路ならびに第１および第２のデータ経路を形成する信号線と、
    前記制御経路に結合され、前記制御経路において異なる第１および第２のメモリアクセスコマンドを送信し、かつ前記第１および第２のデータ経路に結合されたメモリコントローラと、
    前記制御経路に共通に結合され、かつ前記第１および第２のデータ経路にそれぞれ結合された少なくとも第１および第２のメモリ装置を含む複数のメモリ装置を有するメモリモジュールであって、前記第１および第２のメモリ装置が、前記制御経路を介して、前記第１および第２のメモリアクセスコマンドをそれぞれ受信し、かつ前記第１および第２のメモリアクセスコマンドに応じてそれぞれ前記第１および第２のデータ経路において時間的に並列にデータを転送する並列データ転送を行う制御回路を有するメモリモジュールと、
    を含むメモリシステム。
  35. メモリモジュールに配置された複数のメモリ装置を制御する方法であって、
    第１および第２のメモリアクセスコマンドを、共通制御経路を介して、前記複数のメモリ装置の第１および第２のメモリ装置にそれぞれ送信することと、
    第１の期間中に前記第１のメモリアクセスコマンドに応じ、第１のデータ経路を介して前記第１のメモリ装置から出力されたデータを受信することと、
    第２の期間中に前記第２のメモリアクセスコマンドに応じ、第２のデータ経路を介して前記第２のメモリ装置から出力されたデータを受信することであって、前記第２の期間が、時間において、少なくとも部分的に前記第１の期間に重複することと、
    を含む方法。
  36. 前記第１および第２のメモリ装置のそれぞれが、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）装置である、請求項１に記載のメモリモジュール。
  37. 前記プリント回路基板の前記エッジに配置された前記コンタクトが、前記プリント回路基板の前記エッジが前記コネクタに挿入された場合に、前記コネクタの相手コンタクトと接触するように構成される、請求項１に記載のメモリモジュール。
  38. 前記複数のメモリ装置が、前記プリント回路基板の第１の面に配置されている、請求項１に記載のメモリモジュール。
  39. 前記プリント回路基板の第２の面に配置され、かつ前記制御経路に共通に結合された追加的な複数のメモリ装置をさらに含む、請求項３８に記載のメモリモジュール。
  40. 前記第１および第２のメモリ装置のそれぞれが、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）装置である、請求項２２に記載の方法。
  41. 前記第１および第２のメモリ装置のそれぞれが、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）装置である、請求項３４に記載のメモリシステム。
  42. 前記第１および第２のメモリ装置のそれぞれが、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）装置である、請求項３５に記載の方法。
  43. 第１のメモリアレイと、
    第２のメモリアレイと、
    コマンドバスインタフェースと、
    前記第１のアレイに結合された第１の部分および前記第２のアレイに結合された第２の部分を備えた幅を有するデータバスインタフェースと、
    モードレジスタを含むコマンドバスインタフェース論理であって、
    第１のモードにおいて、メモリアクセスコマンドが、前記幅に対応する大きさのメモリワードを処理するために、前記第１のメモリアレイおよび前記第２のメモリアレイの両方に同時に向けられていると解釈され、
    第２のモードにおいて、前記メモリアクセスコマンドが、所与の瞬間に、前記第１のメモリアレイおよび前記第２のメモリアレイのまさに１つに向けられていると解釈されるコマンドバスインタフェース論理と、
    を含み、
    前記第１のモードにおいて、前記コマンドバスインタフェースを介してそれぞれの異なる第１および第２のメモリアクセスコマンドを受信し、かつ前記第１および第２のメモリアクセスコマンドに応じて、それぞれ、データバスインタフェースにおいて時間的に並列にデータを転送する並列データ転送を行う、メモリ機器。
  44. メモリモジュールとして具体化される、請求項４３に記載のメモリ機器。
  45. 前記第１のメモリアレイおよび前記第２のメモリアレイのそれぞれが、別個のメモリ装置である、請求項４３に記載のメモリ機器。
  46. 前記機器が、メモリコントローラを含むメモリシステムとして具体化される、請求項４３に記載のメモリ機器。
  47. 前記コマンドバスインタフェースが、前記メモリアクセスコマンドを解釈して、非重複時点に前記第１のメモリアレイおよび前記第２のメモリアレイのそれぞれにアクセスする、請求項４３に記載のメモリ機器。
  48. 前記レジスタが、前記第２のモード中に、前記第１のメモリアレイまたは前記第２のメモリアレイの一方に対して、前記第１のメモリアレイまたは前記第２のメモリアレイの他方の出力を交互に行う際に用いるためのプログラム可能待ち時間を受け入れる、請求項４７に記載のメモリ機器。
  49. 前記レジスタが、前記第２のモード中に共通チップ選択部に対して、プログラム可能コマンドバス待ち時間に依存して時間をずらす方法で、前記メモリアレイの１つのために前記コマンドバスのサンプリングを行わせることになる前記プログラム可能コマンドバス待ち時間を受け入れる、請求項４３に記載のメモリ機器。
  50. 前記レジスタが、前記第２のモード中に各メモリアレイに対して、プログラム可能コマンドバス待ち時間に依存して時間をずらす方法で、各メモリアレイのために前記コマンドバスのサンプリングを行わせることになる前記プログラム可能コマンドバス待ち時間を受け入れる、請求項４３に記載のメモリ機器。
  51. 前記機器が、前記第２のモードにある場合に、前記第２のメモリアレイにデータを書き込むコマンドを処理する一方で、前記第１のメモリアレイ用の読み出しデータを同時に送信するように構成される、請求項４３に記載のメモリ機器。
  52. 前記機器が２つのチップ選択部をさらに含み、
    前記第１のモードにおいて、１つのチップ選択部を用いて、前記第１のメモリアレイおよび前記第２のメモリアレイの両方を選択し、
    前記第２のモードにおいて、１つのチップ選択部が、それぞれ、前記第１のメモリアレイおよび第２のメモリアレイのそれぞれに対して専用である、請求項４３に記載のメモリ機器。
  53. 前記機器が、前記第１のメモリアレイおよび第２のメモリアレイによって共有されるチップ選択部を含み、
    前記第２のモードにおいて、前記第１のメモリアレイまたは前記第２のメモリアレイの一方が、前記チップ選択部の論理ハイ値を用いてアクセスされ、前記第１のメモリアレイまたは前記第２のメモリアレイの他方が、前記チップ選択部の論理ロー値を用いてアクセスされる、請求項４３に記載のメモリ機器。
  54. 前記レジスタが、前記第１のメモリアレイまたは前記第２のメモリアレイの少なくとも１つのためにチップ選択部アサーション極性をプログラムで定義する際に用いるためのプログラム可能論理レベル値を受け入れる、請求項５３に記載のメモリ機器。
  55. 各メモリアレイが専用装置ＩＤに関連し、
    前記コマンドバスインタフェース論理が、着信コマンドのＩＤ値が前記第１のメモリアレイまたは第２のメモリアレイの１つに関連するＩＤと一致するかどうかを決定するＩＤ弁別回路をさらに含む、請求項４３に記載のメモリ機器。
  56. 単一のチップに具体化される、請求項４３に記載のメモリ機器。
  57. 前記第１の部分の大きさが前記第２の部分と等しく、前記第１の部分および前記第２の部分のそれぞれが前記幅の半分に等しい、請求項４３に記載のメモリ機器。
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