JPH04307495A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH04307495A JPH04307495A JP3071746A JP7174691A JPH04307495A JP H04307495 A JPH04307495 A JP H04307495A JP 3071746 A JP3071746 A JP 3071746A JP 7174691 A JP7174691 A JP 7174691A JP H04307495 A JPH04307495 A JP H04307495A
- Authority
- JP
- Japan
- Prior art keywords
- memory array
- data
- signal
- memory
- block
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 239000004065 semiconductor Substances 0.000 title claims description 12
- 230000015654 memory Effects 0.000 claims abstract description 392
- 238000003491 array Methods 0.000 abstract description 10
- 239000000872 buffer Substances 0.000 description 42
- 230000000295 complement effect Effects 0.000 description 14
- 238000010586 diagram Methods 0.000 description 14
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 11
- 230000004044 response Effects 0.000 description 11
- 239000011159 matrix material Substances 0.000 description 3
- 230000003213 activating effect Effects 0.000 description 2
- 230000003321 amplification Effects 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0893—Caches characterised by their organisation or structure
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/005—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor comprising combined but independently operative RAM-ROM, RAM-PROM, RAM-EPROM cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
- Memory System (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に関し
、特に、同一チップ上にＤＲＡＭ（ダイナミックランダ
ムアクセスメモリ）と、ＳＲＡＭ（スタティックランダ
ムアクセスメモリ）とを有する半導体記憶装置に関する
。
、特に、同一チップ上にＤＲＡＭ（ダイナミックランダ
ムアクセスメモリ）と、ＳＲＡＭ（スタティックランダ
ムアクセスメモリ）とを有する半導体記憶装置に関する
。
【０００２】
【従来の技術】一般にコンピュータなどにおいて、ＣＰ
Ｕ（中央演算処理装置）と、メインメモリとの間には、
キャッシュメモリと呼ばれる高速度メモリが設けられる
。一般にメインメモリは大容量であるので、メインメモ
リを高速のメモリで構成することはコストの面からも困
難である。そこで、小容量の高速メモリを用いて、メイ
ンメモリの動作速度を見かけ上速くする方法がとられる
。この小容量の高速メモリがキャッシュメモリである。 ＣＰＵは、プログラム実行の際に、まずキャッシュメモ
リにアクセスし、指定したアドレスのデータがキャッシ
ュメモリにある場合には、プログラムの実行を続け、指
定したアドレスのデータがキャッシュメモリにない場合
には、プログラムの実行を中断して、指定したアドレス
のデータがメインメモリからキャッシュメモリに転送さ
れるように、キャッシュメモリとメインメモリの記憶デ
ータを交換する。多くの場合、メインメモリにはＤＲＡ
Ｍなどの、メモリセル面積が小さく大容量化に有利な半
導体メモリが用いられ、一方、キャッシュメモリには、
ＳＲＡＭなどの、メモリセル面積の縮小よりも動作速度
を重視した半導体メモリが用いられる。
Ｕ（中央演算処理装置）と、メインメモリとの間には、
キャッシュメモリと呼ばれる高速度メモリが設けられる
。一般にメインメモリは大容量であるので、メインメモ
リを高速のメモリで構成することはコストの面からも困
難である。そこで、小容量の高速メモリを用いて、メイ
ンメモリの動作速度を見かけ上速くする方法がとられる
。この小容量の高速メモリがキャッシュメモリである。 ＣＰＵは、プログラム実行の際に、まずキャッシュメモ
リにアクセスし、指定したアドレスのデータがキャッシ
ュメモリにある場合には、プログラムの実行を続け、指
定したアドレスのデータがキャッシュメモリにない場合
には、プログラムの実行を中断して、指定したアドレス
のデータがメインメモリからキャッシュメモリに転送さ
れるように、キャッシュメモリとメインメモリの記憶デ
ータを交換する。多くの場合、メインメモリにはＤＲＡ
Ｍなどの、メモリセル面積が小さく大容量化に有利な半
導体メモリが用いられ、一方、キャッシュメモリには、
ＳＲＡＭなどの、メモリセル面積の縮小よりも動作速度
を重視した半導体メモリが用いられる。
【０００３】従来、キャッシュメモリとメインメモリと
は別々のチップ上に設けられていたため、メインメモリ
とキャッシュメモリとの間のデータ転送のためにバスを
設けなければならず、このため、メインメモリおよびキ
ャッシュメモリを含む記憶装置の構成は複雑であった。 そこで、ＤＲＡＭとＳＲＡＭとを同一チップ上に設ける
ことによって、従来よりも単純な構成の大容量高速メモ
リを実現することが提案されている。このような大容量
高速メモリは特開昭６２−３８５９０等に示されている
。以下、ＤＲＡＭとＳＲＡＭとが同一チップ上に設けら
れた構成の大容量高速メモリをキャッシュＤＲＡＭと呼
ぶ。
は別々のチップ上に設けられていたため、メインメモリ
とキャッシュメモリとの間のデータ転送のためにバスを
設けなければならず、このため、メインメモリおよびキ
ャッシュメモリを含む記憶装置の構成は複雑であった。 そこで、ＤＲＡＭとＳＲＡＭとを同一チップ上に設ける
ことによって、従来よりも単純な構成の大容量高速メモ
リを実現することが提案されている。このような大容量
高速メモリは特開昭６２−３８５９０等に示されている
。以下、ＤＲＡＭとＳＲＡＭとが同一チップ上に設けら
れた構成の大容量高速メモリをキャッシュＤＲＡＭと呼
ぶ。
【０００４】以降の説明において、不活性の信号を、そ
れを表わす記号の前に／を付して表わす。
れを表わす記号の前に／を付して表わす。
【０００５】図５は、従来のキャッシュＤＲＡＭの全体
構成を示す概略ブロック図である。図５を参照して、こ
のキャッシュＤＲＡＭは、５１２列×５１２行のマトリ
クス状に配列されたメモリセル（図示せず）を有するＤ
ＲＡＭメモリアレイ１００と、５１２列×１６行のマト
リクス状に配列されたメモリセル（図示せず）を有する
ＳＲＡＭメモリアレイ２００とを含む。ローデコーダ１
１０は、ＤＲＡＭメモリアレイ１００内の５１２行のメ
モリセル行のうちから１行を選択する。コラムデコーダ
１２０は、ＤＲＡＭメモリアレイ１００内の５１２列の
メモリセル列のうちから１列を選択する。センスアンプ
・Ｉ／Ｏゲート１３０は、ＤＲＡＭメモリアレイの記憶
データ信号を増幅するセンスアンプと、ＤＲＡＭメモリ
アレイ１００と外部とのデータ授受を担うＩ／Ｏゲート
とを含む。センスアンプは、ＤＲＡＭメモリアレイ１０
０内の各ビット線対に対応して１個ずつ設けられる。Ｉ
／Ｏゲートは、各センスアンプと外部とのデータ授受を
制御する。
構成を示す概略ブロック図である。図５を参照して、こ
のキャッシュＤＲＡＭは、５１２列×５１２行のマトリ
クス状に配列されたメモリセル（図示せず）を有するＤ
ＲＡＭメモリアレイ１００と、５１２列×１６行のマト
リクス状に配列されたメモリセル（図示せず）を有する
ＳＲＡＭメモリアレイ２００とを含む。ローデコーダ１
１０は、ＤＲＡＭメモリアレイ１００内の５１２行のメ
モリセル行のうちから１行を選択する。コラムデコーダ
１２０は、ＤＲＡＭメモリアレイ１００内の５１２列の
メモリセル列のうちから１列を選択する。センスアンプ
・Ｉ／Ｏゲート１３０は、ＤＲＡＭメモリアレイの記憶
データ信号を増幅するセンスアンプと、ＤＲＡＭメモリ
アレイ１００と外部とのデータ授受を担うＩ／Ｏゲート
とを含む。センスアンプは、ＤＲＡＭメモリアレイ１０
０内の各ビット線対に対応して１個ずつ設けられる。Ｉ
／Ｏゲートは、各センスアンプと外部とのデータ授受を
制御する。
【０００６】ローデコーダ２１０は、ＳＲＡＭメモリア
レイ内の１６行のメモリセル行のうちから１行を選択す
る。コラムデコーダ２２０は、ＳＲＡＭメモリアレイ内
の５１２列のメモリセル列のうちから１列を選択する。 Ｉ／Ｏゲート２３０は、ＳＲＡＭメモリアレイ２００と
外部とのデータ授受を担う。データトランスファーゲー
ト３００は、ＤＲＡＭメモリアレイ１００およびＳＲＡ
Ｍメモリアレイ２００間のデータ授受を担う。データト
ランスファーコントロール回路３１０は、外部からの制
御信号／ＴＲに応答して、データトランスファーゲート
３００を制御する。コラムアドレスバッファ３２０は、
外部からの９ビットのアドレス信号Ａ０−Ａ８に応答し
て、コラムデコーダ１２０が選択するメモリセル列を指
定する。ローアドレスバッファ３３０は、前記外部から
の９ビットのアドレス信号Ａ０−Ａ８に応答して、コラ
ムデコーダ１２０および２２０が選択するメモリセル列
を指定する。ローアドレスバッファ３４０は、前記外部
アドレス信号Ａ０−Ａ８とは別の４ビットの外部アドレ
ス信号Ａ９−Ａ１２に応答して、ローデコーダ２１０が
選択するメモリセル列を指定する。なお、ＤＲＡＭメモ
リアレイ１００からのデータ読出し時およびＳＲＡＭメ
モリアレイ２００からのデータ読出し時には、センスア
ンプ・Ｉ／Ｏゲート１３０内のいずれのセンスアンプも
活性化される。 ＤＲＡＭメモリアレイ１００内のビ
ット線対と、ＳＲＡＭメモリアレイ２００内のビット線
対とはデータトランスファーゲート３００を介して１対
１に対応させられる。
レイ内の１６行のメモリセル行のうちから１行を選択す
る。コラムデコーダ２２０は、ＳＲＡＭメモリアレイ内
の５１２列のメモリセル列のうちから１列を選択する。 Ｉ／Ｏゲート２３０は、ＳＲＡＭメモリアレイ２００と
外部とのデータ授受を担う。データトランスファーゲー
ト３００は、ＤＲＡＭメモリアレイ１００およびＳＲＡ
Ｍメモリアレイ２００間のデータ授受を担う。データト
ランスファーコントロール回路３１０は、外部からの制
御信号／ＴＲに応答して、データトランスファーゲート
３００を制御する。コラムアドレスバッファ３２０は、
外部からの９ビットのアドレス信号Ａ０−Ａ８に応答し
て、コラムデコーダ１２０が選択するメモリセル列を指
定する。ローアドレスバッファ３３０は、前記外部から
の９ビットのアドレス信号Ａ０−Ａ８に応答して、コラ
ムデコーダ１２０および２２０が選択するメモリセル列
を指定する。ローアドレスバッファ３４０は、前記外部
アドレス信号Ａ０−Ａ８とは別の４ビットの外部アドレ
ス信号Ａ９−Ａ１２に応答して、ローデコーダ２１０が
選択するメモリセル列を指定する。なお、ＤＲＡＭメモ
リアレイ１００からのデータ読出し時およびＳＲＡＭメ
モリアレイ２００からのデータ読出し時には、センスア
ンプ・Ｉ／Ｏゲート１３０内のいずれのセンスアンプも
活性化される。 ＤＲＡＭメモリアレイ１００内のビ
ット線対と、ＳＲＡＭメモリアレイ２００内のビット線
対とはデータトランスファーゲート３００を介して１対
１に対応させられる。
【０００７】ＳＲＡＭメモリアレイ２００が前述のキャ
ッシュメモリとして用いられ、ＤＲＡＭメモリアレイ１
００が前述のメインメモリとして用いられる。ＤＲＡＭ
メモリアレイ１００およびＳＲＡＭメモリアレイ２００
のいずれにおいても、同一行に配列されるメモリセルは
同一のワード線（図示せず）に接続され、同一の列に配
列されるメモリセルは同一のビット線対（図示せず）に
接続される。
ッシュメモリとして用いられ、ＤＲＡＭメモリアレイ１
００が前述のメインメモリとして用いられる。ＤＲＡＭ
メモリアレイ１００およびＳＲＡＭメモリアレイ２００
のいずれにおいても、同一行に配列されるメモリセルは
同一のワード線（図示せず）に接続され、同一の列に配
列されるメモリセルは同一のビット線対（図示せず）に
接続される。
【０００８】ＤＲＡＭメモリアレイ１００からのデータ
読出し時には、ローデコーダ１１０がＤＲＡＭメモリア
レイ１００内の５１２本のワード線のうち、ローアドレ
スバッファ３３０によって指定されたメモリセル行に対
応する１本のみを選択的に活性化する。これによって、
ＤＲＡＭメモリアレイ１００内のメモリセルのうち、ロ
ーアドレスバッファ３３０によって指定された１つのメ
モリセル行を構成する５１２個のメモリセルの記憶デー
タがそれぞれ対応するビット線対に現われる。一方、コ
ラムデコーダ１２０は、センスアンプ・Ｉ／Ｏゲート１
３０において、ＤＲＡＭメモリアレイ１００内の５１２
対のビット線対のうち、コラムアドレスバッファ３２０
によって指定されたメモリセル列に接続される１対に対
応するセンスアンプのみを選択的にＩ／Ｏゲートに電気
的に接続する。したがって、前記５１２個のメモリセル
の記憶データのうち、コラムアドレスバッファ３２０に
よって指定された列に含まれるメモリセルの記憶データ
のみがセンスアンプ・Ｉ／Ｏゲート１３０によって、増
幅された後外部に出力される。
読出し時には、ローデコーダ１１０がＤＲＡＭメモリア
レイ１００内の５１２本のワード線のうち、ローアドレ
スバッファ３３０によって指定されたメモリセル行に対
応する１本のみを選択的に活性化する。これによって、
ＤＲＡＭメモリアレイ１００内のメモリセルのうち、ロ
ーアドレスバッファ３３０によって指定された１つのメ
モリセル行を構成する５１２個のメモリセルの記憶デー
タがそれぞれ対応するビット線対に現われる。一方、コ
ラムデコーダ１２０は、センスアンプ・Ｉ／Ｏゲート１
３０において、ＤＲＡＭメモリアレイ１００内の５１２
対のビット線対のうち、コラムアドレスバッファ３２０
によって指定されたメモリセル列に接続される１対に対
応するセンスアンプのみを選択的にＩ／Ｏゲートに電気
的に接続する。したがって、前記５１２個のメモリセル
の記憶データのうち、コラムアドレスバッファ３２０に
よって指定された列に含まれるメモリセルの記憶データ
のみがセンスアンプ・Ｉ／Ｏゲート１３０によって、増
幅された後外部に出力される。
【０００９】ＤＲＡＭメモリアレイ１００へのデータ書
込み時には、センスアンプ・Ｉ／Ｏゲート１３０内のＩ
／Ｏゲートに外部からデータが与えられる。一方、ロー
デコーダ１１０およびコラムデコーダ１２０はＤＲＡＭ
メモリアレイ１００からのデータ読出し時と同様に動作
する。したがって、センスアンプ・Ｉ／Ｏゲート１３０
内のＩ／Ｏゲートに与えられた外部データはコラムアド
レスバッファ３２０によって指定された１対のビット線
対にのみ、対応するセンスアンプを介して与えられる。 一方、ローデコーダ１１０はＤＲＡＭメモリアレイ１０
０内のワード線のうち、ローアドレスバッファ３３０に
よって指定されたメモリセル行に対応する１本のみを活
性化するので、センスアンプ・Ｉ／Ｏゲート１３０を介
して１対のビット線対に与えられたデータは、このビッ
ト線対に接続される５１２個のメモリセルのうちローア
ドレスバッファ３３０によって指定されたメモリセル行
に含まれるものにのみ書込まれる。
込み時には、センスアンプ・Ｉ／Ｏゲート１３０内のＩ
／Ｏゲートに外部からデータが与えられる。一方、ロー
デコーダ１１０およびコラムデコーダ１２０はＤＲＡＭ
メモリアレイ１００からのデータ読出し時と同様に動作
する。したがって、センスアンプ・Ｉ／Ｏゲート１３０
内のＩ／Ｏゲートに与えられた外部データはコラムアド
レスバッファ３２０によって指定された１対のビット線
対にのみ、対応するセンスアンプを介して与えられる。 一方、ローデコーダ１１０はＤＲＡＭメモリアレイ１０
０内のワード線のうち、ローアドレスバッファ３３０に
よって指定されたメモリセル行に対応する１本のみを活
性化するので、センスアンプ・Ｉ／Ｏゲート１３０を介
して１対のビット線対に与えられたデータは、このビッ
ト線対に接続される５１２個のメモリセルのうちローア
ドレスバッファ３３０によって指定されたメモリセル行
に含まれるものにのみ書込まれる。
【００１０】ＳＲＡＭメモリアレイ２００からのデータ
読出し時には、ローデコーダ２１０ならびにコラムデコ
ーダ１２０および２２０が動作する。すなわち、ローデ
コーダ２１０は、ＳＲＡＭメモリアレイ２００内の１６
本のワード線のうち、ローアドレスバッファ３４０によ
って指定されたメモリセル行に対応する１本のみを選択
的に活性化する。これによって、ＳＲＡＭメモリアレイ
２００内のメモリセルのうち、ローアドレスバッファ３
４０によって指定されたメモリセル行に含まれる５１２
個のメモリセルの記憶データがそれぞれ対応するビット
線対に現われる。コラムデコーダ２２０は、ＳＲＡＭメ
モリアレイ２００内の５１２対のビット線対のうち、コ
ラムアドレスバッファ３２０によって指定されたメモリ
セル列に対応する１対のみをＩ／Ｏゲート２３０に電気
的に接続する。コラムデコーダ１２０は、ＤＲＡＭメモ
リアレイ１００に対するデータ書込み時およびデータ読
出し時と同様に動作する。ここで、コラムデコーダ１２
０および２２０にはコラムアドレスバッファ３２０の出
力が共通に与えられるので、コラムデコーダ１２０およ
び２２０は、それぞれＤＲＡＭメモリアレイ１００およ
びＳＲＡＭメモリアレイ２００から互いに対応するビッ
ト線対を選択する。同時に、データトランスファーゲー
ト３００はデータトランスファーコントロール回路３１
０によって制御されて、ＤＲＡＭメモリアレイ１００内
の各ビット線対をＳＲＡＭメモリアレイ２００内の対応
するビット線対に電気的に接続する。これによって、Ｓ
ＲＡＭメモリアレイ２００内の各ビット線対に現われた
データは、データトランスファーゲート３００を介して
ＤＲＡＭメモリ１００内の対応するビット線対に伝達さ
れる。そして、ＤＲＡＭメモリアレイ１００内の各ビッ
ト線対に伝達されたデータは、センスアンプ・Ｉ／Ｏゲ
ート１３０内の対応するセンスアンプによって増幅され
る。増幅された各データは、再度データトランスファー
ゲート３００を介して、ＳＲＡＭメモリアレイ２００内
の対応するビット線対に伝達される。ＳＲＡＭメモリア
レイ２００内のビット線対のうち、コラムデコーダ２２
０によって選択された一対のビット線対だけがＩ／Ｏゲ
ート２３０に電気的に接続されている。したがって、Ｓ
ＲＡＭメモリアレイ２００において、コラムアドレスバ
ッファ３２０によって指定されたメモリセル列とローア
ドレスバッファ３４０によって指定されたメモリセル行
との交点のメモリセルの記憶データのみがＩ／Ｏゲート
２３０を介して外部に出力される。
読出し時には、ローデコーダ２１０ならびにコラムデコ
ーダ１２０および２２０が動作する。すなわち、ローデ
コーダ２１０は、ＳＲＡＭメモリアレイ２００内の１６
本のワード線のうち、ローアドレスバッファ３４０によ
って指定されたメモリセル行に対応する１本のみを選択
的に活性化する。これによって、ＳＲＡＭメモリアレイ
２００内のメモリセルのうち、ローアドレスバッファ３
４０によって指定されたメモリセル行に含まれる５１２
個のメモリセルの記憶データがそれぞれ対応するビット
線対に現われる。コラムデコーダ２２０は、ＳＲＡＭメ
モリアレイ２００内の５１２対のビット線対のうち、コ
ラムアドレスバッファ３２０によって指定されたメモリ
セル列に対応する１対のみをＩ／Ｏゲート２３０に電気
的に接続する。コラムデコーダ１２０は、ＤＲＡＭメモ
リアレイ１００に対するデータ書込み時およびデータ読
出し時と同様に動作する。ここで、コラムデコーダ１２
０および２２０にはコラムアドレスバッファ３２０の出
力が共通に与えられるので、コラムデコーダ１２０およ
び２２０は、それぞれＤＲＡＭメモリアレイ１００およ
びＳＲＡＭメモリアレイ２００から互いに対応するビッ
ト線対を選択する。同時に、データトランスファーゲー
ト３００はデータトランスファーコントロール回路３１
０によって制御されて、ＤＲＡＭメモリアレイ１００内
の各ビット線対をＳＲＡＭメモリアレイ２００内の対応
するビット線対に電気的に接続する。これによって、Ｓ
ＲＡＭメモリアレイ２００内の各ビット線対に現われた
データは、データトランスファーゲート３００を介して
ＤＲＡＭメモリ１００内の対応するビット線対に伝達さ
れる。そして、ＤＲＡＭメモリアレイ１００内の各ビッ
ト線対に伝達されたデータは、センスアンプ・Ｉ／Ｏゲ
ート１３０内の対応するセンスアンプによって増幅され
る。増幅された各データは、再度データトランスファー
ゲート３００を介して、ＳＲＡＭメモリアレイ２００内
の対応するビット線対に伝達される。ＳＲＡＭメモリア
レイ２００内のビット線対のうち、コラムデコーダ２２
０によって選択された一対のビット線対だけがＩ／Ｏゲ
ート２３０に電気的に接続されている。したがって、Ｓ
ＲＡＭメモリアレイ２００において、コラムアドレスバ
ッファ３２０によって指定されたメモリセル列とローア
ドレスバッファ３４０によって指定されたメモリセル行
との交点のメモリセルの記憶データのみがＩ／Ｏゲート
２３０を介して外部に出力される。
【００１１】ＳＲＡＭメモリアレイ２００へのデータ書
込み時には、Ｉ／Ｏゲート２３０に外部からデータが与
えられるとともに、ローデコーダ２１０，コラムデコー
ダ２２０および１２０，ならびにデータトランスファー
ゲート３００がＳＲＡＭメモリアレイ２００からのデー
タ読出し時と同様に動作する。したがって、Ｉ／Ｏゲー
ト２３０に与えられた外部データはコラムアドレスバッ
ファ３２０によって指定されたメモリセル列に対応する
ビット線対を介してセンスアンプ・Ｉ／Ｏゲート１３０
において増幅された後、ＳＲＡＭメモリアレイ２００に
おいて、コラムアドレスバッファ３２０によって指定さ
れたメモリセル列とローアドレスバッファ３４０によっ
て指定されたメモリセル行との交点のメモリセルに書込
まれる。
込み時には、Ｉ／Ｏゲート２３０に外部からデータが与
えられるとともに、ローデコーダ２１０，コラムデコー
ダ２２０および１２０，ならびにデータトランスファー
ゲート３００がＳＲＡＭメモリアレイ２００からのデー
タ読出し時と同様に動作する。したがって、Ｉ／Ｏゲー
ト２３０に与えられた外部データはコラムアドレスバッ
ファ３２０によって指定されたメモリセル列に対応する
ビット線対を介してセンスアンプ・Ｉ／Ｏゲート１３０
において増幅された後、ＳＲＡＭメモリアレイ２００に
おいて、コラムアドレスバッファ３２０によって指定さ
れたメモリセル列とローアドレスバッファ３４０によっ
て指定されたメモリセル行との交点のメモリセルに書込
まれる。
【００１２】ＤＲＡＭメモリアレイ１００からＳＲＡＭ
メモリアレイ２００へのデータ転送時には、まず、デー
タトランスファーコントロール回路３１０が、ＤＲＡＭ
メモリアレイ１００内のビット線対とＳＲＡＭメモリア
レイ２００内のビット線対とが電気的に切離されるよう
にデータトランスファーゲート３００を制御する。次に
、ＤＲＡＭメモリアレイ１００内のビット線対とＳＲＡ
Ｍメモリアレイ２００内のビット線対とが電気的に切離
された状態において、ローデコーダ１１０が動作し、セ
ンスアンプ・Ｉ／Ｏゲート１３０のセンスアンプが活性
化される。これによって、ＤＲＡＭメモリアレイ１００
において、ローアドレスバッファ３３０によって指定さ
れたメモリセル行の５１２個のメモリセルの記憶データ
がそれぞれ対応するビット線上に読出される。次に、ロ
ーデコーダ２１０が動作する。これによってＳＲＡＭメ
モリアレイ２００において、ローアドレスバッファ３４
０によって指定されたメモリセル行に対応するワード線
のみが活性化される。続いて、データトランスファーコ
ントロール回路３１０が、ＤＲＡＭメモリアレイ１００
内のビット線対とＳＲＡＭメモリアレイ２００内のビッ
ト線対とが電気的に接続されるように、データトランス
ファーゲート３００を制御する。この結果、ＤＲＡＭメ
モリアレイ１００内のそれぞれのビット線対に読出され
たデータはデータトランスファーゲート３００を介して
ＳＲＡＭメモリアレイ２００内の、活性化された１本の
ワード線に接続されるメモリセルに書込まれる。すなわ
ち、ＤＲＡＭメモリアレイ１００における１行分のメモ
リセルの記憶データが、ＳＲＡＭメモリアレイ２００内
の１行分のメモリセルに一括して転送される。
メモリアレイ２００へのデータ転送時には、まず、デー
タトランスファーコントロール回路３１０が、ＤＲＡＭ
メモリアレイ１００内のビット線対とＳＲＡＭメモリア
レイ２００内のビット線対とが電気的に切離されるよう
にデータトランスファーゲート３００を制御する。次に
、ＤＲＡＭメモリアレイ１００内のビット線対とＳＲＡ
Ｍメモリアレイ２００内のビット線対とが電気的に切離
された状態において、ローデコーダ１１０が動作し、セ
ンスアンプ・Ｉ／Ｏゲート１３０のセンスアンプが活性
化される。これによって、ＤＲＡＭメモリアレイ１００
において、ローアドレスバッファ３３０によって指定さ
れたメモリセル行の５１２個のメモリセルの記憶データ
がそれぞれ対応するビット線上に読出される。次に、ロ
ーデコーダ２１０が動作する。これによってＳＲＡＭメ
モリアレイ２００において、ローアドレスバッファ３４
０によって指定されたメモリセル行に対応するワード線
のみが活性化される。続いて、データトランスファーコ
ントロール回路３１０が、ＤＲＡＭメモリアレイ１００
内のビット線対とＳＲＡＭメモリアレイ２００内のビッ
ト線対とが電気的に接続されるように、データトランス
ファーゲート３００を制御する。この結果、ＤＲＡＭメ
モリアレイ１００内のそれぞれのビット線対に読出され
たデータはデータトランスファーゲート３００を介して
ＳＲＡＭメモリアレイ２００内の、活性化された１本の
ワード線に接続されるメモリセルに書込まれる。すなわ
ち、ＤＲＡＭメモリアレイ１００における１行分のメモ
リセルの記憶データが、ＳＲＡＭメモリアレイ２００内
の１行分のメモリセルに一括して転送される。
【００１３】ＳＲＡＭメモリアレイ２００からＤＲＡＭ
メモリアレイ１００へのデータ転送時には、まず、ＳＲ
ＡＭメモリアレイ２００からデータが読出される。すな
わち、データトランスファーコントロール回路３１０が
データトランスファーゲート３００をＤＲＡＭメモリア
レイ１００内のビット線対とＳＲＡＭメモリアレイ２０
０内のビット線対とが電気的に切離されるように制御し
ている期間に、ローデコーダ２１０が動作する。これに
よって、ＳＲＡＭメモリアレイ２００において、ローア
ドレスバッファ３４０によって指定されたメモリセル行
に対応するワード線のみが活性化されるので、前記指定
されたメモリセル行に含まれる５１２個のメモリセルの
記憶データがそれぞれ対応するビット線対に現われる。 次に、ローデコーダ１１０が動作し、センスアンプ・Ｉ
／Ｏゲート１３０内のセンスアンプが活性化される。こ
れによって、ＤＲＡＭメモリアレイ１００において、ロ
ーアドレスバッファ３３０によって指定されたメモリセ
ル行に対応するワード線が活性化されるとともに、各ビ
ット線対に現われたデータがセンスアンプ・Ｉ／Ｏゲー
ト１３０において増幅可能となる。次に、データトラン
スファーコントロール回路３１０が、ＤＲＡＭメモリア
レイ１００内のビット線対とＳＲＡＭメモリアレイ２０
０内のビット線対とが電気的に接続されるように、デー
タトランスファーゲート３００を制御する。これによっ
て、ＳＲＡＭメモリアレイ２００内のそれぞれのビット
線対に現われたデータがデータトランスファーゲート３
００を介して、ＤＲＡＭメモリアレイ１００内の活性化
された１本のワード線に接続されるメモリセルに書込ま
れる。つまり、ＳＲＡＭメモリアレイ２００内の１行分
のメモリセルの記憶データがＤＲＡＭメモリアレイ１０
０に一括して転送される。
メモリアレイ１００へのデータ転送時には、まず、ＳＲ
ＡＭメモリアレイ２００からデータが読出される。すな
わち、データトランスファーコントロール回路３１０が
データトランスファーゲート３００をＤＲＡＭメモリア
レイ１００内のビット線対とＳＲＡＭメモリアレイ２０
０内のビット線対とが電気的に切離されるように制御し
ている期間に、ローデコーダ２１０が動作する。これに
よって、ＳＲＡＭメモリアレイ２００において、ローア
ドレスバッファ３４０によって指定されたメモリセル行
に対応するワード線のみが活性化されるので、前記指定
されたメモリセル行に含まれる５１２個のメモリセルの
記憶データがそれぞれ対応するビット線対に現われる。 次に、ローデコーダ１１０が動作し、センスアンプ・Ｉ
／Ｏゲート１３０内のセンスアンプが活性化される。こ
れによって、ＤＲＡＭメモリアレイ１００において、ロ
ーアドレスバッファ３３０によって指定されたメモリセ
ル行に対応するワード線が活性化されるとともに、各ビ
ット線対に現われたデータがセンスアンプ・Ｉ／Ｏゲー
ト１３０において増幅可能となる。次に、データトラン
スファーコントロール回路３１０が、ＤＲＡＭメモリア
レイ１００内のビット線対とＳＲＡＭメモリアレイ２０
０内のビット線対とが電気的に接続されるように、デー
タトランスファーゲート３００を制御する。これによっ
て、ＳＲＡＭメモリアレイ２００内のそれぞれのビット
線対に現われたデータがデータトランスファーゲート３
００を介して、ＤＲＡＭメモリアレイ１００内の活性化
された１本のワード線に接続されるメモリセルに書込ま
れる。つまり、ＳＲＡＭメモリアレイ２００内の１行分
のメモリセルの記憶データがＤＲＡＭメモリアレイ１０
０に一括して転送される。
【００１４】図６は、このような従来のキャッシュＤＲ
ＡＭにおけるＳＲＡＭメモリアレイとＤＲＡＭメモリア
レイとの間の接続関係を示す回路図である。図６を参照
して、センスアンプ１３５の各々は、ＤＲＡＭメモリア
レイ１００内の各メモリセル列に対応して設けられる。 センスアンプ１３６の各々は、ＳＲＡＭメモリアレイ２
００内の各メモリセル列に対応して設けられる。これら
のセンスアンプ１３５および１３６は、図５におけるセ
ンスアンプ・Ｉ／Ｏゲート１３０に含まれる。各センス
アンプ１３５と対応するセンスアンプ１３６との間には
、２つのＮチャネルＭＯＳトランジスタ３０５および３
０６が設けられる。各センスアンプ１３６と、ＳＲＡＭ
２００内の対応するメモリセル列との間には、２つのＮ
チャネルＭＯＳトランジスタ３０７および３０８が設け
られる。これらのトランジスタ３０５ないし３０８は図
５におけるデータトランスファーゲート３００に含まれ
る。トランジスタ３０５および３０６ならびにトランジ
スタ３０７および３０８のゲート電位は、データトラン
スファーコントロール回路３１０から共通に与えられる
。すなわち、データトランスファーコントロール回路３
１０が外部制御信号／ＴＲに応答してハイレベルまたは
ローレベルの電位を出力することによって、ＤＲＡＭメ
モリアレイ１００およびＳＲＡＭメモリアレイ２００間
を電気的に接続したり切離したりする。センスアンプ１
３５および１３６には、いずれも、互いに相補的な電位
の２つの信号を入力とする差動増幅器が用いられる。
ＡＭにおけるＳＲＡＭメモリアレイとＤＲＡＭメモリア
レイとの間の接続関係を示す回路図である。図６を参照
して、センスアンプ１３５の各々は、ＤＲＡＭメモリア
レイ１００内の各メモリセル列に対応して設けられる。 センスアンプ１３６の各々は、ＳＲＡＭメモリアレイ２
００内の各メモリセル列に対応して設けられる。これら
のセンスアンプ１３５および１３６は、図５におけるセ
ンスアンプ・Ｉ／Ｏゲート１３０に含まれる。各センス
アンプ１３５と対応するセンスアンプ１３６との間には
、２つのＮチャネルＭＯＳトランジスタ３０５および３
０６が設けられる。各センスアンプ１３６と、ＳＲＡＭ
２００内の対応するメモリセル列との間には、２つのＮ
チャネルＭＯＳトランジスタ３０７および３０８が設け
られる。これらのトランジスタ３０５ないし３０８は図
５におけるデータトランスファーゲート３００に含まれ
る。トランジスタ３０５および３０６ならびにトランジ
スタ３０７および３０８のゲート電位は、データトラン
スファーコントロール回路３１０から共通に与えられる
。すなわち、データトランスファーコントロール回路３
１０が外部制御信号／ＴＲに応答してハイレベルまたは
ローレベルの電位を出力することによって、ＤＲＡＭメ
モリアレイ１００およびＳＲＡＭメモリアレイ２００間
を電気的に接続したり切離したりする。センスアンプ１
３５および１３６には、いずれも、互いに相補的な電位
の２つの信号を入力とする差動増幅器が用いられる。
【００１５】ＤＲＡＭメモリアレイ１００に対するデー
タ書込みおよびデータ読出しを行なうモードにおいて、
データトランスファーコントロール回路３１０の出力電
位はローレベルとなる。したがって、トランジスタ３０
５および３０６がすべてＯＦＦ状態となるので、各セン
スアンプ１３５は対応するＤＲＡＭメモリセル列に接続
されるビット線対に含まれる一方のビット線ＢＬａ１の
電位と他方のビット線ＢＬｂ１の電位とを差動増幅する
。これによって、各ビット線対ＢＬａ１，ＢＬｂ１に、
対応するＤＲＡＭメモリセル列に含まれるメモリセルの
うち、活性化されたワード線に接続されるメモリセルの
記憶データに応じた相補的な電位となる。
タ書込みおよびデータ読出しを行なうモードにおいて、
データトランスファーコントロール回路３１０の出力電
位はローレベルとなる。したがって、トランジスタ３０
５および３０６がすべてＯＦＦ状態となるので、各セン
スアンプ１３５は対応するＤＲＡＭメモリセル列に接続
されるビット線対に含まれる一方のビット線ＢＬａ１の
電位と他方のビット線ＢＬｂ１の電位とを差動増幅する
。これによって、各ビット線対ＢＬａ１，ＢＬｂ１に、
対応するＤＲＡＭメモリセル列に含まれるメモリセルの
うち、活性化されたワード線に接続されるメモリセルの
記憶データに応じた相補的な電位となる。
【００１６】ＳＲＡＭメモリアレイ２００からのデータ
読出しを行なうモードにおいて、データトランスファー
コントロール回路３１０の出力電位はハイレベルとなる
。したがって、この場合には、トランジスタ３０５およ
び３０６ならびにトランジスタ３０７および３０８はす
べてＯＮ状態となるので、各センスアンプ１３６は、対
応するＳＲＡＭメモリセル列に接続されるビット線対を
構成する一方のビット線ＢＬａ２の電位と、他方のビッ
ト線ＢＬｂ２の電位とを差動増幅して得られた相補的な
電位の２つの信号を、対応するトランジスタ３０５およ
び３０６を介して対応るすセンスアンプ１３５に与える
。各センスアンプ１３５は、対応するセンスアンプ１３
６の２つの出力信号を差動増幅する。この結果、ＳＲＡ
Ｍメモリアレイ２００内の各ビット線対ＢＬａ２，ＢＬ
ｂ２の電位が、対応するメモリセル列に含まれるメモリ
セルのうち活性化されたワード線に接続されるメモリセ
ルの記憶データに応じた相補的な電位となる。
読出しを行なうモードにおいて、データトランスファー
コントロール回路３１０の出力電位はハイレベルとなる
。したがって、この場合には、トランジスタ３０５およ
び３０６ならびにトランジスタ３０７および３０８はす
べてＯＮ状態となるので、各センスアンプ１３６は、対
応するＳＲＡＭメモリセル列に接続されるビット線対を
構成する一方のビット線ＢＬａ２の電位と、他方のビッ
ト線ＢＬｂ２の電位とを差動増幅して得られた相補的な
電位の２つの信号を、対応するトランジスタ３０５およ
び３０６を介して対応るすセンスアンプ１３５に与える
。各センスアンプ１３５は、対応するセンスアンプ１３
６の２つの出力信号を差動増幅する。この結果、ＳＲＡ
Ｍメモリアレイ２００内の各ビット線対ＢＬａ２，ＢＬ
ｂ２の電位が、対応するメモリセル列に含まれるメモリ
セルのうち活性化されたワード線に接続されるメモリセ
ルの記憶データに応じた相補的な電位となる。
【００１７】ＤＲＡＭメモリアレイ１００からＳＲＡＭ
メモリアレイ２００へのデータ転送を行なうモードにお
いて、データトランスファーコントロール回路３１０の
出力電位は、ＤＲＡＭメモリアレイ１００において活性
化されたワード線に接続されるメモリセルの各々の記憶
データに応じた相補的な電位が対応するビット線対ＢＬ
ａ１，ＢＬｂ１に現われた後に、ハイレベルとなる。デ
ータトランスファーコントロール回路３１０の出力電位
がハイレベルとなると、センスアンプ１３５が対応する
ビット線ＢＬａ１およびＢＬｂ１の電位を差動増幅して
得た相補的な電位の２つの信号を、対応するトランジス
タ３０５および３６を介して対応するセンスアンプ１３
６に与える。各センスアンプ１３６は、対応するセンス
アンプ１３５の２つの出力信号を差動増幅し、この結果
得られた相補的な電位の２つの信号のうちの一方を対応
するトランジスタ３０７を介して対応するビット線ＢＬ
ａ２に与え、他方を対応するトランジスタ３０８を介し
て対応するビット線ＢＬｂ２に与える。この結果、ＤＲ
ＡＭメモリアレイ１００において活性化されたワード線
に接続される各メモリセルの記憶データに応じた相補的
な電位がＳＲＡＭメモリアレイ内の対応するビット線対
に現われる。
メモリアレイ２００へのデータ転送を行なうモードにお
いて、データトランスファーコントロール回路３１０の
出力電位は、ＤＲＡＭメモリアレイ１００において活性
化されたワード線に接続されるメモリセルの各々の記憶
データに応じた相補的な電位が対応するビット線対ＢＬ
ａ１，ＢＬｂ１に現われた後に、ハイレベルとなる。デ
ータトランスファーコントロール回路３１０の出力電位
がハイレベルとなると、センスアンプ１３５が対応する
ビット線ＢＬａ１およびＢＬｂ１の電位を差動増幅して
得た相補的な電位の２つの信号を、対応するトランジス
タ３０５および３６を介して対応するセンスアンプ１３
６に与える。各センスアンプ１３６は、対応するセンス
アンプ１３５の２つの出力信号を差動増幅し、この結果
得られた相補的な電位の２つの信号のうちの一方を対応
するトランジスタ３０７を介して対応するビット線ＢＬ
ａ２に与え、他方を対応するトランジスタ３０８を介し
て対応するビット線ＢＬｂ２に与える。この結果、ＤＲ
ＡＭメモリアレイ１００において活性化されたワード線
に接続される各メモリセルの記憶データに応じた相補的
な電位がＳＲＡＭメモリアレイ内の対応するビット線対
に現われる。
【００１８】逆にＳＲＡＭメモリアレイ２００からＤＲ
ＡＭメモリアレイ１００へのデータ転送を行なうモード
において、データトランスファーコントロール回路３１
０の出力電位は、ＳＲＡＭメモリアレイ２００において
活性化されたワード線に接続される各メモリセルの記憶
データに応じた相補的な電位が対応するビット線対ＢＬ
ａ２，ＢＬｂ２に現われた後に、ハイレベルとなる。し
たがって、この場合には、データトランスファーコント
ロール回路３１０の出力電位がハイレベルとなると、各
センスアンプ１３６が対応するビット線対ＢＬａ２，Ｂ
Ｌｂ２の電位を差動増幅して得られた相補的な電位の２
つの信号を対応するトランジスタ３０５および３０６を
介して対応するセンスアンプ１３５に与える。各センス
アンプ１３５は、対応するセンスアンプ１３６の２つの
出力信号を差動増幅し、この結果得られた相補的な電位
の２つの信号のうちの一方を対応するビット線ＢＬａ１
に与え、他方を対応するビット線ＢＬｂ１に与える。こ
の結果、ＤＲＡＭメモリアレイ１００内の各ビット線対
ＢＬａ１，ＢＬｂ１に、ＳＲＡＭメモリアレイ２００に
おいて活性化されたワード線に接続される各メモリセル
の記憶データに応じた相補的な電位が現われる。
ＡＭメモリアレイ１００へのデータ転送を行なうモード
において、データトランスファーコントロール回路３１
０の出力電位は、ＳＲＡＭメモリアレイ２００において
活性化されたワード線に接続される各メモリセルの記憶
データに応じた相補的な電位が対応するビット線対ＢＬ
ａ２，ＢＬｂ２に現われた後に、ハイレベルとなる。し
たがって、この場合には、データトランスファーコント
ロール回路３１０の出力電位がハイレベルとなると、各
センスアンプ１３６が対応するビット線対ＢＬａ２，Ｂ
Ｌｂ２の電位を差動増幅して得られた相補的な電位の２
つの信号を対応するトランジスタ３０５および３０６を
介して対応するセンスアンプ１３５に与える。各センス
アンプ１３５は、対応するセンスアンプ１３６の２つの
出力信号を差動増幅し、この結果得られた相補的な電位
の２つの信号のうちの一方を対応するビット線ＢＬａ１
に与え、他方を対応するビット線ＢＬｂ１に与える。こ
の結果、ＤＲＡＭメモリアレイ１００内の各ビット線対
ＢＬａ１，ＢＬｂ１に、ＳＲＡＭメモリアレイ２００に
おいて活性化されたワード線に接続される各メモリセル
の記憶データに応じた相補的な電位が現われる。
【００１９】このように、キャッシュＤＲＡＭによれば
、メインメモリからのデータ転送のためのバスが不要と
なるとともに、メインメモリであるＤＲＡＭメモリアレ
イ１００と、キャッシュメモリであるＳＲＡＭメモリア
レイ２００との間で、１回に、従来よりも多くのビット
数のデータ（１行分のメモリセルのデータ）を転送する
ことが可能となる。
、メインメモリからのデータ転送のためのバスが不要と
なるとともに、メインメモリであるＤＲＡＭメモリアレ
イ１００と、キャッシュメモリであるＳＲＡＭメモリア
レイ２００との間で、１回に、従来よりも多くのビット
数のデータ（１行分のメモリセルのデータ）を転送する
ことが可能となる。
【００２０】
【発明が解決しようとする課題】以上のように、従来の
キャッシュＤＲＡＭにおいては、ＤＲＡＭメモリアレイ
におけるメモリセル列の数とＳＲＡＭメモリアレイにお
けるメモリセル列の数とが同一に設定され、かつ、ＤＲ
ＡＭメモリアレイとＳＲＡＭメモリアレイとの間でのデ
ータ転送が、これらのメモリアレイにおける各メモリセ
ル行を１ブロックとするブロック転送によって行なわれ
る。したがって、ＤＲＡＭメモリアレイおよびＳＲＡＭ
メモリアレイ間で一度に転送できるデータ量が、これら
のメモリアレイにおけるメモリセル列の数をｎ個とする
と、ｎビットに固定される。
キャッシュＤＲＡＭにおいては、ＤＲＡＭメモリアレイ
におけるメモリセル列の数とＳＲＡＭメモリアレイにお
けるメモリセル列の数とが同一に設定され、かつ、ＤＲ
ＡＭメモリアレイとＳＲＡＭメモリアレイとの間でのデ
ータ転送が、これらのメモリアレイにおける各メモリセ
ル行を１ブロックとするブロック転送によって行なわれ
る。したがって、ＤＲＡＭメモリアレイおよびＳＲＡＭ
メモリアレイ間で一度に転送できるデータ量が、これら
のメモリアレイにおけるメモリセル列の数をｎ個とする
と、ｎビットに固定される。
【００２１】さて、キャッシュメモリはＣＰＵの動作サ
イクルとメインメモリのアクセスタイムとの間のギャッ
プを見かけ上緩和するために設けられるものであるが、
ＣＰＵとメインメモリとの間に単一のキャッシュメモリ
が設けられるいわゆる２階層方式によれば、キャッシュ
メモリのアクセスタイムとメインメモリのアクセスメモ
リとの間のギャップが大きいので、ＣＰＵの動作サイク
ルとメインメモリのアクセスタイムとの間のギャップを
十分に埋めることができない。つまり、メインメモリの
アクセスタイムがキャッシュメモリのそれよりもかなり
遅いと、キャッシュメモリの記憶データを順次メインメ
モリに転送する場合、キャッシュメモリは、あるデータ
をメインメモリに与えてからメインメモリにおいてこの
データが書込まれるまで、次のデータをメインメモリに
与えることができず、メインメモリの記憶データがキャ
ッシュメモリに転送される場合、キャッシュメモリは、
メインメモリにおいて読出されたあるデータを書込んだ
後、メインメモリにおいて次のデータが読出されるまで
次のデータ書込みを実行することができない。この結果
、メインメモリからＣＰＵにデータを読出したり、ＣＰ
Ｕからメインメモリにデータを書込んだりするのに要す
る時間があまり短縮されない。そこで、最近では、キャ
ッシュメモリとメインメモリとの間に、これらの間のア
クセスタイムのギャップを埋めるためにもう１つのキャ
ッシュメモリを設ける、いわゆる３階層のメモリ構成が
採用される場合がある。３階層のメモリ構成において、
ＣＰＵは２つのキャッシュメモリのうちの一方に先にア
クセスし、この一方のキャッシュメモリに所望のデータ
がなかった場合にのみ他方のキャッシュメモリにアクセ
スする。以下、３階層方式のメモリ構成において、２つ
のキャッシュメモリのうちＣＰＵによって先にアクセス
されるものを一次キャッシュと呼び、もう一方を２次キ
ャッシュと呼ぶ。
イクルとメインメモリのアクセスタイムとの間のギャッ
プを見かけ上緩和するために設けられるものであるが、
ＣＰＵとメインメモリとの間に単一のキャッシュメモリ
が設けられるいわゆる２階層方式によれば、キャッシュ
メモリのアクセスタイムとメインメモリのアクセスメモ
リとの間のギャップが大きいので、ＣＰＵの動作サイク
ルとメインメモリのアクセスタイムとの間のギャップを
十分に埋めることができない。つまり、メインメモリの
アクセスタイムがキャッシュメモリのそれよりもかなり
遅いと、キャッシュメモリの記憶データを順次メインメ
モリに転送する場合、キャッシュメモリは、あるデータ
をメインメモリに与えてからメインメモリにおいてこの
データが書込まれるまで、次のデータをメインメモリに
与えることができず、メインメモリの記憶データがキャ
ッシュメモリに転送される場合、キャッシュメモリは、
メインメモリにおいて読出されたあるデータを書込んだ
後、メインメモリにおいて次のデータが読出されるまで
次のデータ書込みを実行することができない。この結果
、メインメモリからＣＰＵにデータを読出したり、ＣＰ
Ｕからメインメモリにデータを書込んだりするのに要す
る時間があまり短縮されない。そこで、最近では、キャ
ッシュメモリとメインメモリとの間に、これらの間のア
クセスタイムのギャップを埋めるためにもう１つのキャ
ッシュメモリを設ける、いわゆる３階層のメモリ構成が
採用される場合がある。３階層のメモリ構成において、
ＣＰＵは２つのキャッシュメモリのうちの一方に先にア
クセスし、この一方のキャッシュメモリに所望のデータ
がなかった場合にのみ他方のキャッシュメモリにアクセ
スする。以下、３階層方式のメモリ構成において、２つ
のキャッシュメモリのうちＣＰＵによって先にアクセス
されるものを一次キャッシュと呼び、もう一方を２次キ
ャッシュと呼ぶ。
【００２２】ここで、２次キャッシュとして従来のキャ
ッシュＤＲＡＭが用いられた場合を想定する。前述のよ
うに、従来のキャッシュＤＲＡＭにおけるＳＲＡＭメモ
リアレイおよびＤＲＡＭメモリアレイ間で一度に転送で
きるデータ量は一定である。このため、１次キャッシュ
のブロックサイズと２次キャッシュのブロックサイズと
が異なる場合にある問題が生じる。この問題について図
７を参照しながら説明する。図７は、従来のキャッシュ
ＤＲＡＭを２次キャッシュとして用いた場合の３階層の
メモリ構成を概念的に示す図である。
ッシュＤＲＡＭが用いられた場合を想定する。前述のよ
うに、従来のキャッシュＤＲＡＭにおけるＳＲＡＭメモ
リアレイおよびＤＲＡＭメモリアレイ間で一度に転送で
きるデータ量は一定である。このため、１次キャッシュ
のブロックサイズと２次キャッシュのブロックサイズと
が異なる場合にある問題が生じる。この問題について図
７を参照しながら説明する。図７は、従来のキャッシュ
ＤＲＡＭを２次キャッシュとして用いた場合の３階層の
メモリ構成を概念的に示す図である。
【００２３】図７を参照して、ＣＰＵ４００は、メモリ
部７００からデータを読出したい場合、まず１次キャッ
シュ５００にアクセスする。ＣＰＵ４００の所望のデー
タが１次キャッシュ５００に存在するならば、ＣＰＵ４
００は１次キャッシュ５００に所望のデータの読出しを
指示してプログラムの実行を続ける。しかしＣＰＵ４０
０の所望のデータが１次キャッシュ５００に存在しなけ
れば、ＣＰＵ４００はプログラムの実行を中断し、２次
キャッシュ６００にアクセスする。すなわち、ＣＰＵ４
００は、２次キャッシュ６００として用いられているキ
ャッシュＤＲＡＭ内のＳＲＡＭメモリアレイ２００に所
望のデータが存在する場合、ＳＲＡＭメモリアレイ２０
０からのデータ読出しを指示し、ＳＲＡＭメモリアレイ
２００に所望のデータが存在しない場合、ＤＲＡＭメモ
リアレイ１００内の所望のデータが格納されたブロック
からＳＲＡＭメモリアレイ２００内のブロックへのデー
タ転送を指示する。これによってＤＲＡＭメモリアレイ
１００からデータを転送されたＳＲＡＭメモリアレイ２
００内のブロックからは、ＣＰＵ４００の指示に応答し
て１ブロック分すべてのデータが読出される。この読出
された１ブロック分のデータは１次キャッシュ５００内
の１つのブロックに転送される。ＣＰＵ４００は、１次
キャッシュ５００に前記１つのブロックからのデータ読
出しを指示して、所望のデータを得る。
部７００からデータを読出したい場合、まず１次キャッ
シュ５００にアクセスする。ＣＰＵ４００の所望のデー
タが１次キャッシュ５００に存在するならば、ＣＰＵ４
００は１次キャッシュ５００に所望のデータの読出しを
指示してプログラムの実行を続ける。しかしＣＰＵ４０
０の所望のデータが１次キャッシュ５００に存在しなけ
れば、ＣＰＵ４００はプログラムの実行を中断し、２次
キャッシュ６００にアクセスする。すなわち、ＣＰＵ４
００は、２次キャッシュ６００として用いられているキ
ャッシュＤＲＡＭ内のＳＲＡＭメモリアレイ２００に所
望のデータが存在する場合、ＳＲＡＭメモリアレイ２０
０からのデータ読出しを指示し、ＳＲＡＭメモリアレイ
２００に所望のデータが存在しない場合、ＤＲＡＭメモ
リアレイ１００内の所望のデータが格納されたブロック
からＳＲＡＭメモリアレイ２００内のブロックへのデー
タ転送を指示する。これによってＤＲＡＭメモリアレイ
１００からデータを転送されたＳＲＡＭメモリアレイ２
００内のブロックからは、ＣＰＵ４００の指示に応答し
て１ブロック分すべてのデータが読出される。この読出
された１ブロック分のデータは１次キャッシュ５００内
の１つのブロックに転送される。ＣＰＵ４００は、１次
キャッシュ５００に前記１つのブロックからのデータ読
出しを指示して、所望のデータを得る。
【００２４】このように、ＣＰＵ４００の所望のデータ
が２次キャッシュ６００内のＤＲＡＭメモリアレイ１０
０に存在する場合、前記所望のデータが格納されたブロ
ック内のすべてのデータが、ＤＲＡＭメモリアレイ１０
０−ＳＲＡＭメモリアレイ２００−１次キャッシュ５０
０の順序で転送される。逆に、ＣＰＵ４００が１次キャ
ッシュ５００内の所望のデータを２次キャッシュ６００
内のＤＲＡＭメモリアレイ１００に格納されるように指
示する場合には、１次キャッシュ５００内のデータが１
ブロックごとに、１次キャッシュ５００−ＳＲＡＭメモ
リアレイ２００−ＤＲＡＭメモリアレイ１００の順序で
転送される。
が２次キャッシュ６００内のＤＲＡＭメモリアレイ１０
０に存在する場合、前記所望のデータが格納されたブロ
ック内のすべてのデータが、ＤＲＡＭメモリアレイ１０
０−ＳＲＡＭメモリアレイ２００−１次キャッシュ５０
０の順序で転送される。逆に、ＣＰＵ４００が１次キャ
ッシュ５００内の所望のデータを２次キャッシュ６００
内のＤＲＡＭメモリアレイ１００に格納されるように指
示する場合には、１次キャッシュ５００内のデータが１
ブロックごとに、１次キャッシュ５００−ＳＲＡＭメモ
リアレイ２００−ＤＲＡＭメモリアレイ１００の順序で
転送される。
【００２５】しかし、たとえば、１次キャッシュ５００
における１ブロックのデータ量（ｍビット）が２次キャ
ッシュ６００における１ブロックのデータ量（ｎビット
）よりも大きいと、ＤＲＡＭメモリアレイ１００にＣＰ
Ｕ４００の所望のデータが存在する場合、ＳＲＡＭメモ
リアレイ２００から１次キャッシュ５００に転送された
データは１次キャッシュ５００内のあるブロックのｎ／
ｍだけに書込まれる。つまり、１次キャッシュ５００内
のブロックのうち、最終的にＣＰＵ４００の指示によっ
てデータを読出されるブロックＢ１のデータとＳＲＡＭ
メモリアレイ２００内のブロックＢ２のデータとが入換
えられる際、ブロックＢ１のうち（ｍ−ｎ）ビット分の
領域に２次キャッシュ６００から転送されるデータが存
在しないとともに、この（ｍ−ｎ）ビット分の領域に予
め記憶されていたデータが転送されるべき領域は、ブロ
ックＢ１からのデータを転送されるべきＳＲＡＭメモリ
アレイ２００内のブロックＢ２に存在しない。このよう
に、１次キャッシュ５００のブロックサイズと２次キャ
ッシュ６００のブロックサイズとが異なると、１次キャ
ッシュ５００内の任意のブロックのデータと２次キャッ
シュ６００内の任意のブロックのデータとが入換えられ
る際に、データの転送先のアドレスがデータの転送先の
メモリに存在しないといういわゆるミスヒットが生じる
可能性がある。しかし、このような３階層方式のメモリ
構成において、ミスヒットはＣＰＵ４００の所望のデー
タが１次キャッシュ５００およびＳＲＡＭメモリアレイ
２００に存在しない場合にのみ生じるべきである。した
がって、１次キャッシュ５００内のブロックと２次キャ
ッシュ６００内のブロックとの間でのデータ交換の際に
生じるミスヒットはＣＰＵ４００にとって不必要であり
、ＣＰＵ４００およびメモリ部７００を搭載したシステ
ム全体の機能性を低下させる。
における１ブロックのデータ量（ｍビット）が２次キャ
ッシュ６００における１ブロックのデータ量（ｎビット
）よりも大きいと、ＤＲＡＭメモリアレイ１００にＣＰ
Ｕ４００の所望のデータが存在する場合、ＳＲＡＭメモ
リアレイ２００から１次キャッシュ５００に転送された
データは１次キャッシュ５００内のあるブロックのｎ／
ｍだけに書込まれる。つまり、１次キャッシュ５００内
のブロックのうち、最終的にＣＰＵ４００の指示によっ
てデータを読出されるブロックＢ１のデータとＳＲＡＭ
メモリアレイ２００内のブロックＢ２のデータとが入換
えられる際、ブロックＢ１のうち（ｍ−ｎ）ビット分の
領域に２次キャッシュ６００から転送されるデータが存
在しないとともに、この（ｍ−ｎ）ビット分の領域に予
め記憶されていたデータが転送されるべき領域は、ブロ
ックＢ１からのデータを転送されるべきＳＲＡＭメモリ
アレイ２００内のブロックＢ２に存在しない。このよう
に、１次キャッシュ５００のブロックサイズと２次キャ
ッシュ６００のブロックサイズとが異なると、１次キャ
ッシュ５００内の任意のブロックのデータと２次キャッ
シュ６００内の任意のブロックのデータとが入換えられ
る際に、データの転送先のアドレスがデータの転送先の
メモリに存在しないといういわゆるミスヒットが生じる
可能性がある。しかし、このような３階層方式のメモリ
構成において、ミスヒットはＣＰＵ４００の所望のデー
タが１次キャッシュ５００およびＳＲＡＭメモリアレイ
２００に存在しない場合にのみ生じるべきである。した
がって、１次キャッシュ５００内のブロックと２次キャ
ッシュ６００内のブロックとの間でのデータ交換の際に
生じるミスヒットはＣＰＵ４００にとって不必要であり
、ＣＰＵ４００およびメモリ部７００を搭載したシステ
ム全体の機能性を低下させる。
【００２６】このような問題を解決するには、１次キャ
ッシュ５００内の任意のブロックとＳＲＡＭメモリアレ
イ２００内の任意のブロックとの間でのデータ交換の際
にＳＲＡＭメモリアレイ２００内の１ブロックにＤＲＡ
Ｍメモリアレイ１００からデータトランスファーゲート
３００を介して１度に転送されてくるデータ量が１次キ
ャッシュ５００の１ブロックのデータ量に等しければよ
い。しかし、従来のキャッシュＤＲＡＭにおけるＳＲＡ
Ｍメモリアレイ２００およびＤＲＡＭメモリアレイ１０
０間で一度に転送されるデータ量は一定であるので、２
次キャッシュ６００として用いられるキャッシュＤＲＡ
Ｍのブロックサイズを１次キャッシュ５００として用い
られるメモリのブロックサイズに適合するように選ばな
い限り、上記のような問題は回避できない。つまり、上
記のような問題を従来のキャッシュＤＲＡＭを用いて解
決するには、２次キャッシュ６００として用いられるキ
ャッシュＤＲＡＭは、１次キャッシュとして用いられる
メモリのブロックサイズごとにブロックサイズを変えて
製造しなければならない。
ッシュ５００内の任意のブロックとＳＲＡＭメモリアレ
イ２００内の任意のブロックとの間でのデータ交換の際
にＳＲＡＭメモリアレイ２００内の１ブロックにＤＲＡ
Ｍメモリアレイ１００からデータトランスファーゲート
３００を介して１度に転送されてくるデータ量が１次キ
ャッシュ５００の１ブロックのデータ量に等しければよ
い。しかし、従来のキャッシュＤＲＡＭにおけるＳＲＡ
Ｍメモリアレイ２００およびＤＲＡＭメモリアレイ１０
０間で一度に転送されるデータ量は一定であるので、２
次キャッシュ６００として用いられるキャッシュＤＲＡ
Ｍのブロックサイズを１次キャッシュ５００として用い
られるメモリのブロックサイズに適合するように選ばな
い限り、上記のような問題は回避できない。つまり、上
記のような問題を従来のキャッシュＤＲＡＭを用いて解
決するには、２次キャッシュ６００として用いられるキ
ャッシュＤＲＡＭは、１次キャッシュとして用いられる
メモリのブロックサイズごとにブロックサイズを変えて
製造しなければならない。
【００２７】それゆえに、本発明の目的は、上記のよう
な問題点を解決し、２次キャッシュとして用いられた場
合に、１次キャッシュとのブロックサイズの違いに起因
するミスヒットが発生しないような、大容量かつ高速の
半導体記憶装置を提供することである。
な問題点を解決し、２次キャッシュとして用いられた場
合に、１次キャッシュとのブロックサイズの違いに起因
するミスヒットが発生しないような、大容量かつ高速の
半導体記憶装置を提供することである。
【００２８】
【課題を解決するための手段】上記のような目的を達成
するために、本発明に係る半導体記憶装置は、複数の列
に配列された第１のメモリセルを有する第１のメモリア
レイと、前記複数の列に対応する複数の列に配列された
第２のメモリセルを有する第２のメモリアレイと、第１
メモリアレイ内のすべての第１メモリセル列にそれぞれ
対応して設けられる複数の第１ビット線と、第２のメモ
リアレイ内のすべての第２メモリセル列に対応してそれ
ぞれ設けられる複数の第２ビット線と、すべての第１ビ
ット線とすべての第２ビット線との間にそれぞれ対応し
て設けられる複数のスイッチング手段と、これらのスイ
ッチング手段を制御するための手段とを備える。これら
のスイッチング手段は複数のブロックに分割され、スイ
ッチング手段を制御する手段は、これらのブロックのう
ち、所定の外部信号に応じた数のブロックを同時に選択
する選択手段と、この選択手段によって選択されたブロ
ックに含まれるすべてのスイッチング手段を同時にＯＮ
状態にする手段とを含む。
するために、本発明に係る半導体記憶装置は、複数の列
に配列された第１のメモリセルを有する第１のメモリア
レイと、前記複数の列に対応する複数の列に配列された
第２のメモリセルを有する第２のメモリアレイと、第１
メモリアレイ内のすべての第１メモリセル列にそれぞれ
対応して設けられる複数の第１ビット線と、第２のメモ
リアレイ内のすべての第２メモリセル列に対応してそれ
ぞれ設けられる複数の第２ビット線と、すべての第１ビ
ット線とすべての第２ビット線との間にそれぞれ対応し
て設けられる複数のスイッチング手段と、これらのスイ
ッチング手段を制御するための手段とを備える。これら
のスイッチング手段は複数のブロックに分割され、スイ
ッチング手段を制御する手段は、これらのブロックのう
ち、所定の外部信号に応じた数のブロックを同時に選択
する選択手段と、この選択手段によって選択されたブロ
ックに含まれるすべてのスイッチング手段を同時にＯＮ
状態にする手段とを含む。
【００２９】
【作用】本発明に係る半導体記憶装置は上記のように構
成されるので、第１のメモリアレイ内のビット線と第２
のメモリアレイ内のビット線とをそれぞれ接続する複数
のスイッチング手段が、所定の外部信号に応じた数ずつ
同時にＯＮ状態に制御される。このため、所定の外部信
号を変化させれば、同時にＯＮ状態となるスイッチング
手段の数を変えることができる。第１メモリアレイから
のデータ読出し時には、第１メモリアレイ内の各ビット
線に、これに接続される第１メモリセルの記憶データ信
号が現われ、第２メモリアレイからのデータ読出し時に
は、第２メモリアレイ内の各ビット線に、これに接続さ
れる第２メモリセルの記憶データ信号が現われる。した
がって、スイッチング手段が上記のように制御されるこ
とによって、第１メモリアレイから読出されたデータの
第２のメモリアレイへの転送時および、第２のメモリア
レイから読出されたデータの第１メモリアレイへの転送
時における１回のデータ転送量が所定の外部信号に応じ
て可変となる。
成されるので、第１のメモリアレイ内のビット線と第２
のメモリアレイ内のビット線とをそれぞれ接続する複数
のスイッチング手段が、所定の外部信号に応じた数ずつ
同時にＯＮ状態に制御される。このため、所定の外部信
号を変化させれば、同時にＯＮ状態となるスイッチング
手段の数を変えることができる。第１メモリアレイから
のデータ読出し時には、第１メモリアレイ内の各ビット
線に、これに接続される第１メモリセルの記憶データ信
号が現われ、第２メモリアレイからのデータ読出し時に
は、第２メモリアレイ内の各ビット線に、これに接続さ
れる第２メモリセルの記憶データ信号が現われる。した
がって、スイッチング手段が上記のように制御されるこ
とによって、第１メモリアレイから読出されたデータの
第２のメモリアレイへの転送時および、第２のメモリア
レイから読出されたデータの第１メモリアレイへの転送
時における１回のデータ転送量が所定の外部信号に応じ
て可変となる。
【００３０】
【実施例】図１は、本発明の一実施例のキャッシュＤＲ
ＡＭの全体構成を示す概略ブロック図である。図１を参
照して、このキャッシュＤＲＡＭは、従来のそれと異な
り、ＤＲＡＭメモリアレイ１３とＳＲＡＭメモリアレイ
１８との間で一度に転送されるデータ量を外部信号に応
じて決定するデータ転送量制御回路５と、このデータ転
送量制御回路５の出力信号に応答してＤＲＡＭメモリア
レイ１３およびＳＲＡＭメモリアレイ１８間のデータ転
送を実現するブロックトランスファーゲート１５および
１７とを含む。ブロックトランスファーゲート１５およ
び１７は図５におけるデータトランスファーゲート３０
０に対応する。このキャッシュＤＲＡＭのデータ転送量
制御回路５ならびにブロックトランスファーゲート１５
および１７以外の部分の基本構成は従来のキャッシュＤ
ＲＡＭと同様である。
ＡＭの全体構成を示す概略ブロック図である。図１を参
照して、このキャッシュＤＲＡＭは、従来のそれと異な
り、ＤＲＡＭメモリアレイ１３とＳＲＡＭメモリアレイ
１８との間で一度に転送されるデータ量を外部信号に応
じて決定するデータ転送量制御回路５と、このデータ転
送量制御回路５の出力信号に応答してＤＲＡＭメモリア
レイ１３およびＳＲＡＭメモリアレイ１８間のデータ転
送を実現するブロックトランスファーゲート１５および
１７とを含む。ブロックトランスファーゲート１５およ
び１７は図５におけるデータトランスファーゲート３０
０に対応する。このキャッシュＤＲＡＭのデータ転送量
制御回路５ならびにブロックトランスファーゲート１５
および１７以外の部分の基本構成は従来のキャッシュＤ
ＲＡＭと同様である。
【００３１】本実施例のキャッシュＤＲＡＭにおけるＤ
ＲＡＭメモリアレイ１３に対するデータ書込みおよびデ
ータ読出しならびに、ＳＲＡＭメモリアレイ１８に対す
るデータ書込みおよびデータ読出しは従来のキャッシュ
ＤＲＡＭの場合と同様に行なわれるので説明は省略する
。以下には、ＤＲＡＭメモリアレイ１３とＳＲＡＭメモ
リアレイ１８との間のデータ転送のための回路動作が中
心に説明される。
ＲＡＭメモリアレイ１３に対するデータ書込みおよびデ
ータ読出しならびに、ＳＲＡＭメモリアレイ１８に対す
るデータ書込みおよびデータ読出しは従来のキャッシュ
ＤＲＡＭの場合と同様に行なわれるので説明は省略する
。以下には、ＤＲＡＭメモリアレイ１３とＳＲＡＭメモ
リアレイ１８との間のデータ転送のための回路動作が中
心に説明される。
【００３２】図２は、本実施例のキャッシュＤＲＡＭに
おけるＤＲＡＭメモリアレイ１３とＳＲＡＭメモリアレ
イ１８との間の具体的な回路構成を示す図である。図１
および図２を参照して、ＤＲＡＭメモリアレイ１３およ
びＳＲＡＭメモリアレイ１８はいずれも、従来と同様に
、行および列のマトリクス状に配列されたメモリセルを
有する。センスアンプ部１４は、ＤＲＡＭメモリアレイ
１３内のメモリセル列の各々に対応して１個ずつ設けら
れるセンスアンプ１３５を含む。同様に、センスアンプ
部１６は、ＳＲＡＭメモリアレイ１８内のメモリセル列
の各々に対応して１個ずつ設けられるセンスアンプ１３
６を含む。ＤＲＡＭメモリアレイ１３内のメモリセル列
の数と、ＳＲＡＭメモリアレイ１８内のメモリセル列の
数とは等しく、ＤＲＡＭメモリアレイ１３内のメモリセ
ル列とＳＲＡＭメモリアレイ１８内のメモリセル列とは
１対１に対応する。
おけるＤＲＡＭメモリアレイ１３とＳＲＡＭメモリアレ
イ１８との間の具体的な回路構成を示す図である。図１
および図２を参照して、ＤＲＡＭメモリアレイ１３およ
びＳＲＡＭメモリアレイ１８はいずれも、従来と同様に
、行および列のマトリクス状に配列されたメモリセルを
有する。センスアンプ部１４は、ＤＲＡＭメモリアレイ
１３内のメモリセル列の各々に対応して１個ずつ設けら
れるセンスアンプ１３５を含む。同様に、センスアンプ
部１６は、ＳＲＡＭメモリアレイ１８内のメモリセル列
の各々に対応して１個ずつ設けられるセンスアンプ１３
６を含む。ＤＲＡＭメモリアレイ１３内のメモリセル列
の数と、ＳＲＡＭメモリアレイ１８内のメモリセル列の
数とは等しく、ＤＲＡＭメモリアレイ１３内のメモリセ
ル列とＳＲＡＭメモリアレイ１８内のメモリセル列とは
１対１に対応する。
【００３３】ブロックトランスファーゲート１５は、各
センスアンプ１３５とこれに対応するセンスアンプ１３
６との間に設けられるＮチャネルＭＯＳトランジスタ３
０５および３０６を含む。ブロックトランスファーゲー
ト１７は、ＳＲＡＭメモリアレイ１８内の各メモリセル
列とこれに対応するセンスアンプ１３６との間に設けら
るＮチャネルＭＯＳトランジスタ３０７および３０８を
含む。
センスアンプ１３５とこれに対応するセンスアンプ１３
６との間に設けられるＮチャネルＭＯＳトランジスタ３
０５および３０６を含む。ブロックトランスファーゲー
ト１７は、ＳＲＡＭメモリアレイ１８内の各メモリセル
列とこれに対応するセンスアンプ１３６との間に設けら
るＮチャネルＭＯＳトランジスタ３０７および３０８を
含む。
【００３４】ＤＲＡＭメモリアレイ１３，センスアンプ
部１４および１６，ブロックトランスファーゲート１５
および１７，ならびにＳＲＡＭメモリアレイ１８を含む
回路部は、列方向に６４個のブロックＢ０〜Ｂ６３に分
割される。ブロックＢ０に含まれるトランジスタ３０５
および３０６のゲート電位と、ブロックＢ１に含まれる
トランジスタ３０５および３０６のゲート電位と、…ブ
ロックＢ６３に含まれるトランジスタ３０５および３０
６のゲート電位とは、データ転送量制御回路５から別々
の制御信号を受ける。同様に、ブロックＢ０に含まれる
トランジスタ３０７および３０８と、ブロックＢ１に含
まれるトランジスタ３０７および３０８と、…ブロック
Ｂ６３に含まれるトランジスタ３０７および３０８とは
、データ転送量制御回路５から互いに異なる制御信号を
受ける。したがって、同じブロック内のトランジスタ３
０５および３０６はすべて同じ状態（ＯＮ状態またはＯ
ＦＦ状態）をとり、同じブロック内のトランジスタ３０
７および３０８もすべて常に同じ状態（ＯＮ状態まはた
ＯＦＦ状態）をとる。
部１４および１６，ブロックトランスファーゲート１５
および１７，ならびにＳＲＡＭメモリアレイ１８を含む
回路部は、列方向に６４個のブロックＢ０〜Ｂ６３に分
割される。ブロックＢ０に含まれるトランジスタ３０５
および３０６のゲート電位と、ブロックＢ１に含まれる
トランジスタ３０５および３０６のゲート電位と、…ブ
ロックＢ６３に含まれるトランジスタ３０５および３０
６のゲート電位とは、データ転送量制御回路５から別々
の制御信号を受ける。同様に、ブロックＢ０に含まれる
トランジスタ３０７および３０８と、ブロックＢ１に含
まれるトランジスタ３０７および３０８と、…ブロック
Ｂ６３に含まれるトランジスタ３０７および３０８とは
、データ転送量制御回路５から互いに異なる制御信号を
受ける。したがって、同じブロック内のトランジスタ３
０５および３０６はすべて同じ状態（ＯＮ状態またはＯ
ＦＦ状態）をとり、同じブロック内のトランジスタ３０
７および３０８もすべて常に同じ状態（ＯＮ状態まはた
ＯＦＦ状態）をとる。
【００３５】ＤＲＡＭメモリアレイ１３およびＳＲＡＭ
メモリアレイ１８のいずれにおいても、ワード線はこれ
ら６４のブロックＢ０〜Ｂ６３に共通に設けられる。し
たがって、ローデコーダ２０は従来と同様の動作によっ
て、ＤＲＡＭメモリアレイ１３内のワード線のうちの１
本を活性化することによって、ＤＲＡＭメモリアレイ１
３内の１行分のメモリセルに対するデータ書込みおよび
データ読出しを可能にすることができ、同様に、ローデ
コーダ１９はＳＲＡＭメモリアレイ１８内のワード線の
うちの１本を活性化することによって、ＳＲＡＭメモリ
アレイ１８内の１行分のメモリセルに対するデータ書込
みおよびデータ読出しを可能にすることができる。
メモリアレイ１８のいずれにおいても、ワード線はこれ
ら６４のブロックＢ０〜Ｂ６３に共通に設けられる。し
たがって、ローデコーダ２０は従来と同様の動作によっ
て、ＤＲＡＭメモリアレイ１３内のワード線のうちの１
本を活性化することによって、ＤＲＡＭメモリアレイ１
３内の１行分のメモリセルに対するデータ書込みおよび
データ読出しを可能にすることができ、同様に、ローデ
コーダ１９はＳＲＡＭメモリアレイ１８内のワード線の
うちの１本を活性化することによって、ＳＲＡＭメモリ
アレイ１８内の１行分のメモリセルに対するデータ書込
みおよびデータ読出しを可能にすることができる。
【００３６】アドレスバッファ６，センスアンプ部１４
内のセンスアンプ１３５，センスアンプ部１６内のセン
スアンプ１３６，ローデコーダ１９および２０，Ｉ／Ｏ
ゲート２６，ならびにコラムデコーダ２５は従来のキャ
ッシュＤＲＡＭにおけるそれと同様に動作する。ただし
、本実施例では、コラムデコーダ２５およびＩ／Ｏゲー
ト２６はＤＲＡＭメモリアレイ１３およびＳＲＡＭメモ
リアレイ１８の両方に共通に設けられる。
内のセンスアンプ１３５，センスアンプ部１６内のセン
スアンプ１３６，ローデコーダ１９および２０，Ｉ／Ｏ
ゲート２６，ならびにコラムデコーダ２５は従来のキャ
ッシュＤＲＡＭにおけるそれと同様に動作する。ただし
、本実施例では、コラムデコーダ２５およびＩ／Ｏゲー
ト２６はＤＲＡＭメモリアレイ１３およびＳＲＡＭメモ
リアレイ１８の両方に共通に設けられる。
【００３７】アドレスバッファ６は、外部からのアドレ
ス信号をバッファリングして、ＤＲＡＭメモリアレイ１
３内のいずれかのメモリセル行を指定するローアドレス
信号およびＳＲＡＭメモリアレイ１８内のいずれかのメ
モリセル行を指定するローアドレス信号をそれぞれロー
デコーダ２０および１９に与え、かつ、ＤＲＡＭメモリ
アレイ１３およびＳＲＡＭメモリアレイ１８内のいずれ
かのメモリセル列を指定するコラムアドレス信号をコラ
ムデコーダ２５に出力する。ローデコーダ２０は、アド
レスバッファ６からのローアドレス信号に応答して、Ｄ
ＲＡＭメモリアレイ１３内のワード線のうちこのローア
ドレス信号によって指定されるメモリセル行に接続され
る１本のみを活性化する。同様に、ローデコーダ１９は
、アドレスバッファ６からのアドレス信号に応答して、
ＳＲＡＭメモリアレイ１８内のワード線のうちこのロー
アドレスバッファ信号によって指定されるメモリセル行
に接続される１本のみを活性化する。コラムデコーダ２
５は、アドレスバッファ６からのコラムアドレス信号に
応答して、ＳＲＡＭメモリアレイ１８内のビット線対Ｂ
Ｌａ２，ＢＬｂ２のうち、このコラムアドレス信号によ
って指定される列に含まれるもののみをＩ／Ｏゲート２
６に電気的に接続する。従来と異なり、アドレスバッフ
ァ６の出力信号は、ローデコーダ１９および２０ならび
にコラムデコーダ２６だけでなくデータ転送量制御回路
５にも与えられる。
ス信号をバッファリングして、ＤＲＡＭメモリアレイ１
３内のいずれかのメモリセル行を指定するローアドレス
信号およびＳＲＡＭメモリアレイ１８内のいずれかのメ
モリセル行を指定するローアドレス信号をそれぞれロー
デコーダ２０および１９に与え、かつ、ＤＲＡＭメモリ
アレイ１３およびＳＲＡＭメモリアレイ１８内のいずれ
かのメモリセル列を指定するコラムアドレス信号をコラ
ムデコーダ２５に出力する。ローデコーダ２０は、アド
レスバッファ６からのローアドレス信号に応答して、Ｄ
ＲＡＭメモリアレイ１３内のワード線のうちこのローア
ドレス信号によって指定されるメモリセル行に接続され
る１本のみを活性化する。同様に、ローデコーダ１９は
、アドレスバッファ６からのアドレス信号に応答して、
ＳＲＡＭメモリアレイ１８内のワード線のうちこのロー
アドレスバッファ信号によって指定されるメモリセル行
に接続される１本のみを活性化する。コラムデコーダ２
５は、アドレスバッファ６からのコラムアドレス信号に
応答して、ＳＲＡＭメモリアレイ１８内のビット線対Ｂ
Ｌａ２，ＢＬｂ２のうち、このコラムアドレス信号によ
って指定される列に含まれるもののみをＩ／Ｏゲート２
６に電気的に接続する。従来と異なり、アドレスバッフ
ァ６の出力信号は、ローデコーダ１９および２０ならび
にコラムデコーダ２６だけでなくデータ転送量制御回路
５にも与えられる。
【００３８】データ転送量制御回路５は、外部信号Ｄ０
およびＤ１を受けるコマンドレジスタ８と、アドレスバ
ッファ６の出力信号を受けるブロックプリデコーダ７お
よびプリデコーダ９と、列デコーダ１０と、ブロックト
ランスファータイミング制御回路１１と、ブロックトラ
ンスファー信号生成回路１２とを含む。以下の説明にお
いては、ブロックＢ０〜Ｂ６３の各々に含まれるメモリ
セル列の数は１６であるものとする。この場合、アドレ
スバッファ６には、外部コラムアドレス信号として、Ｄ
ＲＡＭメモリアレイ１３またはＳＲＡＭメモリアレイ１
８内のメモリセル列のうちから任意の１列を指定するこ
とができる１０ビットの信号Ｙ０〜Ｙ９が与えられる。 アドレスバッファ６は、これらの信号Ｙ０〜Ｙ９のうち
、ブロックＢ０〜Ｂ６３の各々におけるいずれか１つの
メモリセル列を指定する４ビット分の信号Ｙ０〜Ｙ３を
バッファリングしてコラムデコーダ２６に与え、ブロッ
クＢ０〜Ｂ６３のうちのいずれか１つのブロックを指定
することができる６ビット分の信号Ｙ４〜Ｙ９をバッフ
ァリングしてデータ転送量制御回路５に与える。
およびＤ１を受けるコマンドレジスタ８と、アドレスバ
ッファ６の出力信号を受けるブロックプリデコーダ７お
よびプリデコーダ９と、列デコーダ１０と、ブロックト
ランスファータイミング制御回路１１と、ブロックトラ
ンスファー信号生成回路１２とを含む。以下の説明にお
いては、ブロックＢ０〜Ｂ６３の各々に含まれるメモリ
セル列の数は１６であるものとする。この場合、アドレ
スバッファ６には、外部コラムアドレス信号として、Ｄ
ＲＡＭメモリアレイ１３またはＳＲＡＭメモリアレイ１
８内のメモリセル列のうちから任意の１列を指定するこ
とができる１０ビットの信号Ｙ０〜Ｙ９が与えられる。 アドレスバッファ６は、これらの信号Ｙ０〜Ｙ９のうち
、ブロックＢ０〜Ｂ６３の各々におけるいずれか１つの
メモリセル列を指定する４ビット分の信号Ｙ０〜Ｙ３を
バッファリングしてコラムデコーダ２６に与え、ブロッ
クＢ０〜Ｂ６３のうちのいずれか１つのブロックを指定
することができる６ビット分の信号Ｙ４〜Ｙ９をバッフ
ァリングしてデータ転送量制御回路５に与える。
【００３９】データ転送量制御回路５において、アドレ
スバッファ６からの信号Ｙ４〜Ｙ９のうちの上位２ビッ
ト分の信号Ｙ４およびＹ５はブロックプリデコーダ７に
与えられ、残りの下位４ビット分の信号Ｙ６〜Ｙ９はプ
リデコーダ９に与えられる。プリデコーダ９は、この４
ビットの信号Ｙ６〜Ｙ９をデコードして、１６ビットの
信号ＰＹ０〜ＰＹ１５に変換する。つまり、４ビットの
信号Ｙ６〜Ｙ９によれば２４ （＝１６）種類のデータ
が表現されるので、これら１６種類のデータと、いずれ
か１ビットの論理値のみが“１”である１６ビットの信
号ＰＹ０〜ＰＹ１５（１６種類）とが１対１に対応する
ように、プリデコーダ９によるデコードが行なわれる。 したがって、アドレスバッファ６の出力信号Ｙ６〜Ｙ９
に応じて、１６個の信号ＰＹ０〜ＰＹ１５のうちのいず
れか１つのみが論理値１に対応するハイレベルとなる。 同様に、ブロックプリデコーダ７は、コマンドレジスタ
８の制御下で、アドレスバッファ６からの２ビットの信
号Ｙ４，Ｙ５をデコードして４ビットの信号ＰＺ０〜Ｐ
Ｚ３に変換する。
スバッファ６からの信号Ｙ４〜Ｙ９のうちの上位２ビッ
ト分の信号Ｙ４およびＹ５はブロックプリデコーダ７に
与えられ、残りの下位４ビット分の信号Ｙ６〜Ｙ９はプ
リデコーダ９に与えられる。プリデコーダ９は、この４
ビットの信号Ｙ６〜Ｙ９をデコードして、１６ビットの
信号ＰＹ０〜ＰＹ１５に変換する。つまり、４ビットの
信号Ｙ６〜Ｙ９によれば２４ （＝１６）種類のデータ
が表現されるので、これら１６種類のデータと、いずれ
か１ビットの論理値のみが“１”である１６ビットの信
号ＰＹ０〜ＰＹ１５（１６種類）とが１対１に対応する
ように、プリデコーダ９によるデコードが行なわれる。 したがって、アドレスバッファ６の出力信号Ｙ６〜Ｙ９
に応じて、１６個の信号ＰＹ０〜ＰＹ１５のうちのいず
れか１つのみが論理値１に対応するハイレベルとなる。 同様に、ブロックプリデコーダ７は、コマンドレジスタ
８の制御下で、アドレスバッファ６からの２ビットの信
号Ｙ４，Ｙ５をデコードして４ビットの信号ＰＺ０〜Ｐ
Ｚ３に変換する。
【００４０】図３は、コマンドレジスタ８の構成を示す
回路図である。図３を参照して、コマンドレジスタ８は
、Ｄ−ＦＦ（フリップフロップ）８１０および８２０を
含む。フリップフロップ８１０は、データ入力端子Ｄ，
クロック端子Ｔ，およびリセット端子Ｒにそれぞれ、外
部信号Ｄ０，コマンドレジスタ設定信号Ｓ，およびパワ
ーオンリセット信号ＰＯＲを受ける。フリップフロップ
８２０は、データ入力端子Ｄ，クロック端子Ｔ，および
リセット端子Ｒにそれぞれ、外部信号Ｄ１，コマンドレ
ジスタ設定信号Ｓ，およびパワーオンリセット信号ＰＯ
Ｒを受ける。パワーオンリセット信号ＰＯＲは、このキ
ャッシュＤＲＡＭの内部においてパワーオンリセット信
号発生回路４によって作成される。パワーオンリセット
信号発生回路４は、従来より半導体記憶装置に設けられ
ており、半導体記憶装置の所定の内部回路がその動作開
始に際して予め定められた状態に初期化されるように、
電源投入に応答してワンショットパルスを出力する。こ
のワンショットパルスがパワーオンリセット信号ＰＯＲ
である。本実施例では、パワーオンリセット信号ＰＯＲ
はハイレベルのワンショットパルスであるものとする。 したがって、フリップフロップ８１０のデータ出力端子
Ｑの電位は、電源投入に応答して一旦ローレベルに初期
化され、その後の期間においては、コマンドレジスタ設
定信号Ｓの電位がハイレベルとなるたびに外部信号Ｄ０
の電位と同じ論理レベルに切換わり、コマンドレジスタ
設定信号Ｓの電位がローレベルである期間には外部信号
Ｄ０の電位の変化にかかわらずそれまでと同じ論理レベ
ルに保持される。同様に、フリップフロップ８２０の出
力端子Ｑの電位は、電源投入に応答して一旦ローレベル
に初期化され、その後の期間においては、コマンドレジ
スタ設定信号Ｓの電位がハイレベルとなるたびに外部信
号Ｄ１の電位と同じ論理レベルに切換わり、コマンドレ
ジスタ設定信号Ｓの電位がローレベルであれば、外部信
号Ｄ１の電位の変化にかかわらずそれまでと同じ論理レ
ベルに保持される。フリップフロップ８１０および８２
０の出力端子Ｑの電位がそれぞれ図１のブロックプリデ
コーダ７に与えられるべき制御信号ＡおよびＢである。 したがって、コマンドレジスタ設定信号Ｓの電位がハイ
レベルであれば、制御信号ＡおよびＢの電位の論理レベ
ルがそれぞれ外部信号Ｄ０およびＤ１の電位に応じたも
のとなる。このため、コマンドレジスタ設定信号Ｓがハ
イレベルである期間には、ブロックプリデコーダ７は外
部信号Ｄ０およびＤ１によって制御され得る。
回路図である。図３を参照して、コマンドレジスタ８は
、Ｄ−ＦＦ（フリップフロップ）８１０および８２０を
含む。フリップフロップ８１０は、データ入力端子Ｄ，
クロック端子Ｔ，およびリセット端子Ｒにそれぞれ、外
部信号Ｄ０，コマンドレジスタ設定信号Ｓ，およびパワ
ーオンリセット信号ＰＯＲを受ける。フリップフロップ
８２０は、データ入力端子Ｄ，クロック端子Ｔ，および
リセット端子Ｒにそれぞれ、外部信号Ｄ１，コマンドレ
ジスタ設定信号Ｓ，およびパワーオンリセット信号ＰＯ
Ｒを受ける。パワーオンリセット信号ＰＯＲは、このキ
ャッシュＤＲＡＭの内部においてパワーオンリセット信
号発生回路４によって作成される。パワーオンリセット
信号発生回路４は、従来より半導体記憶装置に設けられ
ており、半導体記憶装置の所定の内部回路がその動作開
始に際して予め定められた状態に初期化されるように、
電源投入に応答してワンショットパルスを出力する。こ
のワンショットパルスがパワーオンリセット信号ＰＯＲ
である。本実施例では、パワーオンリセット信号ＰＯＲ
はハイレベルのワンショットパルスであるものとする。 したがって、フリップフロップ８１０のデータ出力端子
Ｑの電位は、電源投入に応答して一旦ローレベルに初期
化され、その後の期間においては、コマンドレジスタ設
定信号Ｓの電位がハイレベルとなるたびに外部信号Ｄ０
の電位と同じ論理レベルに切換わり、コマンドレジスタ
設定信号Ｓの電位がローレベルである期間には外部信号
Ｄ０の電位の変化にかかわらずそれまでと同じ論理レベ
ルに保持される。同様に、フリップフロップ８２０の出
力端子Ｑの電位は、電源投入に応答して一旦ローレベル
に初期化され、その後の期間においては、コマンドレジ
スタ設定信号Ｓの電位がハイレベルとなるたびに外部信
号Ｄ１の電位と同じ論理レベルに切換わり、コマンドレ
ジスタ設定信号Ｓの電位がローレベルであれば、外部信
号Ｄ１の電位の変化にかかわらずそれまでと同じ論理レ
ベルに保持される。フリップフロップ８１０および８２
０の出力端子Ｑの電位がそれぞれ図１のブロックプリデ
コーダ７に与えられるべき制御信号ＡおよびＢである。 したがって、コマンドレジスタ設定信号Ｓの電位がハイ
レベルであれば、制御信号ＡおよびＢの電位の論理レベ
ルがそれぞれ外部信号Ｄ０およびＤ１の電位に応じたも
のとなる。このため、コマンドレジスタ設定信号Ｓがハ
イレベルである期間には、ブロックプリデコーダ７は外
部信号Ｄ０およびＤ１によって制御され得る。
【００４１】コマンドレジスタ設定信号ＳはＤＲＡＭメ
モリアレイ１３およびＳＲＡＭメモリアレイ１８間での
データ転送時にハイレベルとされるので、コマンドレジ
スタ８の出力信号ＡおよびＢの論理レベルは、ＤＲＡＭ
メモリアレイ１３およびＳＲＡＭメモリアレイ１８間で
のデータ転送時には外部信号Ｄ０およびＤ１の論理レベ
ルに対応したものとなる。なお、コマンドレジスタ設定
信号Ｓは外部から与えられてもよいしこのキャッシュＤ
ＲＡＭの内部で作成されてもよい。
モリアレイ１３およびＳＲＡＭメモリアレイ１８間での
データ転送時にハイレベルとされるので、コマンドレジ
スタ８の出力信号ＡおよびＢの論理レベルは、ＤＲＡＭ
メモリアレイ１３およびＳＲＡＭメモリアレイ１８間で
のデータ転送時には外部信号Ｄ０およびＤ１の論理レベ
ルに対応したものとなる。なお、コマンドレジスタ設定
信号Ｓは外部から与えられてもよいしこのキャッシュＤ
ＲＡＭの内部で作成されてもよい。
【００４２】図４は、ブロックプリデコーダ７の具体構
成を示す回路図である。図４を参照して、ブロックプリ
デコーダ７は、アドレスバッファ６からの信号Ｙ４およ
びＹ５をそれぞれ入力とするインバータ７１および７２
と、６個の２入力ＯＲゲート７３〜７８と、４個の２入
力ＡＮＤゲート７９〜８２とを含む。ＯＲゲート７３は
、インバータ７１の出力とコマンドレジスタ８の出力信
号Ａとを入力として受ける。ＯＲゲート７４は、コマン
ドレジスタ８の出力信号Ａと、アドレスバッファ６の出
力信号Ｙ４とを入力として受ける。したがって、ＯＲゲ
ート７３および７４の出力信号Ｚ０およびＩＺ０の論理
レベルは、信号Ａの電位がローレベルであるときにのみ
、互いに相補となり、信号Ａの電位がハイレベルである
ときには、信号Ｙ４の電位にかかわらずともにハイレベ
ルとなる。
成を示す回路図である。図４を参照して、ブロックプリ
デコーダ７は、アドレスバッファ６からの信号Ｙ４およ
びＹ５をそれぞれ入力とするインバータ７１および７２
と、６個の２入力ＯＲゲート７３〜７８と、４個の２入
力ＡＮＤゲート７９〜８２とを含む。ＯＲゲート７３は
、インバータ７１の出力とコマンドレジスタ８の出力信
号Ａとを入力として受ける。ＯＲゲート７４は、コマン
ドレジスタ８の出力信号Ａと、アドレスバッファ６の出
力信号Ｙ４とを入力として受ける。したがって、ＯＲゲ
ート７３および７４の出力信号Ｚ０およびＩＺ０の論理
レベルは、信号Ａの電位がローレベルであるときにのみ
、互いに相補となり、信号Ａの電位がハイレベルである
ときには、信号Ｙ４の電位にかかわらずともにハイレベ
ルとなる。
【００４３】ＡＮＤゲート７９は、ＯＲゲート７３の出
力信号Ｚ０およびインバータ７２の出力信号Ｚ１を入力
として受ける。ＡＮＤゲート８０は、ＯＲゲート７４の
出力信号ＩＺ０およびインバータ７２の出力信号Ｚ１を
入力として受ける。ＡＮＤゲート８１は、ＯＲゲート７
３の出力信号Ｚ０およびインバータ７２の入力端の信号
ＩＺ１（アドレスバッファ６の出力信号Ｙ５）を入力と
して受ける。ＡＮＤゲート８２はＯＲゲート７４の出力
信号ＩＺ０およびインバータ７２の入力端の信号ＩＺ１
を入力として受ける。
力信号Ｚ０およびインバータ７２の出力信号Ｚ１を入力
として受ける。ＡＮＤゲート８０は、ＯＲゲート７４の
出力信号ＩＺ０およびインバータ７２の出力信号Ｚ１を
入力として受ける。ＡＮＤゲート８１は、ＯＲゲート７
３の出力信号Ｚ０およびインバータ７２の入力端の信号
ＩＺ１（アドレスバッファ６の出力信号Ｙ５）を入力と
して受ける。ＡＮＤゲート８２はＯＲゲート７４の出力
信号ＩＺ０およびインバータ７２の入力端の信号ＩＺ１
を入力として受ける。
【００４４】したがって、信号Ａがローレベルであれば
、ＡＮＤゲート７９〜８２のうち、アドレス信号Ｙ４お
よびＹ５の論理レベルの組合わせに応じたいずれか１つ
のゲートの出力論理レベルだけがハイレベルとなる。 信号Ａの論理レベルがハイレベルであれば、ＯＲゲート
７３および７４の出力信号Ｚ０およびＩＺ０の論理レベ
ルがともにハイレベルに固定されるので、ＡＮＤゲート
７９〜８２のうちアドレス信号Ｙ５の論理レベルに応じ
たいずれか２つのゲートの出力論理レベルのみがハイレ
ベルとなる。具体的には、アドレス信号Ｙ５がハイレベ
ルであれば、ＡＮＤゲート７９および８０の出力論理レ
ベルはともにハイレベルとなり、アドレス信号Ｙ５がロ
ーレベルであれば、ＡＮＤゲート８１および８２の出力
論理レベルがともにハイレベルとなる。
、ＡＮＤゲート７９〜８２のうち、アドレス信号Ｙ４お
よびＹ５の論理レベルの組合わせに応じたいずれか１つ
のゲートの出力論理レベルだけがハイレベルとなる。 信号Ａの論理レベルがハイレベルであれば、ＯＲゲート
７３および７４の出力信号Ｚ０およびＩＺ０の論理レベ
ルがともにハイレベルに固定されるので、ＡＮＤゲート
７９〜８２のうちアドレス信号Ｙ５の論理レベルに応じ
たいずれか２つのゲートの出力論理レベルのみがハイレ
ベルとなる。具体的には、アドレス信号Ｙ５がハイレベ
ルであれば、ＡＮＤゲート７９および８０の出力論理レ
ベルはともにハイレベルとなり、アドレス信号Ｙ５がロ
ーレベルであれば、ＡＮＤゲート８１および８２の出力
論理レベルがともにハイレベルとなる。
【００４５】ＡＮＤゲート７９の出力信号，ＡＮＤゲー
ト８０の出力信号，ＡＮＤゲート８１の出力信号，およ
びＡＮＤゲート８２の出力信号はそれぞれ、ＯＲゲート
７５，７６，７７，および７８の一方の入力端に与えら
れる。これらのＯＲゲート７５，７６，７７，および７
８のそれぞれのもう一方の入力端にはコマンドレジスタ
８の出力信号Ｂが与えられる。したがって、信号Ｂがハ
イレベルであれば、ＯＲゲート７５〜７８の出力信号Ｐ
Ｚ０〜ＰＺ３はＡＮＤゲート７９〜８２の出力論理レベ
ルにかかわらずすべてハイレベルとなる。信号Ｂがロー
レベルであれば、ＯＲゲート７５，７６，７７，および
７８の出力論理レベルはそれぞれ、ＡＮＤゲート７９，
８０，８１，および８２の出力論理レベルに一致する。 ＯＲゲート７５〜７８の出力信号ＰＺ０〜ＰＺ３がブロ
ックプリデコーダ７の出力信号である。
ト８０の出力信号，ＡＮＤゲート８１の出力信号，およ
びＡＮＤゲート８２の出力信号はそれぞれ、ＯＲゲート
７５，７６，７７，および７８の一方の入力端に与えら
れる。これらのＯＲゲート７５，７６，７７，および７
８のそれぞれのもう一方の入力端にはコマンドレジスタ
８の出力信号Ｂが与えられる。したがって、信号Ｂがハ
イレベルであれば、ＯＲゲート７５〜７８の出力信号Ｐ
Ｚ０〜ＰＺ３はＡＮＤゲート７９〜８２の出力論理レベ
ルにかかわらずすべてハイレベルとなる。信号Ｂがロー
レベルであれば、ＯＲゲート７５，７６，７７，および
７８の出力論理レベルはそれぞれ、ＡＮＤゲート７９，
８０，８１，および８２の出力論理レベルに一致する。 ＯＲゲート７５〜７８の出力信号ＰＺ０〜ＰＺ３がブロ
ックプリデコーダ７の出力信号である。
【００４６】それゆえ、コマンドレジスタ８の出力信号
ＡおよびＢがともにローレベルであれば、ブロックプリ
デコーダ７の出力信号ＰＺ０〜ＰＺ３のうちのいずれか
１つのみがハイレベルとなり、コマンドレジスタ８の出
力信号ＡおよびＢがそれぞれハイレベルおよびローレベ
ルであれば、ブロックプリデコーダ７の出力信号ＰＺ０
〜ＰＺ３のうちのいずれか２つのみがハイレベルとなり
、コマンドレジスタ８の出力信号ＡおよびＢがローレベ
ルおよびハイレベルであれば、ブロックプリデコーダ７
の出力信号ＰＺ０〜ＰＺ３はすべてハイレベルとなる。
ＡおよびＢがともにローレベルであれば、ブロックプリ
デコーダ７の出力信号ＰＺ０〜ＰＺ３のうちのいずれか
１つのみがハイレベルとなり、コマンドレジスタ８の出
力信号ＡおよびＢがそれぞれハイレベルおよびローレベ
ルであれば、ブロックプリデコーダ７の出力信号ＰＺ０
〜ＰＺ３のうちのいずれか２つのみがハイレベルとなり
、コマンドレジスタ８の出力信号ＡおよびＢがローレベ
ルおよびハイレベルであれば、ブロックプリデコーダ７
の出力信号ＰＺ０〜ＰＺ３はすべてハイレベルとなる。
【００４７】再度図１を参照して、ブロックプリデコー
ダ７の出力信号ＰＺ０〜ＰＺ３およびプリデコーダ９の
出力信号ＰＹ０〜ＰＹ１５は列デコーダ１０に入力され
る。列デコーダ１０は、これらの信号ＰＺ０〜ＰＺ３，
ＰＹ０〜ＰＹ１５をデコードして、６４ビットの信号ｙ
０〜ｙ６３に変換する。
ダ７の出力信号ＰＺ０〜ＰＺ３およびプリデコーダ９の
出力信号ＰＹ０〜ＰＹ１５は列デコーダ１０に入力され
る。列デコーダ１０は、これらの信号ＰＺ０〜ＰＺ３，
ＰＹ０〜ＰＹ１５をデコードして、６４ビットの信号ｙ
０〜ｙ６３に変換する。
【００４８】具体的には、ブロックプリデコーダ７の出
力信号ＰＺ０〜ＰＺ３がすべてハイレベルである場合、
列デコーダ１０の出力信号ｙ０〜ｙ６３のうち、プリデ
コーダ９の出力信号ＰＹ０〜ＰＹ１５に応じた４つの信
号のみがハイレベルとされる。たとえば、信号ＰＹ０が
ハイレベルであれば信号ｙ０〜ｙ３がすべてハイレベル
とされ、信号ＰＹ１がハイレベルであれば信号ｙ４〜ｙ
７がすべてハイレベルとされ、…、信号ＰＹ１５がハイ
レベルであれば信号ｙ６０〜ｙ６３がすべてハイレベル
とされる。ブロックプリデコーダ７の出力信号ＰＺ０〜
ＰＺ３のうちのいずれか２つがハイレベルである場合、
信号ＰＺ０〜ＰＺ３およびＰＹ０〜ＰＹ１５の論理レベ
ルの組合わせに応じて、信号ｙ０〜ｙ６３のうちのいず
れか２つのみがハイレベルとされる。たとえば、信号Ｐ
Ｚ０およびＰＺ１がともにハイレベルである場合、ＰＹ
０がハイレベルであれば信号ｙ０およびｙ１がともにハ
イレベルとされ、信号ＰＹ１がハイレベルであれば信号
ｙ２およびｙ３がハイレベルとされ、…、信号ＰＹ１５
がハイレベルであれば信号ｙ３０およびｙ３１がハイレ
ベルとされる。同様に、信号ＰＺ２およびＰＺ３がとも
にハイレベルである場合、信号ＰＹ０がハイレベルであ
れば信号ｙ３２およびｙ３３がハイレベルとされ、信号
ＰＹ１がハイレベルであれば信号ｙ３４およびｙ３５が
ともにハイレベルとされ、…、信号ＰＹ１５がハイレベ
ルであれば信号ｙ６２およびｙ６３がハイレベルとされ
る。ブロックプリデコーダ７の出力信号ＰＺ０〜ＰＺ３
のうちのいずれか１つのみがハイレベルであれば、信号
ＰＺ０〜ＰＺ３および信号ＰＹ０〜ＰＹ１５の論理レベ
ルの組合わせに応じて信号Ｙ０〜Ｙ６３のうちのいずれ
か１つのみがハイレベルとされる。たとえば、信号ＰＺ
０がハイレベルである場合、信号ＰＹ０がハイレベルで
あれば信号ｙ０がハイレベルとされ、信号ＰＹ１がハイ
レベルであれば信号ｙ１がハイレベルとされ、…、信号
ＰＹ１５がハイレベルであれば信号ｙ１５がハイレベル
とされる。同様に、信号ＰＺ１がハイレベルである場合
、信号ＰＹ０がハイレベルであれば信号ｙ１６がハイレ
ベルとされ、信号ＰＹ１がハイレベルであれば信号ｙ１
７がハイレベルとされ、…、信号ＰＹ１５がハイレベル
であれば信号ｙ３１がハイレベルとされる。同様に、信
号ＰＺ２がハイレベルである場合信号ＰＹ０がハイレベ
ルであれば信号ｙ３２がハイレベルとされ、信号ＰＹ１
がハイレベルであれば信号ｙ３３がハイレベルとされ、
…、信号ＰＹ１５がハイレベルであれば信号ｙ４７がハ
イレベルとされる。同様に、信号ＰＺ３がハイレベルで
ある場合、信号ＰＹ０がハイレベルであれば信号ｙ４８
がハイレベルとされ、信号ＰＹ１がハイレベルであれば
信号ｙ４９がハイレベルとされ、…、信号ＰＹ１５がハ
イレベルであれば信号Ｙ６３がハイレベルとされる。
力信号ＰＺ０〜ＰＺ３がすべてハイレベルである場合、
列デコーダ１０の出力信号ｙ０〜ｙ６３のうち、プリデ
コーダ９の出力信号ＰＹ０〜ＰＹ１５に応じた４つの信
号のみがハイレベルとされる。たとえば、信号ＰＹ０が
ハイレベルであれば信号ｙ０〜ｙ３がすべてハイレベル
とされ、信号ＰＹ１がハイレベルであれば信号ｙ４〜ｙ
７がすべてハイレベルとされ、…、信号ＰＹ１５がハイ
レベルであれば信号ｙ６０〜ｙ６３がすべてハイレベル
とされる。ブロックプリデコーダ７の出力信号ＰＺ０〜
ＰＺ３のうちのいずれか２つがハイレベルである場合、
信号ＰＺ０〜ＰＺ３およびＰＹ０〜ＰＹ１５の論理レベ
ルの組合わせに応じて、信号ｙ０〜ｙ６３のうちのいず
れか２つのみがハイレベルとされる。たとえば、信号Ｐ
Ｚ０およびＰＺ１がともにハイレベルである場合、ＰＹ
０がハイレベルであれば信号ｙ０およびｙ１がともにハ
イレベルとされ、信号ＰＹ１がハイレベルであれば信号
ｙ２およびｙ３がハイレベルとされ、…、信号ＰＹ１５
がハイレベルであれば信号ｙ３０およびｙ３１がハイレ
ベルとされる。同様に、信号ＰＺ２およびＰＺ３がとも
にハイレベルである場合、信号ＰＹ０がハイレベルであ
れば信号ｙ３２およびｙ３３がハイレベルとされ、信号
ＰＹ１がハイレベルであれば信号ｙ３４およびｙ３５が
ともにハイレベルとされ、…、信号ＰＹ１５がハイレベ
ルであれば信号ｙ６２およびｙ６３がハイレベルとされ
る。ブロックプリデコーダ７の出力信号ＰＺ０〜ＰＺ３
のうちのいずれか１つのみがハイレベルであれば、信号
ＰＺ０〜ＰＺ３および信号ＰＹ０〜ＰＹ１５の論理レベ
ルの組合わせに応じて信号Ｙ０〜Ｙ６３のうちのいずれ
か１つのみがハイレベルとされる。たとえば、信号ＰＺ
０がハイレベルである場合、信号ＰＹ０がハイレベルで
あれば信号ｙ０がハイレベルとされ、信号ＰＹ１がハイ
レベルであれば信号ｙ１がハイレベルとされ、…、信号
ＰＹ１５がハイレベルであれば信号ｙ１５がハイレベル
とされる。同様に、信号ＰＺ１がハイレベルである場合
、信号ＰＹ０がハイレベルであれば信号ｙ１６がハイレ
ベルとされ、信号ＰＹ１がハイレベルであれば信号ｙ１
７がハイレベルとされ、…、信号ＰＹ１５がハイレベル
であれば信号ｙ３１がハイレベルとされる。同様に、信
号ＰＺ２がハイレベルである場合信号ＰＹ０がハイレベ
ルであれば信号ｙ３２がハイレベルとされ、信号ＰＹ１
がハイレベルであれば信号ｙ３３がハイレベルとされ、
…、信号ＰＹ１５がハイレベルであれば信号ｙ４７がハ
イレベルとされる。同様に、信号ＰＺ３がハイレベルで
ある場合、信号ＰＹ０がハイレベルであれば信号ｙ４８
がハイレベルとされ、信号ＰＹ１がハイレベルであれば
信号ｙ４９がハイレベルとされ、…、信号ＰＹ１５がハ
イレベルであれば信号Ｙ６３がハイレベルとされる。
【００４９】列デコーダ１０の出力信号ｙ０〜ｙ６３は
ブロックトランスファー信号生成回路１２に与えられる
。ブロックトランスファー信号生成回路１２は、信号ｙ
０〜ｙ６３の各々に対応して２つの２入力ＡＮＤゲート
１２０および１２１を含む。信号ｙ０〜ｙ６３の各々は
対応するＡＮＤゲート１２０および１２１の各々の一方
の入力端に与えられる。ブロックトランスファー信号生
成回路１２内の各ＡＮＤゲート１２０のもう一方の入力
端にはブロックトランスファータイミング制御回路１１
の出力信号ＴＡが与えられる。ブロックトランスファー
信号生成回路１２内の各ＡＮＤゲート１２１のもう一方
の入力端には、ブロックトランスファータイミング制御
回路１１の出力信号ＴＢが与えられる。
ブロックトランスファー信号生成回路１２に与えられる
。ブロックトランスファー信号生成回路１２は、信号ｙ
０〜ｙ６３の各々に対応して２つの２入力ＡＮＤゲート
１２０および１２１を含む。信号ｙ０〜ｙ６３の各々は
対応するＡＮＤゲート１２０および１２１の各々の一方
の入力端に与えられる。ブロックトランスファー信号生
成回路１２内の各ＡＮＤゲート１２０のもう一方の入力
端にはブロックトランスファータイミング制御回路１１
の出力信号ＴＡが与えられる。ブロックトランスファー
信号生成回路１２内の各ＡＮＤゲート１２１のもう一方
の入力端には、ブロックトランスファータイミング制御
回路１１の出力信号ＴＢが与えられる。
【００５０】したがって、信号ＴＡがハイレベルであれ
ば、各ＡＮＤゲート１２０から、列デコーダ１０の出力
信号ｙ０〜ｙ６３のうちの対応するものと同じ論理レベ
ルを有する信号が出力される。しかし、信号ＴＡがロー
レベルであれば、各ＡＮＤゲート１２０の出力論理レベ
ルは列デコーダ１０の対応する出力信号の論理レベルに
かかわらずローレベルに固定される。同様に、信号ＴＢ
がハイレベルであれば、各ＡＮＤゲート１２１から、列
デコーダ１０の出力信号ｙ０〜ｙ６３のうちの対応する
ものと同じ論理レベルを有する信号が出力される。信号
ＴＢがローレベルであれば、各ＡＮＤゲート１２０の出
力論理レベルは列デコーダ１０の対応する出力信号の論
理レベルにかかわらずローレベルに固定される。
ば、各ＡＮＤゲート１２０から、列デコーダ１０の出力
信号ｙ０〜ｙ６３のうちの対応するものと同じ論理レベ
ルを有する信号が出力される。しかし、信号ＴＡがロー
レベルであれば、各ＡＮＤゲート１２０の出力論理レベ
ルは列デコーダ１０の対応する出力信号の論理レベルに
かかわらずローレベルに固定される。同様に、信号ＴＢ
がハイレベルであれば、各ＡＮＤゲート１２１から、列
デコーダ１０の出力信号ｙ０〜ｙ６３のうちの対応する
ものと同じ論理レベルを有する信号が出力される。信号
ＴＢがローレベルであれば、各ＡＮＤゲート１２０の出
力論理レベルは列デコーダ１０の対応する出力信号の論
理レベルにかかわらずローレベルに固定される。
【００５１】信号ｙ０に対応して設けられたＡＮＤゲー
ト１２０，信号ｙ１に対応して設けられたＡＮＤゲート
１２０，…，および信号ｙ６３に対応して設けられたＡ
ＮＤゲート１２０の出力信号はそれぞれ、ブロックトラ
ンスファー信号生成回路１２の出力信号ＴＡｙ０，ＴＡ
ｙ１，…，およびＴＡｙ６３としてブロックトランスフ
ァーゲート１５に与えられる。同様に、信号ｙ０に対応
して設けられたＡＮＤゲート１２１，信号ｙ１に対応し
て設けられたＡＮＤゲート１２１，…，および信号ｙ６
３に対応して設けられたＡＮＤゲート１２１の出力信号
はそれぞれ、ブロックトランスファー信号生成回路１２
の出力信号ＴＢｙ０，ＴＢｙ１，…、およびＴＢｙ６３
としてブロックトランスファーゲート１７に与えられる
。
ト１２０，信号ｙ１に対応して設けられたＡＮＤゲート
１２０，…，および信号ｙ６３に対応して設けられたＡ
ＮＤゲート１２０の出力信号はそれぞれ、ブロックトラ
ンスファー信号生成回路１２の出力信号ＴＡｙ０，ＴＡ
ｙ１，…，およびＴＡｙ６３としてブロックトランスフ
ァーゲート１５に与えられる。同様に、信号ｙ０に対応
して設けられたＡＮＤゲート１２１，信号ｙ１に対応し
て設けられたＡＮＤゲート１２１，…，および信号ｙ６
３に対応して設けられたＡＮＤゲート１２１の出力信号
はそれぞれ、ブロックトランスファー信号生成回路１２
の出力信号ＴＢｙ０，ＴＢｙ１，…、およびＴＢｙ６３
としてブロックトランスファーゲート１７に与えられる
。
【００５２】図２を参照して、ブロックトランスファー
信号生成回路１２の出力信号ＴＡｙ０，ＴＡｙ１，…，
ＴＡｙ６３はそれぞれ、ブロックトランスファーゲート
１５においてブロックＢ０，Ｂ１，…，Ｂ６３内のトラ
ンジスタ３０５および３０６のゲートに与えられる。同
様に、ブロックトランスファー信号生成回路１２の出力
信号ＴＢｙ０，ＴＢｙ１，…，およびＴＢｙ６３はそれ
ぞれ、ブロックトランスファーゲート１７においてブロ
ックＢ０，Ｂ１，…，およびＢ６３内のトランジスタ３
０７および３０８のゲートに与えられる。したがって、
ブロックトランスファータイミング生成回路１１の出力
信号ＴＡがハイレベルである期間において、ブロックプ
リデコーダ７の出力信号ＰＺ０〜ＰＺ３のうちのいずれ
か１つのみがハイレベルであれば、ブロックＢ０〜Ｂ６
３のうちのいずれか１つに含まれるすべてのトランジス
タ３０５および３０６がすべてＯＮ状態となり、他のブ
ロックに含まれるすべてのトランジスタ３０５および３
０６はＯＦＦ状態となる。また信号ＰＺ０〜ＰＺ３のう
ちのいずれか２つがハイレベルであれば、ブロックＢ０
〜Ｂ６３のうちのいずれか２つのブロック（Ｂ０および
Ｂ１，Ｂ２およびＢ３，…，Ｂ６２およびＢ６３）に含
まれるすべてのトランジスタ３０５および３０６がＯＮ
状態となる。信号ＰＺ０〜ＰＺ３がすべてハイレベルで
あれば、ブロックＢ０〜Ｂ６３のうちのいずれか４つの
ブロック（Ｂ０〜Ｂ３，Ｂ４〜Ｂ７，…，Ｂ６０〜Ｂ６
３）に含まれるすべてのトランジスタ３０５および３０
６がＯＮ状態となる。同様に、ブロックトランスファー
タイミング制御回路１１の出力信号ＴＢがハイレベルで
ある期間には、信号ＰＺ０〜ＰＺ３のうちの１つがハイ
レベルである場合、ブロックＢ０〜Ｂ６３のうちのいず
れか１つのブロックに含まれるすべてのトランジスタ３
０７および３０８がＯＮ状態となる。信号ＰＺ０〜ＰＺ
３のうちのいずれか２つがハイレベルであれば、ブロッ
クＢ０〜Ｂ６３のうちのいずれか２つのブロック（Ｂ０
およびＢ１，Ｂ２およびＢ３，…，Ｂ６２およびＢ６３
）に含まれるすべてのトランジスタ３０７および３０８
がＯＮ状態となる。信号ＰＺ０〜ＰＺ３のすべてがハイ
レベルであれば、ブロックＢ０〜Ｂ６３のうちのいずれ
か４つのブロック（Ｂ０〜Ｂ３，Ｂ４〜Ｂ７，…，Ｂ６
０〜Ｂ６３）に含まれるすべてのトランジスタ３０７お
よび３０８がＯＮ状態となる。
信号生成回路１２の出力信号ＴＡｙ０，ＴＡｙ１，…，
ＴＡｙ６３はそれぞれ、ブロックトランスファーゲート
１５においてブロックＢ０，Ｂ１，…，Ｂ６３内のトラ
ンジスタ３０５および３０６のゲートに与えられる。同
様に、ブロックトランスファー信号生成回路１２の出力
信号ＴＢｙ０，ＴＢｙ１，…，およびＴＢｙ６３はそれ
ぞれ、ブロックトランスファーゲート１７においてブロ
ックＢ０，Ｂ１，…，およびＢ６３内のトランジスタ３
０７および３０８のゲートに与えられる。したがって、
ブロックトランスファータイミング生成回路１１の出力
信号ＴＡがハイレベルである期間において、ブロックプ
リデコーダ７の出力信号ＰＺ０〜ＰＺ３のうちのいずれ
か１つのみがハイレベルであれば、ブロックＢ０〜Ｂ６
３のうちのいずれか１つに含まれるすべてのトランジス
タ３０５および３０６がすべてＯＮ状態となり、他のブ
ロックに含まれるすべてのトランジスタ３０５および３
０６はＯＦＦ状態となる。また信号ＰＺ０〜ＰＺ３のう
ちのいずれか２つがハイレベルであれば、ブロックＢ０
〜Ｂ６３のうちのいずれか２つのブロック（Ｂ０および
Ｂ１，Ｂ２およびＢ３，…，Ｂ６２およびＢ６３）に含
まれるすべてのトランジスタ３０５および３０６がＯＮ
状態となる。信号ＰＺ０〜ＰＺ３がすべてハイレベルで
あれば、ブロックＢ０〜Ｂ６３のうちのいずれか４つの
ブロック（Ｂ０〜Ｂ３，Ｂ４〜Ｂ７，…，Ｂ６０〜Ｂ６
３）に含まれるすべてのトランジスタ３０５および３０
６がＯＮ状態となる。同様に、ブロックトランスファー
タイミング制御回路１１の出力信号ＴＢがハイレベルで
ある期間には、信号ＰＺ０〜ＰＺ３のうちの１つがハイ
レベルである場合、ブロックＢ０〜Ｂ６３のうちのいず
れか１つのブロックに含まれるすべてのトランジスタ３
０７および３０８がＯＮ状態となる。信号ＰＺ０〜ＰＺ
３のうちのいずれか２つがハイレベルであれば、ブロッ
クＢ０〜Ｂ６３のうちのいずれか２つのブロック（Ｂ０
およびＢ１，Ｂ２およびＢ３，…，Ｂ６２およびＢ６３
）に含まれるすべてのトランジスタ３０７および３０８
がＯＮ状態となる。信号ＰＺ０〜ＰＺ３のすべてがハイ
レベルであれば、ブロックＢ０〜Ｂ６３のうちのいずれ
か４つのブロック（Ｂ０〜Ｂ３，Ｂ４〜Ｂ７，…，Ｂ６
０〜Ｂ６３）に含まれるすべてのトランジスタ３０７お
よび３０８がＯＮ状態となる。
【００５３】このように、ブロックトランスファータイ
ミング制御回路１１の出力信号ＴＡがハイレベルであれ
ば、ブロックトランスファーゲート１５において、コマ
ンドレジスタ８の出力信号ＡおよびＢの論理レベルの組
合わせに応じた数のブロックに含まれるすべてのトラン
ジスタ３０５および３０６が導通し、ブロックトランス
ファータイミング制御回路１１の出力信号ＴＢがハイレ
ベルであれば、ブロックトランスファーゲート１７にお
いて、前記出力信号ＡおよびＢの論理レベルの組合わせ
に応じた数のブロックに含まれるすべてのトランジスタ
３０７および３０８が導通する。信号ＡおよびＢの論理
レベルの組合わせは外部信号Ｄ０およびＤ１の論理レベ
ルの組合わせによって決定されるので、外部信号Ｄ０お
よびＤ１の論理レベルを固定しておき、信号ＴＡｙ０〜
ＴＡｙ６３が外部信号Ｄ０およびＤ１の論理レベルの組
合わせによって決定された数（１，２，４）ずつ順にハ
イレベルとなるように、外部アドレス信号Ｙ４〜Ｙ９の
論理レベルの組合わせを変化させれば、ブロックトラン
スファーゲート１５において、トランジスタ３０５およ
び３０６が前記決定された数のブロック分ずつ順に導通
し、ブロックトランスファーゲート１７において、トラ
ンジスタ３０７および３０８は前記決定された数のブロ
ック分ずつ順に導通する。
ミング制御回路１１の出力信号ＴＡがハイレベルであれ
ば、ブロックトランスファーゲート１５において、コマ
ンドレジスタ８の出力信号ＡおよびＢの論理レベルの組
合わせに応じた数のブロックに含まれるすべてのトラン
ジスタ３０５および３０６が導通し、ブロックトランス
ファータイミング制御回路１１の出力信号ＴＢがハイレ
ベルであれば、ブロックトランスファーゲート１７にお
いて、前記出力信号ＡおよびＢの論理レベルの組合わせ
に応じた数のブロックに含まれるすべてのトランジスタ
３０７および３０８が導通する。信号ＡおよびＢの論理
レベルの組合わせは外部信号Ｄ０およびＤ１の論理レベ
ルの組合わせによって決定されるので、外部信号Ｄ０お
よびＤ１の論理レベルを固定しておき、信号ＴＡｙ０〜
ＴＡｙ６３が外部信号Ｄ０およびＤ１の論理レベルの組
合わせによって決定された数（１，２，４）ずつ順にハ
イレベルとなるように、外部アドレス信号Ｙ４〜Ｙ９の
論理レベルの組合わせを変化させれば、ブロックトラン
スファーゲート１５において、トランジスタ３０５およ
び３０６が前記決定された数のブロック分ずつ順に導通
し、ブロックトランスファーゲート１７において、トラ
ンジスタ３０７および３０８は前記決定された数のブロ
ック分ずつ順に導通する。
【００５４】逆にブロックトランスファータイミング制
御回路１１の出力信号ＴＡがローレベルであれば、ブロ
ックトランスファーゲート１５内のすべてのトランジス
タ３０５および３０６はＯＦＦ状態となり、ブロックト
ランスファータイミング生成回路１１の出力信号ＴＢが
ローレベルであれば、ブロックトランスファーゲート１
７内のすべてのトランジスタ３０７および３０８はＯＦ
Ｆ状態となる。
御回路１１の出力信号ＴＡがローレベルであれば、ブロ
ックトランスファーゲート１５内のすべてのトランジス
タ３０５および３０６はＯＦＦ状態となり、ブロックト
ランスファータイミング生成回路１１の出力信号ＴＢが
ローレベルであれば、ブロックトランスファーゲート１
７内のすべてのトランジスタ３０７および３０８はＯＦ
Ｆ状態となる。
【００５５】そこで、ＤＲＡＭメモリアレイ１３および
ＳＲＡＭメモリアレイ１８間でのデータ転送時には、ブ
ロックトランスファータイミング生成回路１１がハイレ
ベルの信号ＴＡおよびＴＢを出力する。さらに、このデ
ータ転送時には、信号ｙ０〜ｙ６３が外部信号Ｔ０およ
びＴ１への論理レベルの組合わせに応じて決定された数
ずつ順にハイレベルとなるように、外部アドレス信号Ｙ
４〜Ｙ９の論理レベルの組合わせが変化させられる。こ
の結果、図２において、ＤＲＡＭメモリアレイ１３から
ＳＲＡＭメモリアレイ１８へのデータ転送時には、ＤＲ
ＡＭメモリアレイ１３内の活性化されたワード線に接続
される１行分のメモリセルの記憶データが、前記決定さ
れた数のブロック分（１６ビット，３２ビット，６４ビ
ット）ずつ順に、対応するセンスアンプ１３５および１
３６ならびに対応するトランジスタ３０５〜３０８を介
して、ＳＲＡＭメモリアレイ１８内の対応するビット線
ＢＬａ２およびＢＬｂ２に転送される。逆に、ＳＲＡＭ
メモリアレイ１８からＤＲＡＭメモリアレイ１３へのデ
ータ転送時には、ＳＲＡＭメモリアレイ１８内の活性化
されたワード線に接続される１行分のメモリセルの記憶
データが前記決定された数のブロック分ずつ順に、対応
するセンスアンプ１３５および１３６ならびに対応する
トランジスタ３０５〜３０８を介して、ＤＲＡＭメモリ
アレイ１３内の対応するビット線ＢＬａ１およびＢＬｂ
２に転送される。
ＳＲＡＭメモリアレイ１８間でのデータ転送時には、ブ
ロックトランスファータイミング生成回路１１がハイレ
ベルの信号ＴＡおよびＴＢを出力する。さらに、このデ
ータ転送時には、信号ｙ０〜ｙ６３が外部信号Ｔ０およ
びＴ１への論理レベルの組合わせに応じて決定された数
ずつ順にハイレベルとなるように、外部アドレス信号Ｙ
４〜Ｙ９の論理レベルの組合わせが変化させられる。こ
の結果、図２において、ＤＲＡＭメモリアレイ１３から
ＳＲＡＭメモリアレイ１８へのデータ転送時には、ＤＲ
ＡＭメモリアレイ１３内の活性化されたワード線に接続
される１行分のメモリセルの記憶データが、前記決定さ
れた数のブロック分（１６ビット，３２ビット，６４ビ
ット）ずつ順に、対応するセンスアンプ１３５および１
３６ならびに対応するトランジスタ３０５〜３０８を介
して、ＳＲＡＭメモリアレイ１８内の対応するビット線
ＢＬａ２およびＢＬｂ２に転送される。逆に、ＳＲＡＭ
メモリアレイ１８からＤＲＡＭメモリアレイ１３へのデ
ータ転送時には、ＳＲＡＭメモリアレイ１８内の活性化
されたワード線に接続される１行分のメモリセルの記憶
データが前記決定された数のブロック分ずつ順に、対応
するセンスアンプ１３５および１３６ならびに対応する
トランジスタ３０５〜３０８を介して、ＤＲＡＭメモリ
アレイ１３内の対応するビット線ＢＬａ１およびＢＬｂ
２に転送される。
【００５６】このように、このキャッシュＤＲＡＭにお
いて、ＤＲＡＭメモリアレイ１３およびＳＲＡＭメモリ
アレイ１８間で一度に転送されるデータ量は外部信号Ｄ
０およびＤ１の論理レベルの組合わせに応じて３種類に
可変である。すなわち、外部信号Ｄ０およびＤ１がとも
にローレベルであれば、ブロックトランスファー信号生
成回路１２の出力信号ＴＡｙ０〜ＴＡｙ６３のうちの１
つおよび信号ＴＢｙ０〜ＴＢｙ６３のうちの１つが同時
にハイレベルとなるので、一度に転送されるデータ量は
１つのブロックに含まれるメモリセル列の数に対応する
１６ビットであり、外部信号Ｄ０およびＤ１がそれぞれ
ハイレベルおよびローレベルであれば、信号ＴＡｙ０〜
ＴＡｙ６３のうちの２つおよび信号ＴＢｙ０〜ＴＢｙ６
３のうちの２つが同時にハイレベルとなるので、一度に
転送されるデータ量は２つのブロックに含まれるメモリ
セル列の数に対応する３２ビットであり、外部信号Ｄ０
およびＤ１がそれぞれローレベルおよびハイレベルであ
れば、信号ＴＡｙ０〜ＴＡｙ６３のうちの４つおよびＴ
Ｂｙ０〜ＴＢｙ６３のうちの４つが同時にハイレベルと
なるので、一度に転送されるデータ量は４つのブロック
に含まれるメモリセル列の数に対応する６４ビットであ
る。したがって、このキャッシュＤＲＡＭが２次キャッ
シュとして用いられる場合、ＤＲＡＭメモリアレイ１３
およびＳＲＡＭメモリアレイ１８間で一度に転送される
データ量が１次キャッシュとして用いられるメモリのブ
ロックサイズに適合するものとなるように、外部信号Ｄ
０およびＤ１の論理レベルの組合わせを設定しておけば
、１次キャッシュと２次キャッシュとの間でのデータ交
換の際に前述したようなミスヒットは生じない。
いて、ＤＲＡＭメモリアレイ１３およびＳＲＡＭメモリ
アレイ１８間で一度に転送されるデータ量は外部信号Ｄ
０およびＤ１の論理レベルの組合わせに応じて３種類に
可変である。すなわち、外部信号Ｄ０およびＤ１がとも
にローレベルであれば、ブロックトランスファー信号生
成回路１２の出力信号ＴＡｙ０〜ＴＡｙ６３のうちの１
つおよび信号ＴＢｙ０〜ＴＢｙ６３のうちの１つが同時
にハイレベルとなるので、一度に転送されるデータ量は
１つのブロックに含まれるメモリセル列の数に対応する
１６ビットであり、外部信号Ｄ０およびＤ１がそれぞれ
ハイレベルおよびローレベルであれば、信号ＴＡｙ０〜
ＴＡｙ６３のうちの２つおよび信号ＴＢｙ０〜ＴＢｙ６
３のうちの２つが同時にハイレベルとなるので、一度に
転送されるデータ量は２つのブロックに含まれるメモリ
セル列の数に対応する３２ビットであり、外部信号Ｄ０
およびＤ１がそれぞれローレベルおよびハイレベルであ
れば、信号ＴＡｙ０〜ＴＡｙ６３のうちの４つおよびＴ
Ｂｙ０〜ＴＢｙ６３のうちの４つが同時にハイレベルと
なるので、一度に転送されるデータ量は４つのブロック
に含まれるメモリセル列の数に対応する６４ビットであ
る。したがって、このキャッシュＤＲＡＭが２次キャッ
シュとして用いられる場合、ＤＲＡＭメモリアレイ１３
およびＳＲＡＭメモリアレイ１８間で一度に転送される
データ量が１次キャッシュとして用いられるメモリのブ
ロックサイズに適合するものとなるように、外部信号Ｄ
０およびＤ１の論理レベルの組合わせを設定しておけば
、１次キャッシュと２次キャッシュとの間でのデータ交
換の際に前述したようなミスヒットは生じない。
【００５７】上記実施例では、ＤＲＡＭメモリアレイお
よびＳＲＡＭメモリアレイ間で何ブロック分のデータが
一度に転送されるかが外部信号Ｄ０およびＤ１という２
ビットデータによって設定されるので、一度に転送され
るデータ量は３種類に可変であったが、一度に転送され
るデータ量は何種類に可変であってもよい。たとえば上
記実施例において一度に転送されるデータ量を設定する
ためにコマンドレジスタ８に入力される外部信号として
３ビット以上の信号を用いれば、一度に転送されるデー
タ量は４種類以上に可変となり、この外部信号として１
ビットのデータを用いれば、一度に転送されるデータ量
は２種類に可変となる。もちろんいずれの場合にも、コ
マンドレジスタ８は、ＤＲＡＭメモリアレイ１３および
ＳＲＡＭメモリアレイ１８間でのデータ転送時において
、これらの外部信号をすべて取込んでラッチするように
構成され、かつ、ブロックプリデコーダ７は、コマンド
レジスタ８から与えられる信号の論理レベルの組合わせ
に応じて、ハイレベルの出力信号の数が変化するように
構成されねばならない。
よびＳＲＡＭメモリアレイ間で何ブロック分のデータが
一度に転送されるかが外部信号Ｄ０およびＤ１という２
ビットデータによって設定されるので、一度に転送され
るデータ量は３種類に可変であったが、一度に転送され
るデータ量は何種類に可変であってもよい。たとえば上
記実施例において一度に転送されるデータ量を設定する
ためにコマンドレジスタ８に入力される外部信号として
３ビット以上の信号を用いれば、一度に転送されるデー
タ量は４種類以上に可変となり、この外部信号として１
ビットのデータを用いれば、一度に転送されるデータ量
は２種類に可変となる。もちろんいずれの場合にも、コ
マンドレジスタ８は、ＤＲＡＭメモリアレイ１３および
ＳＲＡＭメモリアレイ１８間でのデータ転送時において
、これらの外部信号をすべて取込んでラッチするように
構成され、かつ、ブロックプリデコーダ７は、コマンド
レジスタ８から与えられる信号の論理レベルの組合わせ
に応じて、ハイレベルの出力信号の数が変化するように
構成されねばならない。
【００５８】また、前記一度に転送されるデータ量は、
１ブロックに含まれるメモリセル列の数によっても異な
るが、１ブロックに含まれるメモリセル列の数は上記実
施例に示されたもの（１６）に限定されず任意の値であ
ってよい。さらに、ブロックの数も上記実施例に示され
たもの（６４）に限定されず任意の値であってよい。
１ブロックに含まれるメモリセル列の数によっても異な
るが、１ブロックに含まれるメモリセル列の数は上記実
施例に示されたもの（１６）に限定されず任意の値であ
ってよい。さらに、ブロックの数も上記実施例に示され
たもの（６４）に限定されず任意の値であってよい。
【００５９】上記実施例では、いくつのブロックに含ま
れるトランジスタ３０５，３０６，３０７，３０８を同
時にＯＮ状態にするかを決定する信号ＰＺ０〜ＰＺ３が
データ転送量制御回路５に含まれる一連のデコーダ回路
のうちの初段の回路（ブロックプリデコーダ７）によっ
て作成されたが、このような信号は前記一連のデコーダ
回路のいずれの部分で作成されてもよい。たとえば上記
実施例においては、このような信号をブロックプリデコ
ーダ７以外のデコーダによって作成する場合、このデコ
ーダをコマンドレジスタ８の出力信号によって制御すれ
ばよい。
れるトランジスタ３０５，３０６，３０７，３０８を同
時にＯＮ状態にするかを決定する信号ＰＺ０〜ＰＺ３が
データ転送量制御回路５に含まれる一連のデコーダ回路
のうちの初段の回路（ブロックプリデコーダ７）によっ
て作成されたが、このような信号は前記一連のデコーダ
回路のいずれの部分で作成されてもよい。たとえば上記
実施例においては、このような信号をブロックプリデコ
ーダ７以外のデコーダによって作成する場合、このデコ
ーダをコマンドレジスタ８の出力信号によって制御すれ
ばよい。
【００６０】
【発明の効果】以上のように、本発明によれば、同一チ
ップ上に設けられた第１および第２のメモリアレイ間で
一度に転送されるデータ量が外部信号に応じて可変とな
る。このため、本発明に係る半導体記憶装置をたとえば
、第１のメモリアレイおよび第２のメモリアレイにそれ
ぞれＤＲＡＭメモリアレイおよびＳＲＡＭメモリアレイ
を用いることによって２次キャッシュとして用いた場合
、２次キャッシュから１次キャッシュに１ブロック分と
して転送されるデータ量を１次キャッシュのブロックサ
イズに応じて設定することができるので、１次キャッシ
ュと２次キャッシュとの間でのデータ交換の際にミスヒ
ットが生じることがない。この結果、この１次キャッシ
ュおよび２次キャッシュを搭載したシステムの機能性が
向上される。
ップ上に設けられた第１および第２のメモリアレイ間で
一度に転送されるデータ量が外部信号に応じて可変とな
る。このため、本発明に係る半導体記憶装置をたとえば
、第１のメモリアレイおよび第２のメモリアレイにそれ
ぞれＤＲＡＭメモリアレイおよびＳＲＡＭメモリアレイ
を用いることによって２次キャッシュとして用いた場合
、２次キャッシュから１次キャッシュに１ブロック分と
して転送されるデータ量を１次キャッシュのブロックサ
イズに応じて設定することができるので、１次キャッシ
ュと２次キャッシュとの間でのデータ交換の際にミスヒ
ットが生じることがない。この結果、この１次キャッシ
ュおよび２次キャッシュを搭載したシステムの機能性が
向上される。
【図１】本発明の一実施例のキャッシュＤＲＡＭの全体
構成を示す概略ブロック図である。
構成を示す概略ブロック図である。
【図２】図１におけるＤＲＡＭメモリアレイ１３とＳＲ
ＡＭメモリアレイ１８との間の接続関係を示す回路図で
ある。
ＡＭメモリアレイ１８との間の接続関係を示す回路図で
ある。
【図３】図１におけるコマンドレジスタ８の具体構成例
を示す回路図である。
を示す回路図である。
【図４】図１におけるブロックプリデコーダ７の具体構
成例を示す回路図である。
成例を示す回路図である。
【図５】従来のキャッシュＤＲＡＭの全体構成を示す概
略ブロック図である。
略ブロック図である。
【図６】従来のキャッシュＤＲＡＭにおけるＤＲＡＭメ
モリアレイおよびＳＲＡＭメモリアレイ間の接続関係を
示す回路図である。
モリアレイおよびＳＲＡＭメモリアレイ間の接続関係を
示す回路図である。
【図７】従来のキャッシュＤＲＡＭが２次キャッシュと
して用いられた場合の問題点を概念的に示す図である。
して用いられた場合の問題点を概念的に示す図である。
６ アドレスバッファ
７ ブロックプリデコーダ
８ コマンドレジスタ
９ プリデコーダ
１０ 列デコーダ
１１ ブロックトランスファータイミング制御回路１
２ ブロックトランスファー信号生成回路１３，１０
０ ＤＲＡＭメモリアレイ１４，１６ センスアン
プ部 １５，１７ ブロックトランスファーゲート１８，２
００ ＳＲＡＭメモリアレイ１９，２１０ ＳＲＡ
Ｍメモリアレイのローデコーダ２０，１１０ ＤＲＡ
Ｍアレイのコラムデコーダなお、図中、同一符号は同一
または相当部分を示す。
２ ブロックトランスファー信号生成回路１３，１０
０ ＤＲＡＭメモリアレイ１４，１６ センスアン
プ部 １５，１７ ブロックトランスファーゲート１８，２
００ ＳＲＡＭメモリアレイ１９，２１０ ＳＲＡ
Ｍメモリアレイのローデコーダ２０，１１０ ＤＲＡ
Ｍアレイのコラムデコーダなお、図中、同一符号は同一
または相当部分を示す。
Claims (1)
- 【請求項１】 複数の列に配列された第１のメモリセ
ルを有する第１のメモリアレイと、前記第１のメモリア
レイの前記複数の列に対応して、複数の列に配列された
第２のメモリセルを有する第２のメモリアレイと、前記
第１のメモリアレイの前記複数の列に対応して設けられ
る複数の第１ビット線と、前記第２メモリアレイの前記
複数の列に対応して設けられる複数の第２ビット線と、
前記複数の第１ビット線と前記複数の第２ビット線との
間にそれぞれ設けられる複数のスイッチング手段とを備
え、前記複数のスイッチング手段は複数のブロックに分
割され、前記複数のブロックのうち、所定の外部信号に
応じた数のブロックを同時に選択する手段と、前記選択
手段によって選択されたブロックに含まれる前記スイッ
チング手段を同時にオン状態にする制御手段とをさらに
備えた、半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3071746A JPH04307495A (ja) | 1991-04-04 | 1991-04-04 | 半導体記憶装置 |
| KR1019920005338A KR920020495A (ko) | 1991-04-04 | 1992-03-31 | 반도체 기억장치 |
| DE4210857A DE4210857C2 (de) | 1991-04-04 | 1992-04-01 | Halbleiterspeichereinrichtung und Verfahren zum Übertragen von Daten |
| US07/862,499 US5305280A (en) | 1991-04-04 | 1992-04-02 | Semiconductor memory device having on the same chip a plurality of memory circuits among which data transfer is performed to each other and an operating method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3071746A JPH04307495A (ja) | 1991-04-04 | 1991-04-04 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04307495A true JPH04307495A (ja) | 1992-10-29 |
Family
ID=13469400
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3071746A Withdrawn JPH04307495A (ja) | 1991-04-04 | 1991-04-04 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5305280A (ja) |
| JP (1) | JPH04307495A (ja) |
| KR (1) | KR920020495A (ja) |
| DE (1) | DE4210857C2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6128700A (en) * | 1995-05-17 | 2000-10-03 | Monolithic System Technology, Inc. | System utilizing a DRAM array as a next level cache memory and method for operating same |
Families Citing this family (36)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0552667B1 (en) * | 1992-01-22 | 1999-04-21 | Enhanced Memory Systems, Inc. | Enhanced dram with embedded registers |
| JPH0916470A (ja) | 1995-07-03 | 1997-01-17 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US5825774A (en) * | 1995-07-12 | 1998-10-20 | 3Com Corporation | Packet characterization using code vectors |
| US5796944A (en) * | 1995-07-12 | 1998-08-18 | 3Com Corporation | Apparatus and method for processing data frames in an internetworking device |
| US5748633A (en) * | 1995-07-12 | 1998-05-05 | 3Com Corporation | Method and apparatus for the concurrent reception and transmission of packets in a communications internetworking device |
| US5812775A (en) * | 1995-07-12 | 1998-09-22 | 3Com Corporation | Method and apparatus for internetworking buffer management |
| US5651002A (en) * | 1995-07-12 | 1997-07-22 | 3Com Corporation | Internetworking device with enhanced packet header translation and memory |
| US5687132A (en) * | 1995-10-26 | 1997-11-11 | Cirrus Logic, Inc. | Multiple-bank memory architecture and systems and methods using the same |
| US5748547A (en) * | 1996-05-24 | 1998-05-05 | Shau; Jeng-Jye | High performance semiconductor memory devices having multiple dimension bit lines |
| US6404670B2 (en) | 1996-05-24 | 2002-06-11 | Uniram Technology, Inc. | Multiple ports memory-cell structure |
| US20050036363A1 (en) * | 1996-05-24 | 2005-02-17 | Jeng-Jye Shau | High performance embedded semiconductor memory devices with multiple dimension first-level bit-lines |
| DE19622578C2 (de) * | 1996-06-05 | 1998-12-10 | Rovotech Elektronik Gmbh | Bildsignalverarbeitungseinrichtung und digitaler Mischer für Bildsignale |
| US5844856A (en) * | 1996-06-19 | 1998-12-01 | Cirrus Logic, Inc. | Dual port memories and systems and methods using the same |
| US6167486A (en) | 1996-11-18 | 2000-12-26 | Nec Electronics, Inc. | Parallel access virtual channel memory system with cacheable channels |
| US5748554A (en) * | 1996-12-20 | 1998-05-05 | Rambus, Inc. | Memory and method for sensing sub-groups of memory elements |
| US5835932A (en) * | 1997-03-13 | 1998-11-10 | Silicon Aquarius, Inc. | Methods and systems for maintaining data locality in a multiple memory bank system having DRAM with integral SRAM |
| US6510098B1 (en) * | 1997-05-28 | 2003-01-21 | Cirrus Logic, Inc. | Method and apparatus for transferring data in a dual port memory |
| JP3161383B2 (ja) * | 1997-09-16 | 2001-04-25 | 日本電気株式会社 | 半導体記憶装置 |
| JP3092558B2 (ja) | 1997-09-16 | 2000-09-25 | 日本電気株式会社 | 半導体集積回路装置 |
| US5963481A (en) * | 1998-06-30 | 1999-10-05 | Enhanced Memory Systems, Inc. | Embedded enhanced DRAM, and associated method |
| US6330636B1 (en) | 1999-01-29 | 2001-12-11 | Enhanced Memory Systems, Inc. | Double data rate synchronous dynamic random access memory device incorporating a static RAM cache per memory bank |
| US6078532A (en) * | 1999-02-01 | 2000-06-20 | Cisco Technology Inc. | Method and apparatus for improving performance of DRAM subsystems with SRAM overlays |
| US6708254B2 (en) | 1999-11-10 | 2004-03-16 | Nec Electronics America, Inc. | Parallel access virtual channel memory system |
| US6587936B1 (en) | 2001-02-21 | 2003-07-01 | Cisco Technology, Inc. | Multi-bank memory access method and apparatus |
| US7500075B1 (en) | 2001-04-17 | 2009-03-03 | Rambus Inc. | Mechanism for enabling full data bus utilization without increasing data granularity |
| US6825841B2 (en) * | 2001-09-07 | 2004-11-30 | Rambus Inc. | Granularity memory column access |
| US7341765B2 (en) * | 2004-01-27 | 2008-03-11 | Battelle Energy Alliance, Llc | Metallic coatings on silicon substrates, and methods of forming metallic coatings on silicon substrates |
| KR100687866B1 (ko) * | 2004-04-13 | 2007-02-27 | 주식회사 하이닉스반도체 | 메모리장치의 데이터 입출력 장치 |
| US8190808B2 (en) * | 2004-08-17 | 2012-05-29 | Rambus Inc. | Memory device having staggered memory operations |
| US7280428B2 (en) * | 2004-09-30 | 2007-10-09 | Rambus Inc. | Multi-column addressing mode memory system including an integrated circuit memory device |
| US8595459B2 (en) | 2004-11-29 | 2013-11-26 | Rambus Inc. | Micro-threaded memory |
| CN1870873A (zh) * | 2005-05-28 | 2006-11-29 | 深圳富泰宏精密工业有限公司 | 铰链装置及应用该铰链装置的便携式电子装置 |
| US20070260841A1 (en) | 2006-05-02 | 2007-11-08 | Hampel Craig E | Memory module with reduced access granularity |
| US7808854B2 (en) * | 2008-02-19 | 2010-10-05 | Kabushiki Kaisha Toshiba | Systems and methods for data transfers between memory cells |
| US9268719B2 (en) | 2011-08-05 | 2016-02-23 | Rambus Inc. | Memory signal buffers and modules supporting variable access granularity |
| US10068636B2 (en) * | 2016-12-30 | 2018-09-04 | Intel Corporation | Apparatuses and methods for accessing and scheduling between a plurality of row buffers |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5951075B2 (ja) * | 1980-03-31 | 1984-12-12 | 富士通株式会社 | 半導体記憶装置 |
| NL8602178A (nl) * | 1986-08-27 | 1988-03-16 | Philips Nv | Geintegreerde geheugenschakeling met blokselektie. |
| JP2714944B2 (ja) * | 1987-08-05 | 1998-02-16 | 三菱電機株式会社 | 半導体記憶装置 |
| US5031146A (en) * | 1988-12-22 | 1991-07-09 | Digital Equipment Corporation | Memory apparatus for multiple processor systems |
-
1991
- 1991-04-04 JP JP3071746A patent/JPH04307495A/ja not_active Withdrawn
-
1992
- 1992-03-31 KR KR1019920005338A patent/KR920020495A/ko not_active IP Right Cessation
- 1992-04-01 DE DE4210857A patent/DE4210857C2/de not_active Expired - Fee Related
- 1992-04-02 US US07/862,499 patent/US5305280A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6128700A (en) * | 1995-05-17 | 2000-10-03 | Monolithic System Technology, Inc. | System utilizing a DRAM array as a next level cache memory and method for operating same |
Also Published As
| Publication number | Publication date |
|---|---|
| US5305280A (en) | 1994-04-19 |
| DE4210857C2 (de) | 1994-10-20 |
| KR920020495A (ko) | 1992-11-21 |
| DE4210857A1 (de) | 1992-10-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH04307495A (ja) | 半導体記憶装置 | |
| US6381190B1 (en) | Semiconductor memory device in which use of cache can be selected | |
| JP3223964B2 (ja) | 半導体記憶装置 | |
| EP1995735B1 (en) | Memory device, memory controller and memory system | |
| US6041389A (en) | Memory architecture using content addressable memory, and systems and methods using the same | |
| JP4569915B2 (ja) | 半導体記憶装置 | |
| US5568428A (en) | Memory device and serial-parallel data transform circuit | |
| US6385128B1 (en) | Random access memory having a read/write address bus and process for writing to and reading from the same | |
| US5226139A (en) | Semiconductor memory device with a built-in cache memory and operating method thereof | |
| US6418063B1 (en) | Memory architecture and systems and methods using the same | |
| JP2000011640A (ja) | 半導体記憶装置 | |
| JPH05225774A (ja) | マルチポート半導体記憶装置 | |
| US5761694A (en) | Multi-bank memory system and method having addresses switched between the row and column decoders in different banks | |
| US6134178A (en) | Synchronous semiconductor memory device suitable for merging with logic | |
| US6262936B1 (en) | Random access memory having independent read port and write port and process for writing to and reading from the same | |
| US6091667A (en) | Semiconductor memory device and a data reading method and a data writing method therefor | |
| JP3279787B2 (ja) | 半導体記憶装置 | |
| JPH08235852A (ja) | 半導体記憶装置 | |
| JP2845187B2 (ja) | 半導体記憶装置 | |
| JPS6227476B2 (ja) | ||
| US5818765A (en) | Semiconductor memory device having auxiliary memory | |
| US20020034102A1 (en) | Semiconductor memory device | |
| KR100361862B1 (ko) | 반도체 메모리장치 및 이의 센싱전류 감소방법 | |
| US20230352068A1 (en) | Memory device including multi-bit cell and operating method thereof | |
| JP4143515B2 (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980711 |