KR20080083796A - 반도체 메모리 시스템 - Google Patents

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KR20080083796A KR1020070024444A KR20070024444A KR20080083796A KR 20080083796 A KR20080083796 A KR 20080083796A KR 1020070024444 A KR1020070024444 A KR 1020070024444A KR 20070024444 A KR20070024444 A KR 20070024444A KR 20080083796 A KR20080083796 A KR 20080083796A
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Abstract

면적을 증대시키지 않고도 복수의 랭크를 집적시킬 수 있는 반도체 메모리 시스템을 개시한다. 개시된 본 발명의 반도체 메모리 시스템은, 각각 뱅크를 포함하는 복수의 랭크가 집적된 메모리 디바이스, 및 상기 메모리 디바이스내에 집적되고 상기 복수의 랭크들과 각각 공통으로 연결된 공유 회로부를 포함한다. 이때, 상기 공유 회로부에서 제공되는 신호에 의해 상기 복수의 랭크가 선택적으로 동작한다.
반도체 메모리, 뱅크, 랭크, 디코딩

Description

반도체 메모리 시스템{Semiconductor Memory System }
도 1은 일반적인 반도체 메모리 시스템을 나타내는 블록도,
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 시스템을 나타내는 블록도,
도 3은 도 2의 반도체 메모리 시스템 내 커맨드 디코더를 나타낸 블록도,
도 4는 도 3의 커맨드 디코더 내 디코딩 회로부를 나타내는 회로도,
도 5는 본 발명의 일 실시예에 따른 디코딩 회로부를 나타낸 상세 회로도,
도 6은 본 발명의 일 실시예에 따른 반도체 메모리 시스템의 동작을 설명하기 위한 타이밍도, 및
도 7은 본 발명의 다른 실시예에 따른 디코딩 회로부를 나타낸 회로도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 메모리 디바이스 110a,110b : 랭크
120 : 입력 버퍼 130 : 커맨드 디코더
140a,140b: 뱅크 콘트롤러 150a,150b: 뱅크
본 발명은 반도체 메모리 시스템에 관한 것으로, 보다 구체적으로는 복수의 랭크가 통합된 메모리 디바이스를 구비한 반도체 메모리 시스템에 관한 것이다.
전형적인 메모리 시스템은 메모리 컨트롤러와, DRAM(Dynamic Random Access Memory) 디바이스와 같은 메모리 디바이스를 포함한다. 일부 시스템에서는, 프로세서(processor)가 메모리 컨트롤러의 기능을 수행하기도 한다. 메모리 디바이스는 통상 메모리 모듈 상에 배치되고, 모듈들은 메모리 인터페이스(memory interface)를 통해 메모리 컨트롤러에 접속된다. 메모리 인터페이스는 메모리 컨트롤러와 메모리 디바이스 사이의 커뮤니케이션(communication)을 제공한다. 예를 들면, 메모리 인터페이스는 칩 선택 라인(chip select line), 어드레스 버스 라인(address bus line), 커맨드 신호 라인(command signal line) 및 데이터 버스 라인(data bus line)을 포함할 수 있다.
이러한 메모리 시스템에서 메모리 컨트롤러는 마더 보드(mother board 혹은 인쇄회로기판)에 장착되며, 메모리 디바이스는 메모리 모듈 상에 장착된다. 메모리 모듈은 커넥터를 통해 마더 보드에 접속된다.
상기한 메모리 디바이스는 셀 테이블을 갖는 메모리 어레이일 수 있다. 이들 셀들은 전하를 유지하는 커패시터를 포함할 수 있고 메모리 디바이스의 구성에 따라 하나 이상의 데이터 비트를 저장한다. 또한, 메모리 디바이스 각각은 마더 보드 내에서 랭크(Rank)로 지칭된다.
종래의 반도체 메모리 시스템은 도 1에 도시된 바와 같이, 두 개의 랭크(10,20)가 클럭 신호(CK), 클럭 인에이블 신호(CKE), 커맨드 신호(/RAS,/CAS, /WE) 및 데이터 신호(DQ)를 공유하도록 구성된다.
상기 랭크(10a,10b) 각각은 입력 버퍼(12), 커맨드 디코더(14), 뱅크 컨트롤러(16) 및 다수의 메모리 뱅크(18, Bank0∼N)로 구성되며, 상기 두 개의 랭크(10,20)는 칩선택 신호(/CS0, /CS1)에 의해 선택된다.
이와 같은 구성의 반도체 메모리 시스템은 커맨드 신호(/RAS,/CAS, /WE)가 상기 랭크(10a,10b)에 각각 입력되면, 랭크(10a,10b)내 각각의 입력 버퍼(12)를 거쳐 커맨드 디코더(14)에서 커맨드를 생성한다. 상기 생성된 커맨드는 각 랭크(10a,10b)내의 뱅크 컨트롤러(16)로 입력되어, 뱅크(18)를 선택하기 위한 제어 신호를 생성한다.
이러한 종래의 듀얼 랭크를 갖는 반도체 메모리 시스템은 두 개의 랭크가 커맨드 신호 및 데이터 신호(DQ)를 공유할 수 있다는 이점을 갖는다.
상기와 같이 듀얼 랭크로 반도체 메모리 시스템을 구성하기 위하여는 두 개의 메모리 디바이스가 마더 보드 상에 집적되어야 한다. 그런데, 상기 반도체 메모리 디바이스 각각은 일정한 면적을 보유하고 있으므로, 이들이 모두 마더 보드에 집적되면, 반도체 메모리 시스템의 면적이 자연히 증대되게 된다. 그러므로, 컴팩트된 현재의 반도체 메모리 시스템에 적용하기 어려운 문제점이 있다.
따라서, 본 발명의 목적은 면적을 증대시키지 않고도 복수의 랭크를 집적시킬 수 있는 반도체 메모리 시스템을 제공하는 것이다.
상기한 본 발명의 목적을 달성하기 위하여, 본 발명의 반도체 메모리 시스템은 각각 뱅크를 포함하는 복수의 랭크가 집적된 메모리 디바이스, 및 상기 메모리 디바이스의 복수의 랭크들 각각에 귀속되는 공유 회로부를 포함하며, 상기 공유 회로부에서 제공되는 신호에 의해 상기 복수의 랭크가 선택적으로 동작한다.
상기 메모리 디바이스는 복수의 커맨드 신호 및 상기 랭크들을 선택하기 위한 칩선택 신호를 입력받을 수 있다. 상기 공유 회로부는 상기 복수의 커맨드 신호 및 상기 칩선택 신호를 입력받아, 내부 입력 신호 및 칩선택 내부 신호를 생성하는 입력 버퍼, 및 상기 입력 버퍼에서 제공된 내부 입력 신호 및 칩선택 내부 신호에 의해 상기 랭크를 구동시키기 위한 내부 액티브 신호를 출력하는 커맨드 디코더를 포함할 수 있다. 상기 복수의 랭크 각각은 상기 공유 회로부에서 커맨드 디코더에서 제공된 내부 액티브 신호에 따라 상기 뱅크에 제어신호를 출력하는 뱅크 콘트롤러를 더 포함하고, 상기 뱅크는 복수의 메모리 셀 어레이를 포함할 수 있다.
상기 커맨드 디코더는, 상기 내부 입력 신호를 입력받는 디코딩 회로부, 및 상기 디코딩 회로부의 출력신호, 상기 칩선택 내부신호 및 랭크 모드 신호에 의해, 동작될 랭크를 결정하는 내부 액티브 신호를 생성하는 선택 회로부를 포함한다.
상기 디코딩 회로부는 상기 복수의 내부 입력 신호가 모두 하이 레벨일 때 하이 레벨을 출력하는 논리 회로를 포함할 수 있다.
상기 메모리 디바이스는 2개의 랭크를 포함하고, 상기 선택 신호 회로부는,
상기 2개의 랭크 중 제 1 랭크를 선택하기 위한 제 1 칩선택 내부 신호 및 상기 디코딩 회로부의 출력 신호를 입력받아, 상기 제 1 랭크내의 뱅크를 구동시키 기 위한 제 1 액티브 신호를 생성하는 제 1 내부신호 생성부, 및 상기 2개의 랭크 중 제 2 랭크를 선택하기 위한 제 2 칩선택 내부 신호, 랭크 모드 신호 및 상기 디코딩 회로부의 출력 신호를 입력받아, 상기 제 2 랭크내의 뱅크를 구동시키기 위한 제 2 액티브 신호를 생성하는 제 2 내부신호 생성부를 포함한다.
상기 랭크 모드 신호는 그것의 위상에 따라, 2개 랭크를 선택적으로 동작하도록 하게 하거나 혹은 2개의 랭크가 하나의 랭크로 동작하도록 하는 신호이다.
또한, 본 발명의 다른 실시예에 따른 반도체 메모리 시스템은, 각각 뱅크를 포함하는 듀얼(dual) 랭크가 집적된 메모리 디바이스, 및 상기 복수의 랭크d에 각각 공통적으로 귀속된 공유 회로부를 포함한다. 상기 공유 회로부는 복수의 커맨드 신호, 랭크를 선택하기 위한 칩선택 신호를 입력받아, 내부 입력 신호 및 칩선택 내부 신호를 생성하는 입력 버퍼, 및 상기 입력 버퍼에서 제공된 내부 입력 신호, 상기 칩선택 내부 신호 및 랭크 모드 신호를 입력받아, 상기 랭크를 구동시키기 위한 내부 액티브 신호를 출력하는 커맨드 디코더를 포함한다.
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명한다.
본 발명은 컴팩트한 면적을 갖는 두개의 랭크가 통합된 반도체 메모리 디바이스를 구비하는 반도체 메모리 시스템을 제공하는 것이다. 하나의 반도체 메모리 디바이스에 통합되는 두 개의 랭크는 입력 버퍼 및 커맨드 디코더를 공유하므로써,입력 버퍼 및 커맨드 디코더의 면적만큼을 줄일 수 있다. 또한, 본 발명의 반도체 메모리 시스템은 복수개, 예컨대, 두 개의 랭크를 선택적으로 동작시키거나, 하나의 랭크로 동작될 수 있도록 랭크 모드 신호를 포함할 수 있다. 이에 따라, 복수 랭크 구동은 물론 단일 랭크 구동을 실현할 수 있다.
이와 같은 구성의 반도체 메모리 시스템에 대해 보다 구체적으로 설명한다.
도 2를 참조하면, 반도체 메모리 시스템은 복수개, 예컨대, 두 개의 랭크(110a,110b)가 통합된 하나의 반도체 메모리 디바이스(100)를 포함한다. 각각의 랭크(110a,110b)는 공유 회로부(115), 뱅크 컨트롤러(140a 또는 140b), 및 뱅크(150a 또는 150b)를 포함한다.
공유 회로부(115)는 입력 버퍼(120) 및 커맨드 디코더(130)로 구성될 수 있으며, 상기 공유 회로부(115)는 제 1 또는 제 2 뱅크 컨트롤러(140a,140b), 및 제 1 또는 제 2 뱅크(150a,150b)와 결합되어, 하나의 랭크(110a,110b)를 이룬다. 이러한 메모리 디바이스(100)는 클럭 신호(CK), 클럭 인에이블 신호(CKE), 커맨드 신호(/RAS,/CAS,/WE), 칩선택 신호(/CS0,/CS1) 및 DQ 신호(DQ<0:31>)를 입력받아 구동된다.
상기 입력 버퍼(120)는 메모리 디바이스(100) 외부로부터 커맨드 신호(/RAS,/CAS,/WE) 및 칩선택 신호(/CS0,/CS1)를 입력받아, 내부 입력 신호(irasb, icas, iwe) 및 칩선택 내부 신호(ics0b, ics1b)를 생성한다.
상기 커맨드 디코더(130)는 상기 입력 버퍼(120)로부터 제공된 내부 입력 신호(irasb, icas, iwe, ics0b, ics1b)를 입력받아 내부 액티브 신호(rowp6_r0, rowp6_r1)를 생성한다. 이와 같은 커맨드 디코더(130)는 도 3에 도시된 바와 같이, 내부 입력 신호(irasb, icas, iwe)를 입력받아 디코딩하는 디코딩 회로부(132), 및 디코딩 회로부(132)의 출력신호, 칩선택 내부 신호(ics0b, ics1b) 및 랭크 모드 신호(2rank)를 입력받아 뱅크를 선택하기 위한 내부 액티브 신호를 생성하는 선택 회로부(135)로 구성될 수 있다. 상기 랭크 모드 신호(2rank)는 외부에서 제공되는 신호일 수 있다.
상기 디코딩 회로부(132)는 상기 내부 입력 신호(irasb, icas, iwe)가 모두 하이 레벨일 때 하이 레벨을 출력하도록 설계된다. 예를 들어, 디코딩 회로부(132)는 도 4에 도시된 바와 같이, 내부 입력 신호(irasb, icas, iwe)를 입력받는 3입력 낸드 게이트(NAND1) 및 상기 낸드 게이트(NAND1)의 신호를 반전시키는 인버터(I321)로 구성될 수 있다.
보다 상세하게는, 상기 낸드 게이트(NAND1)는 도 5에 도시된 바와 같이, 제 1 PMOS 트랜지스터(P1) 및 제 2 PMOS 트랜지스터(P2), 제 1 NMOS 트랜지스터(N1), 제 2 NMOS 트랜지스터(N2) 및 제 3 NMOS 트랜지스터(N3)로 구성될 수 있다. 상기 제 1 및 제 2 PMOS 트랜지스터(P1,P2)는 병렬로 연결되고, 제 1 내지 제 3 NMOS 트랜지스터(N1,N2,N3)는 직렬로 연결되어, 서로 연결된다. 상기 제 1 PMOS 트랜지스터(P1)는 irasb 내부 입력 신호를 입력받는 게이트, 전원 전압(VDD)와 연결된 소오스, 및 상기 제 1 NMOS 트랜지스터(N1)와 연결되는 드레인을 포함한다. 제 1 NMOS 트랜지스터(N1)는 icas 내부 입력 신호를 입력받는 게이트, 제 1 PMOS 트랜지스터(P1)의 드레인과 연결되는 드레인, 및 제 2 NMOS 트랜지스터(N2)와 연결되는 소오스를 포함한다. 제 2 NMOS 트랜지스터(N2)는 iwe 내부 입력 신호를 입력받는 게이트, 제 1 NMOS 트랜지스터(N2)의 소오스와 연결되는 드레인, 및 제 3 NMOS 트랜지스터(N3)와 연결되는 소오스를 포함한다. 제 3 NMOS 트랜지스터(N3)는 상기 irasb 내부 입력 신호를 입력받는 게이트, 제 2 NMOS 트랜지스터(N2)의 드레인과 연결되는 소오스, 및 접지 전압(VSS)과 연결되는 드레인을 포함한다. 상기 제 1 인버터(1321)는 상기 낸드 게이트(NAND1)의 출력 신호를 반전시키도록 구성된다. 또한, 제 2 PMOS 트랜지스터(P2)는 상기 제 1 인버터(1321)의 출력 신호를 입력받는 게이트, 전원 전압과 연결된 소오스, 및 제 1 PMOS 트랜지스터(P1)의 드레인과 연결되는 드레인을 포함한다.
상기 선택 회로부(135)는 제 1 랭크(110a)내의 뱅크(150a)를 동작시키기 위한 내부 액티브 신호를 출력하는 제 1 내부신호 생성부(135a), 및 제 2 랭크(110b)내의 뱅크(150b)를 동작시키기 위한 내부 액티브 신호를 출력하는 제 2 내부신호 생성부(135b)로 구성될 수 있다.
상기 제 1 내부 신호 생성부(135a)는 증폭부(136), 제 1 논리조합부(138) 및 제 2 인버터(140)로 구성될 수 있다. 상기 증폭부(136)는 제 1 랭크(110a)를 선택하기 위한 제 1 칩선택 내부 신호(ics0b)를 증폭한다. 이러한 증폭부(136)는 시리즈(series)로 연결된 제 3 및 제 4 인버터(1361,1362)로 구성될 수 있다. 상기 제 1 논리조합부(138)는 상기 디코딩 신호부(132)의 출력 신호 및 상기 증폭부(136)의 출력 신호를 입력받아, 낸드(NAND) 연산을 수행하는 낸드 게이트일 수 있다. 상기 제 2 인버터(140)는 상기 제 1 논리조합부(138)의 출력 신호를 반전 증폭하여, 제 1 랭크(110a)내의 뱅크(150a)를 동작시키기 위한 제 1 내부 액티브 신호(rowp6_r0)를 출력한다.
상기 제 2 내부신호 생성부(135b)는 제 5 인버터(142), 제 2 논리조합 부(144), 제 3 논리조합부(146) 및 제 6 인버터(148)로 구성될 수 있다. 상기 제 5 인버터(142)는 제 1 랭크(110a)를 선택하기 위한 제 2 칩선택 내부 신호(ics1b)를 반전시키고, 제 2 논리조합부(144)는 반전된 제 2 칩선택 내부 신호(ics1b) 및 랭크 모드 신호(2rank)를 입력받아 낸드 연산하는 낸드 게이트일 수 있다. 상기 랭크 모드 신호(2rank)는 하나의 디바이스(100)내에 집적된 제 1 랭크(110a) 및/또는 제 2 랭크(110b)를 선택하기 위한 신호로서, 랭크 모드 신호(2rank)가 하이 레벨인 경우는 두 개의 뱅크(150a,150b)가 선택적으로 동작하게 하고, 랭크 모드 신호(2rank)가 로우 레벨인 경우 제 1 및 제 2 랭크(110a,110b)가 동시에 동작하도록 하는 MRS(mode register set) 신호일 수 있다. 제 3 논리조합부(146)는 제 2 논리조합부(144)의 출력 신호 및 디코딩 회로부(132)의 출력 신호를 입력받아 낸드 연산을 하는 낸드 게이트이고, 제 6 인버터(148)는 제 3 논리조합부(146)의 출력 신호를 반전 증폭하여, 제 2 내부 액티브 신호(rowp6_r1)를 출력한다.
상기 제 1 및 제 2 뱅크 콘트롤러(140a,140b)는 상기 제 1 내부 액티브 신호(rowp6_r0) 및 제 2 내부 액티브 신호(rowp6_r1)를 각각 입력받아, 제 1 및 제 2 뱅크(150a,150b)를 구동시키기 위한 제 1 및 제 2 제어신호(ctrl1, ctrl2)를 출력한다.
상기 제 1 및 제 2 제어 신호(ctrl1,ctrl2)는 상기 제 1 및 제 2 뱅크(150a,150b)에 각각 입력되어, 상기 뱅크(150a,150b)를 구성하는 메모리 셀 어레이를 선택적 혹은 동시에 동작시킨다.
이와 같은 구성을 갖는 본 발명의 반도체 메모리 시스템의 동작을 도 5 및 도 6을 참조하여 자세히 설명한다.
먼저, 커맨드 신호(/RAS,/CAS,/WE) 및 칩선택 신호(/CS0,/CS1)가 두 개의 랭크(입력 버퍼 및 커맨드 디코더를 공유하는 두 개의 뱅크)가 집적되어 있는 하나의 메모리 디바이스(100)에 입력된다. 상기 커맨드 신호(/RAS,/CAS,/WE) 및 칩선택 신호(/CS0,/CS1)는 본 발명의 메모리 디바이스(100)내의 입력 버퍼(120)에 입력되어, 내부 입력 신호(irasb,icasb,iwe) 및 칩선택 내부 신호(ics0b,ics1b)가 된다.
상기 공통 입력 버퍼(120)에서 생성된 내부 입력 신호(irasb,icasb,iwe) 및 칩선택 내부 신호(ics0b,ics1b)는 상기 커맨드 디코더(130)에 입력되어, 상기 듀얼 뱅크를 선택적 혹은 동시에 구동시키기 위한 내부 액티브 신호(rowp6_r0, rowp6_r1)를 생성한다.
이에 대해 보다 구체적으로 설명하면, 랭크 모드 신호(2rank)가 하이로 인에이블되고, 내부 입력 신호(irasb,icasb,iwe)가 모두 하이로 인에이블된 경우, 공통 커맨드 디코더(130)를 구성하는 디코딩 회로부(132)는 제 1 PMOS 트랜지스터(P1)의 턴오프 및 상기 제 1 내지 제 3 NMOS 트랜지스터(N1-N3)의 턴온 동작에 의해, 하이 레벨을 출력한다. 이 상태에서, 제 1 뱅크(150a)를 구동시키기 위한 칩선택 내부 신호(ics0b)가 하이로 인에이블되면, 상기 제 1 내부 신호 생성부(135a)는 하이 상태의 내부 신호(rowp6_r0)를 출력하여, 상기 제 1 뱅크 콘트롤러(140a)를 구동시킨다.
또한, 제 1 뱅크(150a)를 구동시키기 위한 제 1 칩선택 내부신호(ics0b) 대신 제 2 뱅크(150b)를 구동시키기 위한 제 2 칩선택 내부신호(ics1b)를 하이로 인 에이블시키면, 상기 제 2 내부 신호 생성부(135b)가 하이 상태의 내부 신호(rowp_r1)를 출력하여, 상기 제 2 뱅크 콘트롤러(140a)를 구동시킨다. 이때, 상기 제 1 칩선택 내부신호(ics0b) 및 제 2 칩선택 내부신호(ics1b)는 선택적으로 인에이블된다.
한편, 랭크 모드 신호(2rank)가 로우로 인에이블된 상태에서, 상기 내부 입력 신호 (irasb,icasb,iwe) 및 제 1 칩선택 내부신호(ics0b)가 하이로 인에이블되면, 제 2 칩선택 내부신호(ics1b)의 인에이블 여부와 상관없이, 제 1 및 제 2 내부 신호(rowp6_r0,rowp6_r1)가 동시에 하이가 된다. 이에 따라, 하나의 디바이스(100)는 마치 하나의 뱅크를 포함하는 것과 같은 동작을 수행한다.
본 발명에 따르면, 입력 버퍼 및 커맨드 디코더를 공유하는 두개의 랭크를 하나의 메모리 디바이스에 집적시키므로써, 반도체 메모리 시스템의 점유 면적을 현저히 줄일 수 있다. 또한, 랭크 모드 선택 신호의 인에이블 여부에 따라, 듀얼 랭크 또는 싱글 랭크로 개별 동작이 가능하므로, 다양한 모드의 동작을 구현할 수 있다.
본 발명은 상기한 실시예에 한정되는 것만은 아니다.
본 실시예에서는 디코딩 회로부(132)를 3입력 낸드 게이트(NAND1) 및 인버터(1321)의 조합으로 구성하였지만, 도 7에 도시된 바와 같이, irasb 내부 입력 신호 및 icas 내부 입력 신호가 입력되는 제 1 낸드 게이트(NAND2), iwe 내부 입력 신호를 반전시키는 인버터(IV), 및 제 1 낸드 게이트(NAND1) 및 상기 인버터(IV)의 출력 신호를 낸드연산하는 제 2 낸드 게이트(NAND3)로 구성된 회로와 같이 내부 커맨드가 모두 하이일 때 하이 레벨을 출력할 수 있는 디코딩 회로이면, 모두 여기에 적용될 수 있다.
또한, 본 실시예에서는 두 개의 랭크를 집적시키는 예에 대해서 설명하였지만, 여기에 한정되지 않고, 복수의 랭크를 집적시키는 예 또한 모두 본 발명에 포함됨은 물론이다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
이상에서 자세히 설명한 바와 같이, 본 발명에 의하면, 입력 버퍼 및 커맨드 디코더를 공유하는 두개의 랭크를 하나의 메모리 디바이스에 집적시킨다. 이에 따라, 상기 입력 버퍼 및 커맨드 디코더가 차지하였던 면적이 감소됨으로 인해, 반도체 메모리 시스템의 점유 면적을 현저히 줄일 수 있다.
또한, 랭크 모드 선택 신호의 인에이블 여부에 따라, 듀얼 랭크 또는 싱글 랭크로 개별 동작이 가능하므로, 다양한 모드의 동작을 구현할 수 있다.

Claims (16)

  1. 복수의 랭크가 집적된 메모리 디바이스; 및
    상기 메모리 디바이스의 복수의 랭크들 각각에 귀속되는 공유 회로부를 포함하며,
    상기 공유 회로부에서 제공되는 신호에 의해 상기 복수의 랭크가 선택적으로 동작하는 반도체 메모리 시스템.
  2. 제 1 항에 있어서, 상기 메모리 디바이스는 복수의 커맨드 신호 및 상기 랭크들을 선택하기 위한 칩선택 신호를 입력받는 것을 특징으로 하는 반도체 메모리 시스템.
  3. 제 2 항에 있어서, 상기 공유 회로부는,
    상기 복수의 커맨드 신호 및 상기 칩선택 신호를 입력받아, 내부 입력 신호 및 칩선택 내부 신호를 생성하는 입력 버퍼; 및
    상기 입력 버퍼에서 제공된 내부 입력 신호 및 칩선택 내부 신호에 의해 상기 랭크를 구동시키기 위한 내부 액티브 신호를 출력하는 커맨드 디코더를 포함하는 반도체 메모리 시스템.
  4. 제 1 항에 있어서, 상기 복수의 랭크 각각은
    복수의 뱅크와,
    상기 공유 회로부의 커맨드 디코더에서 제공된 내부 액티브 신호에 따라 상기 뱅크에 제어신호를 출력하는 뱅크 콘트롤러를 더 포함하고,
    상기 뱅크는 복수의 메모리 셀 어레이를 포함하는 반도체 메모리 시스템.
  5. 제 3 항에 있어서, 상기 커맨드 디코더는, 상기 내부 입력 신호를 입력받는 디코딩 회로부; 및
    상기 디코딩 회로부의 출력신호, 상기 칩선택 내부신호 및 랭크 모드 신호에 의해, 동작될 랭크를 결정하는 내부 액티브 신호를 생성하는 선택 회로부를 포함하는 반도체 메모리 시스템.
  6. 제 5 항에 있어서, 상기 디코딩 회로부는,
    상기 복수의 내부 입력 신호가 모두 하이 레벨일 때 하이 레벨을 출력하는 논리 회로를 포함하는 반도체 메모리 시스템.
  7. 제 5 항에 있어서, 상기 메모리 디바이스는 2개의 랭크를 포함하고,
    상기 선택 회로부는,
    상기 2개의 랭크 중 제 1 랭크를 선택하기 위한 제 1 칩선택 내부 신호 및 상기 디코딩 회로부의 출력 신호를 입력받아, 상기 제 1 랭크내의 뱅크를 구동시키기 위한 제 1 액티브 신호를 생성하는 제 1 내부신호 생성부; 및
    상기 2개의 랭크 중 제 2 랭크를 선택하기 위한 제 2 칩선택 내부 신호, 랭크 모드 신호 및 상기 디코딩 회로부의 출력 신호를 입력받아, 상기 제 2 랭크내의 뱅크를 구동시키기 위한 제 2 액티브 신호를 생성하는 제 2 내부신호 생성부를 포함하는 반도체 메모리 시스템.
  8. 제 5 항에 있어서, 상기 랭크 모드 신호는 그 위상에 따라, 상기 2개의 랭크가 선택적으로 동작하는 반도체 메모리 시스템.
  9. 제 1 랭크 및 제 2 랭크; 및
    상기 제 1 및 제 2 랭크 각각에 공통적으로 귀속되어, 신호를 제공하는 공유 회로부를 포함하며,
    상기 제 1 및 제 2 랭크는 상기 공유 회로부와 함께 하나의 메모리 디바이스로 구현되고, 제 1 및 제 2 랭크가 선택적으로 구동되는 반도체 메모리 시스템.
  10. 제 9 항에 있어서, 상기 공유 회로부는 복수의 커맨드 신호, 랭크를 선택하기 위한 칩선택 신호를 입력받아, 내부 입력 신호 및 칩선택 내부 신호를 생성하는 입력 버퍼; 및
    상기 입력 버퍼에서 제공된 내부 입력 신호, 상기 칩선택 내부 신호 및 랭크 모드 신호를 입력받아, 상기 랭크를 구동시키기 위한 내부 액티브 신호를 출력하는 커맨드 디코더를 포함하는 반도체 메모리 시스템.
  11. 제 9 항에 있어서, 상기 제 1 및 제 2 랭크 각각은,
    상기 커맨드 디코더에서 제공된 내부 액티브 신호에 따라 상기 뱅크에 제어신호를 출력하는 뱅크 콘트롤러를 더 포함하는 반도체 메모리 시스템.
  12. 제 11 항에 있어서, 상기 커맨드 디코더는, 상기 내부 입력 신호를 입력받는 디코딩 회로부; 및
    상기 디코딩 회로부의 출력신호 및 상기 칩선택 내부신호에 의해, 동작될 랭크를 결정하는 내부 액티브 신호를 생성하는 선택 회로부를 포함하는 반도체 메모리 시스템.
  13. 제 12 항에 있어서, 상기 디코딩 회로부는,
    상기 복수의 내부 입력 신호가 모두 하이 레벨일 때 하이 레벨을 출력하는 논리 회로를 포함하는 반도체 메모리 시스템.
  14. 제 12 항에 있어서, 상기 선택 회로부는,
    상기 2개의 랭크 중 제 1 랭크를 선택하기 위한 제 1 칩선택 내부 신호 및 상기 디코딩 회로부의 출력 신호를 입력받아, 상기 제 1 랭크내의 뱅크를 구동시키기 위한 제 1 액티브 신호를 생성하는 제 1 내부신호 생성부; 및
    상기 2개의 랭크 중 제 2 랭크를 선택하기 위한 제 2 칩선택 내부 신호, 랭 크 모드 신호 및 상기 디코딩 회로부의 출력 신호를 입력받아, 상기 제 2 랭크내의 뱅크를 구동시키기 위한 제 2 액티브 신호를 생성하는 제 2 내부신호 생성부를 포함하는 반도체 메모리 시스템.
  15. 제 10 항에 있어서, 상기 랭크 모드 신호는 그 위상에 따라, 상기 2개 랭크를 선택적으로 동작하는 반도체 메모리 시스템.
  16. 메모리 콘트롤러;
    메모리 콘트롤러로 부터 제어받는 메모리 디바이스; 및
    상기 메모리 디바이스내에 집적되는 복수의 랭크를 포함하며,
    상기 복수의 랭크는 상기 메모리 콘트롤러로 부터 랭크 모드 신호 및 선택신호를 입력받아 하나의 랭크 또는 복수의 랭크가 동시에 동작되는 반도체 메모리 시스템.
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